半导体集成电路及其操作方法

半导体集成电路及其操作方法
【专利摘要】本发明涉及半导体集成电路及其操作方法。期望降低对于脉冲输出信号的定时调整而要由CPU执行的计算量或内置存储器中的所需存储空间量。脉冲生成电路的相位运算电路中的数字乘法电路通过使在相位调整数据寄存器中的相位角改变值乘以在周期数据寄存器中的计数最大值Nmax，来生成乘法输出信号。数字除法电路通过使乘法输出信号除以一个周期的相位角360度，来生成除法输出信号。数字加法电路将除法输出信号与上升设定/下降设定计数值相加，并且减法电路从这些值中减去除法输出信号。加法和减法生成使相位延迟/提前相位角改变值所需要的新的上升设定/下降设定计数值。
【专利说明】半导体集成电路及其操作方法
[0001]相关申请的交叉引用
[0002]包括说明书、附图和摘要的2012年5月16日提交的日本专利申请N0.2012-112468的公开的全部内容通过引用合并于此。
【技术领域】
[0003]本发明涉及半导体集成电路及其操作方法，并且更具体地说，涉及对减少用于脉冲输出信号的定时调整的要由中央处理单元(CPU)执行的计算量或内置存储器中的所需存储空间量的技术。
【背景技术】
[0004]近来，在用于照相机镜头、机器人的致动器和定位装置的致动器的自动对焦控制和变焦控制的领域中，使用具有诸如低速高转矩、快速响应和高定位精度的特征的超声马达(USM,Ultra Sonic Motor)或超音速马达(HSM,Hypersonic Motor)。超声马达通过使用由压电元件生成的超声振动来在振动体(定子)中产生弯曲波动，并且通过使用由弯曲波动导致的行进波来驱动移动体(转子或滑块)。为了将源自定子的行进波传送到转子，需要一些加压接触。
[0005]在下文列出的专利文献I描述了一种称为“楔型”超声马达，其中，由超声振动子(ultrasonic transducer)振动的振动体的一端和移动体的一个端面被定位成彼此面对，并且在二者间插入板状或棒状振动片。通过使振动片以适当的角度倾斜，超声振动子的往复运动被转换成移动体的单向运动。
[0006]此外，下文列出的专利文献2描述了一种称为“行进波型”的超声马达，该超声马达在定子中产生弯曲波动，并且通过使用由弯曲波动产生的行进波来驱动定子。根据该文献，使移动体与超声振动子的弹性体的表面加压接触，该弹性体具有固定到该弹性体的多个电致伸缩元件。将随时间而具有不同相位的高频电压施加到并行的电致伸缩元件产生在超声振动子的弹性体的表面上生成椭圆振动的行进波，由此通过摩擦驱动来驱动该移动体。由此，这提供了对在下文列出的专利文献I中所述的“楔型”超声马达的缺陷的解决方案，该“楔型”超声马达的缺陷即其耐用性和其旋转方向限定为一个方向。
[0007]此外，在下文列出的专利文献3的图8及其相关公开内容中，描述了一种脉冲生成器，该脉冲生成器由一个延迟电路、六个反相器、三个锁存电路、六个与电路、一个或电路和一个选择器组成。对脉冲输入信号作出响应的延迟电路生成延迟了脉冲输入信号的一个周期的1/6时段(延迟了 60度的相位)的第一延迟脉冲输出信号和延迟了脉冲输入信号的一个周期的2/6时段(延迟了 120度的相位)的第二延迟脉冲输出信号。将脉冲输入信号供应到第一反相器和第四反相器的输入端子，将第一延迟脉冲输出信号供应到第二反相器和第五反相器的输入端子，并且将第二延迟脉冲输出信号供应到第三反相器和第六反相器的输入端子。
[0008]第四反相器的输出信号、第五反相器的输出信号以及第六反相器的输出信号分别被供应到第一锁存电路的第一、第二和第三S输入端子。将脉冲输入信号、第一延迟脉冲输出信号和第二延迟脉冲输出信号分别供应到第二锁存电路的第一、第二和第三S输入端子。第一反相器的输入端子和输出端子分别耦合到第一与电路的第一输入端子和第二与电路的第一输入端子。第二反相器的输入端子和输出端子分别耦合到第三与电路的第一输入端子和第四与电路的第一输入端子。第三反相器的输入端子和输出端子分别耦合到第五与电路的第一输入端子和第六与电路的第一输入端子。
[0009]第一锁存电路的第一 Q输出端子和第二锁存电路的第一 Q输出端子分别耦合到第一与电路的第二输入端子和第二与电路的第二输入端子。第一锁存电路的第二Q输出端子和第二锁存电路的第二Q输出端子分别耦合到第三与电路的第二输入端子和第四与电路的第二输入端子。此外，第一锁存电路的第三Q输出端子和第二锁存电路的第三Q输出端子分别耦合到第五与电路的第二输入端子和第六与电路的第二输入端子。
[0010]第一反相器的输入端子和输出端子、第二反相器的输入端子和输出端子以及第三反相器的输入端子和输出端子分别耦合到选择器的第一、第二、第三、第四、第五和第六输入端子。第一与电路的输出端子、第二与电路的输出端子和第三与电路的输出端子分别耦合到或电路的第一、第二和第三输入端子。第四与电路的输出端子、第五与电路的输出端子和第六与电路的输出端子分别耦合到或电路的第四、第五和第六输入端子。
[0011]第一和第二锁存电路的第一 Q输出端子、第二 Q输出端子和第三Q输出端子分别耦合到第三锁存电路的第一、第二、第三、第四、第五和第六输入端子。或电路的输出端子耦合到第三锁存电路的同步输入端子，并且生成从第三锁存电路的输出端子供应到选择器的脉冲选择信号。
[0012]相位彼此偏移60度的六个脉冲输入信号被供应到选择器的第一、第二、第三、第四、第五和第六输入端子。由此，可以从选择器的输出端子输出六个脉冲输入信号中的一个选择的脉冲输入信号作为输出信号。
[0013][现有技术文献]
[0014][专利文献]
[0015][专利文献I]日本公开已审专利申请N0.Sho59(1984)-30912
[0016][专利文献2]日本公开已审专利申请N0.Heil (1989)-17353
[0017][专利文献3]日本公开未审专利申请N0.Heill (1999)-149671

【发明内容】

[0018]在本发明之前，本发明人从事能够驱动开始所讨论的行进波型超声马达的半导体集成电路的开发。该用于驱动超声马达的半导体集成电路要求对供应到超声马达的驱动脉冲的相位进行调整的功能。因为存在对于以高精度驱动超声马达的需要，因此要求以高精度驱动脉冲相位调整。
[0019]在上文的专利文献3的图8及其相关公开内容中所述的脉冲生成器选择其相位彼此偏移60度的六个脉冲输入信号中的一个作为输出信号。在本发明之前，本发明人检验了基于上文的专利文献3的图8及其相关公开内容的方法。该方法用于选择彼此具有减小的相移量的大量脉冲输入信号中的一个作为输出信号。然而，在米用该方法的情况下，在本发明之前，通过本发明人所进行的验证，已经发现了在脉冲生成器的电路尺寸以及功耗增加的问题。
[0020]图14是示出在本发明之前的由本发明人等验证的驱动脉冲输出生成电路Ig的配置的图。
[0021]在图14中所示的在本发明之前的由本发明人等验证的驱动脉冲输出生成电路Ig生成用于驱动耦合到输出端子Tout的行进波型超声马达的驱动脉冲输出信号。
[0022]如图14所示，在本发明之前的由本发明人等验证的驱动脉冲输出生成电路Ig被配置有用于上升设定的第一寄存器10、用于下降设定的第二寄存器11、用于设定周期数据的第三寄存器12、第三触发器(FF)13和计数器14。驱动脉冲输出生成电路Ig进一步被配置有第一触发器(FF) 15、第二触发器(FF) 16、第一比较器17、第二比较器18和脉冲生成器19。
[0023]计数器14被配置成响应于未示出的时钟信号来向上计数16比特计数值。更具体地说，能够通过在第三寄存器12中设定的周期数据来设定使计数器14从其所设定成的例如0开始向上计数的计数初始值Nmini，以及使计数器14所向上计数到的计数最大值
Nmax0
[0024]因此，计数器14开始从设定成0的计数初始值Nmini向上计数并且执行向上计数。当其计数值已经达到通过第三寄存器12所保持有的周期数据设定的计数最大值Nmax时，计数值再次返回到0的计数初始值Nmini，并且计数器响应于时钟信号而执行向上计数。
[0025]在第三寄存器12中设定的周期数据是16比特，16比特数据可以被存储在第三触发器(FF)13中，并且计数器14的计数值也是16比特。由此，将16比特数据可以分别被存储在第一触发器(FF)15和第二触发器(FF)16中。第一比较器17和第二比较器18检测两个16比特数据的输入信号之间的匹配或不匹配。
[0026]响应于更新使能信号，将在第一寄存器10中已经设定的用于上升设定的计数器14的计数值存储在第一触发器(FF) 15中。响应于更新使能信号，将在第二寄存器11中已经设定的用于下降设定的计数器14的计数值存储在第二触发器(FF) 16中。此外，响应于更新使能信号，将由在第三寄存器12中已经设定的周期数据所设定的计数最大值Nmax存储在第三触发器(FF) 13中。
[0027]当计数器14从0的计数初始值Nmini开始执行向上计数时,第一比较器17检测到在由计数器14输出的计数值和存储在第一触发器(FF) 15中的上升设定值之间发生匹配。从第一比较器17的输出端子生成上升命令信息。响应于该上升命令信息，脉冲生成器19使得在其输出端子Tout处的驱动脉冲输出信号从低电平改变成高电平。
[0028]当计数器14继续向上计数时，第二比较器18检测到在由计数器14输出的计数值和存储在第二触发器(FF)16中的下降设定值之间发生匹配。从第二比较器18的输出端子生成下降命令信息。响应于该下降命令信息，脉冲生成器19使其输出端子Tout处的驱动脉冲输出信号从高电平改变成低电平。
[0029]在计数器14进一步继续向上计数的同时，当由计数器14输出的计数值已经达到通过第三触发器(FF) 13所保持的周期数据设定的计数最大值Nmax时，计数值再次返回到0的计数初始值Nmini，并且计数器响应于时钟信号而执行向上计数。
[0030]图15是用于解释在图14中所示的在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig的操作的图。
[0031]图15图示了计数器14从计数初始值Nmini开始并且向上计数达计数最大值Nmax的行为。
[0032]图15进一步图示了在脉冲生成器19的输出端子Tout处的驱动脉冲输出信号的行为，该信号由于在由计数器14输出的计数值和存储在第一触发器(FF) 15中的上升设定值之间发生的匹配而从低电平改变成高电平。
[0033]图15进一步图示了在脉冲生成器19的输出端子Tout处的驱动脉冲输出信号的性能，该信号由于在由计数器14输出的计数值和存储在第二触发器(FF) 16中的下降设定值之间发生的匹配而从高电平改变成低电平。
[0034]同时，如前所述，为了以高精度驱动超声马达，要求以高精度驱动脉冲相位调整。因此，需要对脉冲生成器19的输出端子Tout处的驱动脉冲输出信号从低电平改变成高电平的定时以及驱动脉冲输出信号从高电平改变成低电平的定时进行调整。
[0035]同时，在计数器14的计数值从O的计数初始值Nmini开始并且达到计数最大值Nmax的同时，度过了 360度的一个周期，在此期间，脉冲生成器19的输出端子Tout处的驱动脉冲输出信号从低电平改变成高电平，并且进一步从高电平改变成低电平。因此，为了调整驱动脉冲输出信号的变化定时，需要改变在360度的一个周期内的改变定时的相位角。
[0036]图16是解释下述过程的图，该过程用于将上升设定值和下降设定值计算为计数器14的计数值，以调整用于在图14中所示的在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig中的超声马达的驱动脉冲输出信号的改变定时。
[0037]图16中提出的第一步骤SlOO是使与在第三寄存器12中已经设定的周期数据相对应的作为计数器14的计数值的计数最大值Max除以一个周期的相位角360度。此时，用16比特的二进制数来表示计数器14的计数值。通过步骤SlOO处的除法，计算根据要改变的相位角度而改变的计数器14的改变的计数值。
[0038]图16中提出的下一步骤S200是使在第一步骤SlOO处计算的根据要改变的相位角度而改变的计数器14的改变的计数值乘以用于驱动输出信号改变定时调整的相位角改变值。此时，用十进值数表示相位角改变值。通过步骤S200处的乘法，计算期望相位角改变所需要的计数器14的改变的计数值。该计数器14的计数值也用16比特的二进制数来表不。
[0039]图16中提出的下一步骤S300执行在步骤S200处计算的期望相位角改变所需要的计数器14的改变的计数值与在相位角改变之前在第一寄存器10中现在设定的用于上升设定的计数器14的计数器设定值的加法。此外，该步骤S300执行将在步骤S200处计算的期望相位角改变所需要的计数器14的改变的计数值与在相位角改变之前在第二寄存器11中现在设定的用于下降设定的计数器14的计数器设定值的加法。因此，通过步骤S300处的加法，对于计数器14，计算对驱动脉冲输出信号的期望改变定时调整所需要的新的上升设定计数值和新的下降设定计数值。
[0040]然而，在利用图14至16讨论的在本发明之前由本发明人等验证的方法中，在本发明之前，通过本发明人所进行的验证还发现了下述问题，其中要由安装在半导体集成电路中的中央处理单元(CPU)执行的计算量增加或者安装在半导体集成电路中的内置存储器中的所需存储空间量增加。更具体地说，因为图16中所示的计算过程包括除法和乘法，所以导致了要由半导体集成电路中的CPU执行的计算量增加。此外，因为用于通过由半导体集成电路中的CPU进行的计算来执行图16中所示的包括除法和乘法的计算过程的软件必须被存储在安装在半导体集成电路I中的内置存储器中，所以导致了内置存储器的所需存储空间量增加。
[0041]在下文中，将描述用于解决上述问题的手段等。从本说明书的详细描述和附图中，其他问题和新颖特征将变得显而易见。
[0042]下面，将简单地概述在此所公开的示例性实施例。
[0043]根据示例性实施例的半导体集成电路(I)中的脉冲生成电路(Ig)包括相位调整数据寄存器(1B)、周期数据寄存器(12)、相位运算电路(1A)、计数器(14)和脉冲生成器(19)。
[0044]脉冲生成电路(Ig)中的相位运算电路(IA)包括数字乘法电路(100)、数字除法电路(101)和数字加法和减法电路(102、103)。
[0045]数字乘法电路(100)通过执行存储在相位调整数据寄存器(IB)中的相位角改变值与存储在周期数据寄存器(12)中的计数最大值(Nmax)的乘法来生成乘法输出信号。
[0046]数字除法电路(101)通过使来自数字乘法电路(100)的乘法输出信号除以一个周期的相位角(360度)来生成除法输出信号。
[0047]数字加法电路(102)执行将来自数字除法电路(101)的除法输出信号与存储在上升设定寄存器(10)中的上升设定计数值相加以及将除法输出信号与存储在下降设定寄存器(11)中的下降设定计数值相加。减法电路(103)执行从上升设定计数值中减去除法输出信号以及从下降设定计数值中减去除法输出信号。
[0048]特征在于由数字加法和减法电路执行的加法和减法生成使相位延迟和提前相位角改变值所需要的新的上升设定计数值和新的下降设定计数值(见图2)。
[0049]下面，将简要地描述通过在此公开的一个示例性实施例所实现的有益效果。
[0050]根据本半导体集成电路(1)，能够减少由中央处理单元(CPU)执行的计算量或者用于脉冲输出信号的定时调整的内置存储器中的所需存储空间量。
【专利附图】

【附图说明】
[0051]图1是示出根据第一实施例的用于驱动行进波型超声马达2的半导体集成电路I的配置的图。
[0052]图2是示出作为根据图1中所示的第一实施例的半导体集成电路I中的第二功能模块Ig的驱动脉冲输出生成电路的配置的图。
[0053]图3是解释用于计算作为用于调整根据图2所示的第一实施例的半导体集成电路I中的超声马达的驱动脉冲输出信号的改变定时的计数器14的计数值的上升设定值和下降设定值的过程的图。
[0054]图4是示出在图2中所示的第一实施例的半导体集成电路I中的相位运算电路IA的相位调整数据寄存器(第四寄存器)的比特配置的图。
[0055]图5是解释与在图2所示的第一实施例的半导体集成电路I中的相位运算电路IA的相位调整数据寄存器(第四寄存器)IB中可设定的相位角改变值相对应的寄存器设定值的图。[0056]图6是解释根据图2所示的第一实施例的相位运算电路IA中的数字加法电路102和数字减法电路103的数据校正功能的图。
[0057]图7是示出作为根据第二实施例的半导体集成电路I的第二功能模块Ig的驱动脉冲输出生成电路的另一配置的图。
[0058]图8A和图8B是解释当根据图7中所示的第二实施例的驱动脉冲输出生成电路Ig不具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ时将发生的操作的图。
[0059]图9A和图9B是解释当根据图7中所示的第二实施例的驱动脉冲输出生成电路Ig不具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ时将发生的操作的图。
[0060]图1OA和图1OB是解释由于根据图7中所示的第二实施例的驱动脉冲输出生成电路Ig具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ的事实而实现的正常操作行为的图。
[0061]图1IA和图1lB是解释当根据图7中所示的第二实施例的驱动脉冲输出生成电路Ig不具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ时将发生的操作的图。
[0062]图12A和图12B是解释由于根据图7中所示的第二实施例的驱动脉冲输出生成电路Ig具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ的事实而实现的正常操作行为的图。
[0063]图13是示出作为根据第三实施例的半导体集成电路I的第二功能模块Ig的驱动脉冲输出生成电路的另一配置的图。
[0064]图14是示出在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig的配置的图。
[0065]图15是用于解释在图14中所示的在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig的操作的图。
[0066]图16是解释用于计算作为用于调整图14中所示的在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig中的超声马达的驱动脉冲输出信号的改变定时的计数器14的计数值的上升设定值和下降设定值的过程的图。
【具体实施方式】
[0067]1.实施例的一般概要
[0068]首先，概况在此所公开的本发明的示例性实施例。在下面的示例性实施例的一般描述中，处于参考目的而在括号中给出的附图中的附图标记(数字)仅说明落在由附图标记标识的组件的概念中的元件。
[0069][I]根据示例性实施例的半导体集成电路(I)包括中央处理单元(la)、内置存储器(lb、lc)和脉冲生成电路(Ig)(见图1)。
[0070]脉冲生成电路(Ig)包括上升设定寄存器(10)、下降设定寄存器(11)、相位调整数据寄存器(1B)、周期数据寄存器(12)、相位运算电路(1A)、计数器(14)、第一比较器(17)、第二比较器(18)和脉冲生成器(19)。[0071]计数器(14)开始向上计数,使其计数值从计数初始值(Nmini)开始递增。
[0072]周期数据寄存器(12)将计数器所能向上计数到的计数最大值(Nmax)存储为周期数据。
[0073]当在计数器(14)开始从计数初始值向上计数之后，计数器(14)的计数值已经达到该计数最大值时，计数器(14)的计数值再次返回到计数初始值，并且计数器(14)重新开始向上计数。
[0074]上升设定寄存器(10)存储计数器(14)的上升设定计数值，以使得由脉冲生成器(19)生成的脉冲输出信号从低电平上升到高电平。
[0075]下降设定寄存器(11)存储计数器(14)的下降设定计数值，以使得由脉冲生成器(19)生成的脉冲输出信号从高电平下降到低电平。
[0076]响应于由第一比较器检测到的对在计数器的计数值和上升设定计数值之间发生的匹配的检测，脉冲生成器使得脉冲输出信号从低电平改变成高电平。
[0077]响应于由第二比较器检测到的对在计数器的计数值和下降设定计数值之间发生的匹配的检测，脉冲生成器使得脉冲输出信号从高电平改变成低电平。
[0078]相位调整数据寄存器(IB)存储相位角改变值以用于进行由脉冲生成器(19)生成的脉冲输出信号的定时调整。
[0079]脉冲生成电路(Ig)中的相位运算电路(IA)包括数字乘法电路(100)、数字除法电路(101)、数字加法电路(102 )和数字减法电路(103 )。
[0080]数字乘法电路(100)通过执行存储在相位调整数据寄存器(IB)中的相位角改变值与存储在周期数据寄存器(12)中的计数最大值(Nmax)的乘法来生成乘法输出信号(图3，S400)。
[0081]数字除法电路(101)通过使来自数字乘法电路(100)的乘法输出信号除以一个周期的相位角(360度)来生成除法输出信号(图3 ;S500)。
[0082]数字加法电路(102)能够将来自数字除法电路(101)的除法输出信号与存储在上升设定寄存器(10)中的上升设定计数值相加并且将该除法输出信号与存储在下降设定寄存器(11)中的下降设定计数值相加(图3 ;S600)。
[0083]由数字加法电路执行的加法生成使相位延迟相位角改变值所需要的新的上升设定计数值和新的下降设定计数值。
[0084]数字减法电路(103)能够从存储在上升设定寄存器(10)中的上升设定计数值中减去来自数字除法电路(101)的除法输出信号并且从存储在下降设定寄存器(11)中的下降设定计数值中减去该除法输出信号(图3 ;S600)。
[0085]特征在于，由数字减法电路执行的减法生成使相位提前相位角改变值所需要的新的上升设定计数值和新的下降设定计数值(见图2)。
[0086]根据上述实施例，可以降低对于脉冲输出信号的定时调整而要由中央处理单元(CPU)执行的计算量或者内置存储器的所需存储空间量。
[0087]在优选实施例中，特征在于由脉冲生成器(19)生成的脉冲输出信号能够驱动马达
(2)(见图1)。
[0088]在另一优选实施例中，特征在于可由脉冲生成器(19)生成的脉冲输出信号驱动的马达(2)是超声马达(见图1)。[0089]在又一优选实施例中，特征在于，当由数字加法电路(102)执行加法所得到的加法输出信号变得大于计数最大值(Nmax)时，数字加法电路(102)通过从加法输出信号中减去计数最大值来生成校正的加法输出信号(见图2)。
[0090]在更优选实施例中，特征在于，当由数字减法电路(103)执行的减法所得到的减法输出信号变得小于计数初始值(Nmini)时，数字减法电路生成与减法输出信号的绝对值相对应的校正的减法输出信号(见图2)。
[0091]在另一更优选实施例中，脉冲生成电路中的相位运算电路(IA)进一步包括复用器(104)和周期超限校正电路(105)。
[0092]将来自数字加法电路的加法输出信号和来自数字减法电路的减法输出信号分别供应到复用器(104)的第一输入端子和第二输入端子。
[0093]将复用器(104)的输出信号输入到周期超限校正电路(105)的输入端子。
[0094]特征在于，周期超限校正电路(105)具有数据校正功能，以避免响应于来自相位运算电路(IA)的输出端子(OUT)的运算输出信号而由脉冲生成器(19)生成的脉冲输出信号的低电平或高电平脉冲时段超过相位角的一个周期(360度)(见图2)。
[0095]在又一更优选实施例中，脉冲生成电路(Ig)进一步包括第一选择器(1E)、第二选择器(1F)、第一触发器(15)、第二触发器(16)、第三触发器(IC)和第四触发器(1D)。
[0096]将新的上升设定计数值从相位运算电路(IA)的输出端子(OUT)供应到第三触发器(IC)的输入端子，并且将新的下降设定计数值从相位运算电路(IA)的输出端子(OUT)供应到第四触发器(ID)的输入端子。
[0097]可以将存储在上升设定寄存器(10)中的上升设定计数值和存储在下降设定寄存器(11)中的下降设定计数值分别供应到第一选择器(IE)的第一输入端子和第二选择器(IF)的第一输入端子。
[0098]可以将来自第三触发器(IC)的输出端子的新的上升设定计数值和来自第四触发器(ID)的输出端子的新的下降设定计数值分别供应到第一选择器(IE)的第二输入端子和第二选择器(IF)的第二输入端子。
[0099]可以将输出到第一选择器(IE)的输出端子的存储在上升设定寄存器(10)中的上升设定计数值和来自第三触发器(IC)的输出端子的新的上升设定计数值供应到第一触发器(15)的输入端子。
[0100]可以将输出到第二选择器(IF)的输出端子的存储在下降设定寄存器(11)中的下降设定计数值和来自第四触发器(ID)的输出端子的新的下降设定计数值供应到第二触发器(16)的输入端子。
[0101]第一触发器(15)的输出端子和第二触发器(16)的输出端子分别耦合到第一比较器(17)的第一输入端子和第二比较器(18)的第一输入端子。
[0102]特征在于，计数器(14)的计数值被供应到第一比较器(17)的第二输入端子和第二比较器(18)的第二输入端子(见图2)。
[0103]在另一更优选实施例中，特征在于，具有作为最高有效位的符号比特的以十六进制给出的相位角改变值被存储在相位调整数据寄存器(IB)中(见图5)。
[0104]在又一更优选实施例中，特征在于，中央处理单元(Ia)通过执行存储在内置存储器(lb、lc)中的用于马达(2)的控制软件来将以十六进制给出的相位角改变值存储在相位调整数据寄存器(IB)中(见图2)。
[0105]在具体实施例中，脉冲生成电路(Ig)进一步包括第五触发器(13)。
[0106]存储在周期数据寄存器(12)中的计数最大值(Nmax)被供应到第五触发器(13)的输入端子，并且第五触发器的输出端子耦合到计数器(14)。
[0107]特征在于，响应于更新使能信号，当已经供应到第一、第二和第五触发器(15、16、
13)中的每一个的控制端子时，第一、第二和第五触发器分别存储来自第一选择器(IE)的输出端子的设定值、来自第二选择器(IF)的输出端子的设定值以及周期数据寄存器(12)中的设定值(见图2)。
[0108]在另一具体实施例中，脉冲生成电路(Ig)进一步包括与电路(II)和更新定时控制电路(IJ)。
[0109]经由与电路(II)的第一输入端子和输出端子，将更新使能信号传送到第一、第二和第五触发器(15、16、13)中的每一个的控制端子。
[0110]将第一比较器(17)的输出信号和第二比较器(18)的输出信号分别供应到更新定时控制电路(IJ)的第一输入端子和第二输入端子。
[0111]将第一触发器(15)的输出信号、第二触发器(16)的输出信号和第三触发器(13)的输出信号分别供应到更新定时控制电路(IJ)的第三输入端子、第四输入端子和第五输入端子。
[0112]特征在于，更新定时控制电路(IJ)生成供应到与电路(II)的第二输入端子的屏蔽信号(mask signal)，并且该屏蔽信号防止由脉冲生成器(19)生成的脉冲输出信号具有异常长的高电平时段和异常短的低电平时段(见图7)。
[0113]在最具体的实施例中，脉冲生成电路(Ig)进一步包括第二上升设定寄存器(10_2)、第二下降设定寄存器(11_2)、第三比较器(17_2)、第四比较器(18_2)以及第二脉冲生成器(19_2)。
[0114]第二上升设定寄存器(10_2)存储计数器(14)的第二上升设定计数值，以使得由第二脉冲生成器(19_2)生成的第二脉冲输出信号从低电平上升到高电平。
[0115]第二下降设定寄存器(11_2)存储计数器(14)的第二下降设定计数值，以使得由第二脉冲生成器(19_2)生成的第二脉冲输出信号从高电平下降到低电平。
[0116]响应于由第三比较器检测到的对在计数器的计数值和第二上升设定计数值之间出现的匹配的检测，第二脉冲生成器使得第二脉冲输出信号从低电平改变成高电平。
[0117]特征在于，响应于由第四比较器检测到的对在计数器的计数值和第二下降设定计数值之间出现的匹配的检测，第二脉冲生成器使得第二脉冲输出信号从高电平改变成低电平(图13)。
[0118][2]另一方面的示例性实施例是半导体集成电路(I)的操作方法，该半导体集成电路(I)包括中央处理单元(la)、内置存储器(lb、lc)和脉冲生成电路(lg)。
[0119]脉冲生成电路(Ig)包括上升设定寄存器(10)、下降设定寄存器(11)、相位调整数据寄存器(1B)、周期数据寄存器(12)、相位运算电路(1A)、计数器(14)、第一比较器(17)、第二比较器(18)和脉冲生成器(19)。
[0120]计数器(14)开始向上计数,使其计数值从计数初始值(Nmini)开始递增。
[0121]周期数据寄存器(12)将计数器计数所能向上计数到的计数最大值(Nmax)存储为周期数据。
[0122]当在计数器(14)开始从计数初始值向上计数后，计数器(14)的计数值达到该计数最大值时，计数器(14)的计数值再次返回到计数初始值，并且计数器(14)重新开始向上计数。
[0123]上升设定寄存器(10)存储计数器(14)的上升设定计数值，以使得由脉冲生成器(19)生成的脉冲输出信号从低电平上升到高电平。
[0124]下降设定寄存器(11)存储计数器(14)的下降设定计数值，以使得由脉冲生成器
(19)生成的脉冲输出信号从高电平下降到低电平。
[0125]响应于由第一比较器检测到的对在计数器的计数值和上升设定计数值之间发生的匹配的检测，脉冲生成器使得脉冲输出信号从低电平改变成高电平。
[0126]响应于由第二比较器检测到的对在计数器的计数值和下降设定计数值之间发生的匹配的检测，脉冲生成器使脉冲输出信号从高电平改变成低电平。
[0127]相位调整数据寄存器(IB)存储相位角改变值，以用于对由脉冲生成器(19)生成的脉冲输出信号的定时调整。
[0128]脉冲生成电路(Ig)中的相位运算电路(1A)包括数字乘法电路(100)、数字除法电路(101)、数字加法电路(102 )和数字减法电路(103 )。
[0129]数字乘法电路(100)通过执行存储在相位调整数据寄存器(IB)中的相位角改变值与存储在周期数据寄存器(12)中的计数最大值(Nmax)的乘法来生成乘法输出信号(图3 ;S400)。
[0130]数字除法电路(101)通过使来自数字乘法电路(100)的乘法输出信号除以用于一个周期的相位角(360度)来生成除法输出信号(图3 ;S500)。
[0131]数字加法电路(102)能够将来自数字除法电路(101)的除法输出信号与存储在上升设定寄存器(10)中的上升设定计数值相加，并且将该除法输出信号与存储在下降设定寄存器(11)中的下降设定计数值相加(图3 ;S600)。
[0132]由数字加法电路执行的加法生成使相位延迟相位角改变值所需要的新的上升设定计数值和新的下降设定计数值。
[0133]数字减法电路(103)能够从存储在上升设定寄存器(10)中的上升设定计数值中减去来自数字除法电路(101)的除法输出信号，并且从存储在下降设定寄存器(11)中的下降设定计数值中减去该除法输出信号(图3 ;S600)。
[0134]特征在于，由数字减法电路执行的减法生成使相位提前相位角改变值所需要的新的上升设定计数值和新的下降设定计数值(见图2)。
[0135]根据上述实施例，能够降低对于脉冲输出信号的定时调整而要由中央处理单元(CPU)执行的计算量或者内置存储器的所需存储空间量。
[0136]2.关于实施例的细节
[0137]然后，将更详细地描述实施例。在用于解释用于实现本发明的优选实施例的所有附图中，对于具有与先前附图中的组件相同功能的组件指配相同的附图标记并省略其重复描述。
[0138]第一实施例
[0139]〈〈半导体集成电路的配置〉〉[0140]图1是示出根据第一实施例的用于驱动行进波型超声马达2的半导体集成电路I的配置的图。
[0141]如图1所示，配置为微控制器单元(MCU)的半导体集成电路I包括中央处理单元(CPU)la、只读存储器(ROM)lb、随机存取存储器(RAM)lc、内部高速总线Id、总线控制器le、第一功能模块If和第二功能模块lg。
[0142]中央处理单元(CPU)Ia通过执行存储在只读存储器(ROM)Ib中的软件来实现半导体集成电路I的各种功能。该只读存储器(ROM) Ib可以是例如片上闪存非易失性存储器。
[0143]中央处理单元(CPU) Ia经由内部高速总线Id来接入随机存取存储器(RAM) lc，并且该随机存取存储器(RAM) Ic用作用于中央处理单元(CPU) Ia的工作存储区。
[0144]当中央处理单元(CPU) Ia接入耦合到未示出的外部总线的外部设备时，总线控制器Ie用作掩蔽(hide)接入时延的设备。因此，总线控制器Ie将经由高速总线Id向其供应的要由中央处理单元(CPU) Ia接入的地址输出到未示出的外部总线，并且具有用于存储来自外部总线的数据的内置缓冲存储器。
[0145]第一功能模块If是配置有硬件宏的IP核心，诸如中断控制器(I⑶)、数据传输控制器(DTC)和直接存储器接入控制器(DMAC)。此外，第一功能模块If包括耦合到低速内部外围总线的数据闪存、看门狗定时器(WDT)、周期性冗余校验模块(CRC)、计时器(TMR)和A/D转换器，该低速内部外围总线进而经由数据传输控制器(DTC)和直接存储器访问控制器(DMAC)耦合到内部高速总线Id。中断控制器(ICU)负责处理从半导体集成电路I的内部和外部的各种外围模块到中央处理单元(CPU) Ia的中断。
[0146]第二功能模块Ig是根据第一实施例的半导体集成电路I的硬件宏特性。驱动脉冲输出生成电路生成施加到用于 驱动行进波型超声马达2的转子的定子的多个电致伸缩元件的驱动脉冲输出信号Φ1、Φ2、Φ3、Φ4。在该根据图1所示的第一实施例的半导体集成电路I的不例中，驱动脉冲输出信号φ?、Φ 2> Φ3、Φ4是相位彼此不同的4相信号。
[0147]?驱动脉冲输出生成电路的配置>>
[0148]图2是示出作为根据图1所示的第一实施例的半导体集成电路I中的第二功能模块Ig的驱动脉冲输出生成电路的配置的图。
[0149]如图2所示，驱动脉冲输出生成电路Ig被配置有用于上升设定的第一寄存器10、用于下降设定的第二寄存器、用于设定周期数据的第三寄存器12、第三触发器(FF) 13和计数器14，如在图14中所示的在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig的情况。驱动脉冲输出生成电路Ig进一步被配置有第一触发器(FF) 15、第二触发器(FF)16、第一比较器17、第二比较器18和脉冲生成器19，如在图14所示的在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig的情况。
[0150]此外，驱动脉冲输出生成电路Ig包括相位运算电路1Α、第四寄存器1Β、第四触发器(FF) 1C、第五触发器(FF) 1D、第一选择器IE和第二选择器1F，这是在图14中所示的在本发明之前由本发明人等验证的驱动脉冲输出生成电路Ig中所不包括的。
[0151]计数器14被配置成响应于未示出的时钟信号来向上计数16比特计数值。更具体地说，可以通过在第三寄存器12中设定的周期数据来设定使计数器14从其设定为的向上计数的计数初始值Nmini,例如O,以及使计数器14所能向上计数到的计数最大值Nmax。
[0152]因此，计数器14开始从设定成O的计数初始值Nmini向上计数并切执行向上计数。当其计数值已经达到通过第三寄存器12所保持的周期数据设定的计数最大值Nmax时，计数值再次返回到O的计数初始值Nmini，并且响应于时钟信号来执行向上计数。
[0153]在第三寄存器12中设定的周期数据是16比特，16比特数据可以被存储在第三触发器(FF) 13中，并且计数器14的计数值也是16比特。因此，16比特数据可以被分别存储在第一触发器(FF)15和第二触发器(FF)16中。第一比较器17和第二比较器18检测在两个16比特数据的输入信号之间的匹配或不匹配。
[0154]第二选择器IF选择存储在第一寄存器10中的在脉冲输出定时调整和改变之前的上升设定计数值或者存储在第四触发器(FF) IC中的在脉冲输出定时调整和改变之后的上升设定计数值，并且响应于更新使能信号而将其存储到第一触发器(FF) 15中。
[0155]第一选择器IE选择存储在第二寄存器11中的在脉冲输出定时调整和改变之前的下降设定计数值或者存储在第五触发器(FF) ID中的在脉冲输出定时调整和改变之后的下降设定计数值，并且响应于更新使能信号而将其存储到第二触发器(FF) 16中。
[0156]此外，响应于更新使能信号，将通过由在第三寄存器12中设定的周期数据所设定的计数最大值Nmax存储到第三触发器(FF) 13中。
[0157]当计数器14执行从O的计数初始值Nmini开始的向上计数时,第一比较器17检测到在由计数器14输出的计数值与存储在第一触发器(FF)15中的上升设定值之间出现匹配。从第一比较器17的输出端子生成上升命令信息。响应于该上升命令信息，脉冲生成器19使得其输出端子Tout处的驱动脉冲输出信号从低电平改变成高电平。
[0158]当计数器14继续向上计数时，第二比较器18检测到在由计数器14输出的计数值与存储在第二触发器(FF)16中的下降设定值之间发生匹配。从第二比较器18的输出端子生成下降命令信息。响应于该下降命令信息，脉冲生成器19使得其输出端子Tout处的驱动脉冲输出信号从高电平改变成低电平。
[0159]在计数器14进一步继续向上计数的同时，当计数器14输出的计数值已经达到通过第三触发器(FF) 13所保持的周期数据设定的计数最大值Nmax时，计数值再次返回到O的计数初始值Nmini，并且计数器响应于时钟信号执行向上计数。
[0160]用于脉冲输出信号的定时调整的相位角改变值被存储在作为相位调整数据寄存器的第四寄存器IB中。
[0161]将存储在作为相位调整数据寄存器的第四寄存器IB中的用于脉冲输出信号的定时调整的相位角改变值供应到相位运算电路IA的第一输入端子Ini。将周期数据供应到相位运算电路IA的第二输入端子In2，周期数据即存储在作为周期数据寄存器的第三寄存器12中的计数最大值Nmax。将存储在作为上升设定寄存器的第一寄存器10中的上升设定计数值和存储在作为下降设定寄存器的第二寄存器11中的下降设定计数值供应到相位运算电路IA的第三输入端子In3。
[0162]然后，相位运算电路IA对于在第一输入端子Inl处接收到的相位角改变值、周期数据(即在第二输入端子In2处接收到的计数最大值Nmax)以及在第三输入端子In3处接收到的上升/下降设定计数值来执行算术运算，由此计算对于脉冲输出信号的定时调整所需要的计数器14的新的上升设定计数值和新的下降设定计数值。即，相位运算电路IA从其输出端子OUT输出计算结果，该计算结果与通过图16描述的过程所计算的结果相同。从相位运算电路IA的输出端子OUT生成的新的上升设定计数值被存储到第四触发器(FF) IC中，并且从相位运算电路IA的输出端子OUT生成的新的下降设定计数值被存储到第五触发器(FF) ID 中。
[0163]?相位运算电路的硬件配置>>
[0164]在图2的下部中，示出了包括在作为图2的上部中的第二功能模块Ig的驱动脉冲输出生成电路中的相位运算电路IA的硬件配置。
[0165]如图2的下部中所示，相位运算电路IA包括以硬件配置的数字乘法电路100、数字除法电路101、数字加法电路102、数字减法电路103、复用器(MUX) 104和周期超限校正电路 105。
[0166]数字乘法电路100执行在第一输入端子Inl处接收到的相位角改变值与周期数据的乘法，该周期数据即在第二输入端子In2处接收到的计数最大值Nmax。即，将存储在作为相位调整数据寄存器的第四寄存器IB中的用于脉冲输出信号的定时调整的相位角改变值供应到数字乘法电路100的第一输入端子Inl，并且将周期数据，即存储在作为周期数据寄存器的第三寄存器12中的计数最大值Nmax，供应到数字乘法电路100的第二输入端子In2。作为该数字乘法电路100，可以使用最简单的乘法器；可以使用其他硬件，诸如使用例如进位存储加法器、Wallance树或Booth的算法的技术的高速乘法器。
[0167]将来自数字乘法电路100的乘法输出信号供应到数字除法电路101的第一输入端子，并且向其第二输入端子供应有一个周期的360度的相位角。作为该数字除法电路101，可以使用最简单的除法器；可以使用其他硬件，诸如使用例如进位存储加法器技术的高速除法器。
[0168]将来自数字除法电路101的除法输出信号供应到数字加法电路102的第一输入端子和数字减法电路103的第一输入端子。而且，将存储在第一寄存器10和第二寄存器11中的上升设定计数值和下降设定 计数值分别供应到数字加法电路102的第二输入端子和数字减法电路103的第二输入端子。因此，从数字加法电路102的加法输出端子生成加法输出信号，该加法输出信号是通过使来自数字除法电路101的除法输出信号与上升设定计数值/下降设定计数值相加得到的。而且，从数字减法电路103的减法输出端子生成减法输出信号，该减法输出信号是通过从上升设定计数值/下降设定计数值中减去来自数字除法电路101的除法输出信号得到的。在上溢(overflow)出现的情况下，即，在由数字加法电路102生成的加法输出信号变得大于计数器14的计数最大值Nmax的情况下，数字加法电路102具有用于避免这样的上溢的数据校正功能,如稍后将描述的。在下溢(underflow)出现的情况下，即，在由数字减法电路103生成的减法输出信号变得小于计数器14的计数初始值Nmini的情况下，数字减法电路103具有用于避免这样的下溢的数据校正功能，如稍后将描述的。
[0169]将命令调整的方向的信号供应到复用器(MUX) 104的选择控制输入端子。向复用器(MUX) 104的第一和第二输入端子分别供应来自数字加法电路102的加法输出信号和来自数字减法电路103的减法输出信号。更具体地说，当使用于驱动超声马达的驱动脉冲输出信号的相位延迟存储在相位调整数据寄存器(第四寄存器)IB中的相位角改变值时，根据命令调整的方向的信号，复用器(MUX) 104将在其第一输入端子处接收到的来自数字加法电路102的加法输出信号输出到其输出端子。相反，当使用于驱动超声马达的驱动脉冲输出信号的相位提前存储在相位调整数据寄存器(第四寄存器)IB中的相位角改变值时，根据命令调整的方向的信号，复用器(MUX) 104将在其第二输入端子处接收到的来自数字减法电路103的减法输出信号输出到其输出端子。
[0170]将复用器(MUX)104的输出信号供应到周期超限校正电路105的输入端子。该周期超限校正电路105具有数据校正功能，以避免响应于来自相位运算电路IA的输出端子OUT的运算输出信号而在脉冲生成器(19)的输出端子Tout处生成的驱动脉冲输出信号的低电平或高电平时段超过一个周期360度。
[0171]?用于计算上升设定值和下降设定值的过程>>
[0172]图3是解释用于计算作为用于调整根据图2所示的第一实施例的半导体集成电路I中的超声马达的驱动脉冲输出信号的改变定时的调整的计数器14的计数值的上升设定值和下降设定值的过程的图。
[0173]在图3中的第一步骤S400处，数字乘法电路100执行作为计数器14的计数值的计数最大值MAX与用于定时调整的相位角改变值的乘法，该计数最大值MAX与在周期数据寄存器(第三寄存器)12中设定的周期数据相对应，该用于定时调整的相位角改变值被存储在相位调整数据寄存器(第四寄存器)IB中。此时，由16比特的二进制数表示计数器14的计数最大值MAX，并且由十进制数表示相位角改变值。通过该第一步骤S400处的乘法来计算第一计算值。
[0174]在图3中提出的下一步骤S500处，数字除法电路101使在第一步骤S400处计算的第一计算值除以一个周期的360度的相位角。通过步骤S500处的除法，计算期望相位角改变所需要的计数器14的改变的计数值。还用16比特的二进制数来表示该计数器14的计数值。
[0175]在图3中提出的另一步骤S600处，当使相位延迟相位角改变值时，数字加法电路102执行将在步骤S500处计算 的期望相位角改变所需要的计数器14的改变的计数值与在相位角改变之前在第一寄存器10中现在设定的用于上升设定的计数器14的计数设定值相力口。此外，在该步骤S600处，加法电路102执行将在步骤S500处计算的期望相位角改变所需要的计数器14的改变的计数值与在相位角改变之前在第二寄存器11中现在设定的用于下降设定的计数器14的计数设定值相加。因此，通过步骤S600处的加法，对于计数器14，计算驱动脉冲输出信号的期望改变定时调整所需要的新的上升设定计数值和新的下降设定计数值。
[0176]在图3中提出的又一步骤S600处，当使相位提前相位角改变值时，数字减法电路103执行从在相位角改变之前在第一寄存器10中现在设定的用于上升设定的计数器14的计数设定值中减去在步骤S500处计算的期望相位角改变所需要的计数器14的改变的计数值的减法。此外，在该步骤S600处，减法电路103执行从在相位角改变之前在第二寄存器11中现在设定的用于下降设定的计数器14的计数设定值中减去在步骤S500处计算的期望相位角改变所需要的计数器14的改变的计数值的减法。因此，通过步骤S600处的减法，对于计数器14，计算驱动脉冲输出信号的期望改变定时调整所需要的新的上升设定计数值和新的下降设定计数值。
[0177]在图3所示的用于计算用于第一实施例的半导体集成电路I的上升设定值和下降设定值的过程中，当与图16中所示的用于计算用于在本发明之前由本发明人等验证的半导体集成电路I的上升设定值和下降设定值的过程相比时，在第一步骤S400中执行乘法，并且在下一步骤S500中执行除法。
[0178]在图16所示的在本发明之前由本发明人等验证的用于计算上升设定值和下降设定值的过程中，在第一步骤SlOO中执行除法并且在下一步骤S200中执行乘法。结果，存在由于整数除法忽略了小数点后的数字而导致的运算精度减小的问题。为了解决该问题，需要执行引起大量的算术运算的浮点除法。另一方面，在图3所示的用于计算用于第一实施例的半导体集成电路I的上升设定值和下降设定值的过程中，仅通过简单地颠倒以其执行除法和乘法的顺序，就能解决前述问题。
[0179]?相位调整数据寄存器的比特配置>>
[0180]图4是示出在图2中所示的第一实施例的半导体集成电路I中的相位运算电路IA的相位调整数据寄存器(第四寄存器)IB的比特配置的图。
[0181]如图4所示，第一至第14比特b0至bl3是表示用于定时调整的相位角改变值的相位调整数据比特PA。第15比特bl4是用于任何目的未来使用的预留比特，并且第16比特bl5是调整值符号比特。特别地，当执行使相位提前相位角改变值时，将第16比特bl5，即调整值符号比特，设定成“ I ”，并且当执行使相位延迟相位角改变值时，将其设定成“O”。
[0182]?相位调整数据寄存器的寄存器设定>>
[0183]图5是解释与在图2所示的第一实施例的半导体集成电路I中的相位运算电路IA的相位调整数据寄存器(第四寄存器)IB中可设定的相位角改变值相对应的寄存器设定值的图。
[0184]最左列列出了角改变值；从左起第二列列出了乘以100的相位角改变值；从左起第三列列出了调整值符号比特的值，即第16比特bl5 ;并且最右列列出了与相位角改变值相对应的在相位调整数据寄存器中设定的寄存器设定值。在从左起第二列中使相位角改变值乘以100的原因在于因为相 位角改变值应当被精确地指定到小数点后第二位并且因为相位运算电路IA中的数字乘法电路100应当被配置为整数乘法器而不是浮点乘法器。
[0185]第一示例是+90.00°的相位角改变值。该值乘以100，得到+9000。将该调整比特符号比特设定成“O”。在相位调整数据寄存器IB中设定用十六进制表示的2328h的寄存器设定值。为了将十进制数转换成十六进制数，使十进制数除以16，得到的商再除以16，重复该过程直到得到商0，同时保留所有余数，并且以从最后一个余数开始到第一个的顺序排列余数。因此，+9000的十进制数被如下转换成十六进制数。
[0186]+9000 +16=562 得到余数 8
[0187]562 + 16=35 得到余数 2
[0188]35 + 16=2 得到余数 3
[0189]2 + 16=0 得到余数 2
[0190]通过由此以从下向上的顺序进行排列所给出的四个余数，获得十六进制数2328h。后缀h表示十六进制数。可以通过激活包括在个人计算机(PC)的操作系统OS的附件中的软件“计算器”以及从“计算器类型”菜单中选择数学计算器来执行十进制数到十六进制数的转换。
[0191]在图5中，从正的相位角改变值(B卩，用于延迟相位的相位角改变值)计算最后列出的负的相位角改变值，如-90.00° (即用于提前相位的相位角改变值)。更具体地说，如下以二进制记数法表示+90.00°的正相位角改变值的十六进制数2328h。[0192]0010001100101000
[0193]为了计算用于负的相位角改变值-90.00°的寄存器设定值，使该二进制记数法的值的最高有效位从“0”改变为“ I”。该最高有效位的改变与调整值符号比特，即，在图4中所示的相位调整数据寄存器IB的第16比特bl5，的“I”(提前相位)和“0”(延迟相位)相对应。
[0194]通过该最高有效位的改变，获得下述二进制记数法的值。
[0195]1010001100101000
[0196]以十六进制将该二进制记数法的值表示为A328h。以该方式，获得与-90.00°的负的相位角改变值相对应的在相位调整数据寄存器IB中设定的寄存器设定值。
[0197]以与上述计算完全相同的方式来计算可以在相位调整数据寄存器IB中设定的寄存器设定值，该寄存器设定值与图5中呈现的其他正负相位角改变值相对应。
[0198]因此，在图2中所示的第一实施例的半导体集成电路I中，在相位运算电路IA的相位调整数据寄存器(第四寄存器)IB中存储了如在图5的最右列中呈现的十六进制寄存器设定值，以用于对驱动行进波型超声马达2的脉冲输出信号的定时调整。S卩，在图1所示的第一实施例的半导体集成电路I中，通过执行存储在只读存储器(ROM) Ib中的用于行进波型超声马达2的控制软件，中央处理单元(CPU) Ia将十六进制寄存器设定值存储到相位调整数据寄存器IB中。
[0199]?数字加法电路和数字减法电路的数据校正功能>>
[0200]图6是解释根据图2所示的第一实施例的相位运算电路IA中的数字加法电路102和数字减法电路103的数据校 正功能的图。
[0201]在一些情况下，通过图3的用于计算用于第一实施例的半导体集成电路I的上升设定值和下降设定值的先前所述的过程，上溢可能发生，即，由数字加法电路102生成的加法输出信号变得大于计数器14的计数最大值Nmax。在图6中，计数值NI变得大于计数器14的计数最大值Nmax，这意味着上溢发生。在这样的情况下，根据图2中所示的第一实施例的相位运算电路IA中的数字加法电路102运用数据校正功能来避免该上溢。即，数字加法电路102通过从上溢计数值NI中减去计数最大值Nmax来生成校正的计数值N2。然后，相位运算电路IA将该校正的计数值N2存储到第四触发器(FF) IC中。
[0202]而且，在一些情况下，通过图3的用于计算用于第一实施例的半导体集成电路I的上升设定值和下降设定值的过程，下溢可能发生，即，由数字减法电路103生成的减法输出信号变得小于计数器14的计数初始值Nmini。在图6中，计数值N3变得小于计数器14的计数初始值Nmini,这意味着下溢发生。在这样的情况下,根据图2中所示的第一实施例的相位运算电路IA中的数字减法电路103将校正的计数值N4生成为下溢计数值N3的负值的绝对值。然后，相位运算电路IA将该校正的计数值N4存储到第五触发器(FF) ID中。
[0203]?第一实施例的半导体集成电路的有益效果>>
[0204]根据上文参考图1至图6所述的第一实施例的半导体集成电路I，通过配置有硬件宏的相位运算电路IA来执行用于对脉冲输出信号的定时调整的运算处理。因此，能够减少对于这样的定时调整的要中央处理单元(CPU)执行的计算量或内置存储器中的所需存储空间量。
[0205]此外，根据参考图1至图6所述的第一实施例的半导体集成电路1，因为在相位运算电路IA中，数字乘法电路100在数字除法电路101之前，所以在除法之前执行乘法。因此，能够解决由于整数除法忽略小数点后的数字而导致的运算精度降低的问题。或者，能够解决需要执行引起大量算术运算的浮点除法的问题。
[0206]此外，根据参考图1至图6所述的第一实施例的半导体集成电路1，使相位角改变值乘以100，如在解释与在相位调整数据寄存器IB中可设定的相位角改变值相对应的寄存器设定值的图5中，从左起第二列中所呈现的。因此，能够将相位角改变值更精确地指定到小数点后第二位，并且相位运算电路IA中的数字乘法电路100被配置为整数乘法器而不是浮点乘法器。
[0207]第二实施例
[0208]?驱动脉冲输出生成电路的另一配置>>
[0209]图7是示出作为根据第二实施例的半导体集成电路I的第二功能模块Ig的驱动脉冲输出生成电路的另一配置的图。
[0210]根据图7中所示的第二实施例的驱动脉冲输出生成电路Ig在下述方面不同于根据图2所示的第一实施例的驱动脉冲输出生成电路lg。
[0211]对根据图7所示的第二实施例的驱动脉冲输出生成电路Ig添加了更新使能寄存器1G、更新定时控制寄存器1H、与电路II以及更新定时控制电路1J，这是在根据图2所示的第一实施例的驱动脉冲输出生成电路Ig中所不包括的。
[0212]在根据图7所示的第二实施例的驱动脉冲输出生成电路Ig中，将来自更新使能寄存器IG的输出端子的更新使能信号和来自更新定时控制电路IJ的输出端子的定时信号分别供应到与电路II的第一和第二输入端子。当将高电平使能信号从更新定时控制寄存器IH供应到更新定时控制电路IJ的控制输入端子时，激活更新定时控制电路1J。因此，当将低电平禁止信号从更新定时控 制寄存器IH供应到更新定时控制电路IJ的控制输入端子时，停用更新定时控制电路1J。
[0213]将第一比较器17的输出信号和第二比较器18的输出信号供应到更新定时控制电路IJ的第一和第二输入端子。将第一触发器(FF)15的输出信号、第二触发器(FF)16的输出信号以及第三触发器(FF) 13的输出信号供应到更新定时控制电路IJ的第三、第四和第五输入端子。
[0214]此外，在根据图7所示的第二实施例的驱动脉冲输出生成电路Ig中，响应于来自与电路II的输出端子的高电平更新命令信号，第一触发器(FF) 15、第二触发器(FF) 16和第三触发器(FF) 13存储其相应的更新计数值。
[0215]而且，在根据图7所示的第二实施例的驱动脉冲输出生成电路Ig中，相位运算电路IA被配置有以与图2的下部中所示的相同排列的以硬件配置的数字乘法电路100、数字除法电路101、数字加法电路102、数字减法电路103、复用器(MUX) 104和周期超限校正电路 105。
[0216]?驱动脉冲输出生成电路的操作>>
[0217]图8A和8B是解释当根据图7所示的第二实施例的驱动脉冲输出生成电路Ig不具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ时将发生的操作的图。
[0218]图8A是解释在通过相位调整数据寄存器(第四寄存器)IB对相位角改变的操作之前，在没有上述电路的情况下，根据图7所示的第二实施例的驱动脉冲输出生成电路Ig的操作的图。
[0219]如图8A所示，存储在第一触发器(FF) 15中的上升设定值接近在周期数据寄存器12中设定的使计数器14所能向上计数到的计数最大值Nmax。存储在第二触发器(FF) 16中的下降设定值接近计数器14从其向上计数的计数初始值Nmini。
[0220]响应于在计数器14的计数值和存储在第一触发器(FF)15中的上升设定值之间出现的匹配，由脉冲生成器19生成的驱动脉冲输出信号0 I从低电平改变成高电平。
[0221]此外，响应于在计数器14的计数值和存储在第二触发器(FF) 16中的下降设定值之间出现的匹配，由脉冲生成器19生成的驱动脉冲输出信号0 I从高电平改变成低电平。
[0222]因此，如在图8A所示，由脉冲生成器19生成的驱动脉冲输出信号小I的高电平时段横跨两个周期之间的周期边界。
[0223]图SB是解释在通过相位调整数据寄存器(第四寄存器)IB对相位角改变的操作之后，在不具有上述电路的情况下，根据图7所示的第二实施例的驱动脉冲输出生成电路Ig的操作的图。如图8B所示，由脉冲生成器19生成的驱动脉冲输出信号I’的低电平时段横跨两个周期之间的周期边界。
[0224]如图SB所示，存储在第一触发器(FF) 15中的上升设定值接近在周期数据寄存器12中设定的使计数器14所能向上计数到的计数最大值Nmax。存储在第二触发器(FF) 16中的下降设定值接近使计数器14从其向上计数的计数初始值Nmini。
[0225]响应于在计数器14的计数值和存储在第一触发器(FF)15中的上升设定值之间发生的匹配，由脉冲生成器19生成的驱动脉冲输出信号I’从低电平变为高电平。
[0226]此外，响应于在计数器14的计数值和存储在第二触发器(FF) 16中的下降设定值之间发生的匹配，由脉冲生成器19生成的驱动脉冲输出信号I’从高电平变为低电平。
[0227]因此，如在图8B中所示，由脉冲生成器19生成的驱动脉冲输出信号小I’的高电平时段位于一个周期的时段内。
[0228]图9A和图9B是解释当根据图7所示的第二实施例的驱动脉冲输出生成电路Ig不具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ时将发生的操作的图。
[0229]图9A呈现了在图8A中所呈现的在相位角改变的操作之前由脉冲生成器19生成的驱动脉冲输出信号0 1、以及在图8B中所呈现的在相位角改变的操作之后由脉冲生成器19生成的驱动脉冲输出信号I’。如图9A所示，在第二周期边界上，使第一触发器(FF)15中的上升设定值和第二触发器(FF) 16中的下降设定值分别更新成存储在第四触发器(FF)IC中的改变的上升设定计数值和存储在第五触发器(FF) ID中的改变的下降设定计数值。
[0230]图9B是呈现由于如在图9A中所呈现的由于在第二周期边界的定时附近更新第一触发器(FF)15中的上升设定值和第二触发器(FF)16中的下降设定值的事实而导致的由脉冲生成器19生成的信号从驱动脉冲输出信号I切换成驱动脉冲输出信号的行为的图。
[0231]然而，如图9B所示，产生了下述问题，其中，由脉冲生成器19生成的驱动脉冲输出信号在第二周期边界的定时附近具有异常长的高电平时段。结果，通过在本发明之前由本发明人等所进行的验证还发现了下述问题，其中不能实现正常驱动超声马达2来运行，并且在最差的情况下，超声马达2可能由于过电流而崩溃。
[0232]相比之下，向包括在根据图7的第二实施例的驱动脉冲输出生成电路Ig中的更新定时控制电路IJ供应来自第一比较器17的比较结果、来自第二比较器18的比较结果、第一触发器(FF) 15中的上升设定值、第二触发器(FF) 16中的下降设定值以及第三触发器(FF) 13中的周期数据。因此，更新定时控制电路IJ将屏蔽信号提供到与电路II。屏蔽信号防止在使得由脉冲生成器19生成的驱动脉冲输出信号具有异常长的高电平时段的这样的定时处从驱动脉冲输出信号Φ I切换到Φ I’。
[0233]更具体地说，更新定时控制电路IJ通过根据图7所示的第二实施例的相位运算电路IA类似根据驱动脉冲输出生成电路Ig的各种参数预测异常操作的出现，并且使驱动脉冲输出信号的切换定时延迟一个周期。
[0234]图1OA和图1OB是解释由于根据图7所示的第二实施例的驱动脉冲输出生成电路Ig具有更新使能寄存器1G、更新定时控制寄存器1H、与电路和更新定时控制电路IJ的事实而实现的正常操作行为的图。
[0235]与图9A类似，图1OA呈现了在图8A中所示的相位角改变的操作之前由脉冲生成器19生成的驱动脉冲输出信号Φ 1、以及在图SB中所示的相位角改变的操作之后由脉冲生成器19生成的驱动脉冲输出信号Φ1’。然而，如图1OA所示，在从第二周期边界开始延迟一个周期的第三周期边界上执行更新。即，在第三周期边界的更新定时中，将在第一触发器(FF)15中的上升设定值和在第二触发器(FF)16中的下降设定值分别更新成存储在第四触发器(FF)IC中的改变的上升设定计数值和存储在第五触发器(FF)ID中的改变的下降设定计数值。
[0236]图1OB是呈现由于如图1OA所示在第三周期边界的定时附近更新第一触发器(FF)15中的上升设定值和第二触发器(FF)16中的下降设定值的事实而导致由脉冲生成器19生成的信号从驱动脉冲输出信号Φ I切换成驱动脉冲输出信号Φ1’的行为的图。
[0237]图1IA和图1lB是解释当根据图7所示的第二实施例的驱动脉冲输出生成电路Ig不具有更新使能寄存器1G、更新定时控制寄存器1H、与电路II和更新定时控制电路IJ时将发生的操作的图。
[0238]图1lA呈现了在相位角改变的操作之前由脉冲生成器19生成的驱动脉冲输出信号Φ I以及在相位角改变的操作之后由脉冲生成器19生成的驱动脉冲输出信号Φ1’。如图1lA所示，由脉冲生成器19生成的驱动脉冲输出信号Φ I和驱动脉冲输出信号Φ I’的低电平时段横跨两个周期之间的周期边界。
[0239]此外，如图1lA所示，在第二周期边界上，将第一触发器(FF)15中的上升设定值和第二触发器(FF)16中的下降设定值分别更新成存储在第四触发器(FF)IC中的改变的上升设定计数值和存储在第五触发器(FF) ID中的改变的下降设定计数值。
[0240]图1lB是呈现由于如在图1lA所呈现的在第二周期边界的定时附近更新第一触发器(FF)中的上升设定值和第二触发器(FF) 16中的下降设定值的事实而导致由脉冲生成器19生成的信号从驱动脉冲输出信号Φ I切换成驱动脉冲输出信号Φ1’的行为的图。
[0241]然而，如在图1lB所示，产生了下述问题，其中，在第二周期边界的定时附近，在由脉冲生成器19生成的驱动脉冲输出信号的两个高电平时段之间出现异常短的低电平时段。结果，通过在本发明之前由本发明人等进行的验证还发现了下述问题，其中不能实现正常驱动超声马达2来运行，并且在最差的情况下，超声马达2可能由于过电流而崩溃。
[0242]相比之下，向包括在根据图7的第二实施例的驱动脉冲输出生成电路Ig中的更新定时控制电路IJ供应来自第一比较器17的比较结果、来自第二比较器18的比较结果、第一触发器(FF) 15中的上升设定值、第二触发器(FF) 16中的下降设定值以及第三触发器(FF) 13中的周期数据。因此，更新定时控制电路IJ将屏蔽信号提供到与电路II。屏蔽信号防止在使得由脉冲生成器19生成的驱动脉冲输出信号具有异常短的低电平时段的这样的定时处从驱动脉冲输出信号0 I切换成驱动脉冲输出信号I’。
[0243]更具体地说，更新定时控制电路IJ通过根据图7所示的第二实施例的相位运算电路IA来根据驱动脉冲输出生成电路Ig的各种参数预测异常操作的出现，并且使驱动脉冲输出信号的切换定时延迟一个周期。
[0244]图12A和图12B是解释由于根据图7所示的第二实施例的驱动脉冲输出生成电路Ig具有更新使能寄存器1G、更新定时控制寄存器1H、与电路和更新定时控制电路IJ的事实而实现的正常操作行为的图。
[0245]与图1lA类似，图12A呈现了在图8A中所呈现的相位角改变的操作之前由脉冲生成器19生成的驱动脉冲输出信号0 1、以及在图SB中所呈现的相位角改变的操作之后由脉冲生成器19生成的驱动脉冲输出信号01’。然而，如图12A所示，在从第二周期边界开始延迟一个周期的第三周期边界上执行更新。即，在第三周期边界的更新定时中，将在第一触发器(FF)15中的上升设定值和在第二触发器(FF)16中的下降设定值分别更新成存储在第四触发器(FF)IC中的改变的上升设定计数值和存储在第五触发器(FF)ID中的改变的下降设定计数值。
[0246]图12B呈现了由于如图12A所示的在第三周期边界的定时周围更新第一触发器(FF)15中的上升设定值和第二触发器(FF) 16中的下降设定值的事实而导致由脉冲生成器19生成的信号从驱动脉冲输 出信号0 I切换成驱动脉冲输出信号01’的行为。
[0247]第三实施例
[0248]?驱动脉冲输出生成电路的另一配置>>
[0249]图13是示出作为根据第三实施例的半导体集成电路I的第二功能模块Ig的驱动脉冲输出生成电路的另一配置的图。
[0250]根据图13所示的第三实施例的驱动脉冲输出生成电路Ig在下述方面不同于根据图2所示的第一实施例的驱动脉冲输出生成电路lg。
[0251]根据图13所示的第三实施例的驱动脉冲输出生成电路Ig包括:第一脉冲生成器19_1，用于生成从第一输出端子Toutl生成的第一驱动脉冲输出信号;以及第二脉冲生成器19_2，用于生成从第二输出端子Tout2生成的第二驱动脉冲输出信号小2。
[0252]第一比较器17_1的输出端子和第二比较器18_1的输出端子分别耦合到第一脉冲生成器19_1的第一和第二输入端子。第三比较器17_2的输出端子和第四比较器18_2的输出端子分别耦合到第二脉冲生成器19_2的第一和第二输入端子。
[0253]第一触发器(FF) 15_1的输出端子和第二触发器(FF) 16_1的输出端子分别耦合到第一比较器17_1的第一输入端子和第二比较器18_1的第一输入端子。第三触发器(FF)15_2的输出端子和第四触发器(FF) 16_2的输出端子分别耦合到第三比较器17_2的第一输入端子和第四比较器18_2的第一输入端子。将由计数器14输出的计数值共同供应到第一比较器17_1、第二比较器18_1、第三比较器17_2和第四比较器18_2中的每一个的第二输入端子。能够通过经由第五触发器(FF) 13从周期数据寄存器供应的周期数据的值来设定使计数器14计数所能向上计数到的计数最大值Nmax。此外，可以在向第五触发器供应更新使能信号时的定时处更新存储在第五触发器(FF) 13中的周期数据。
[0254]第一触发器(FF) 15_1的第一输入端子和第二触发器(FF) 16_1的第一输入端子分别耦合到第一选择器1E_1的输出端子和第二选择器1F_1的输出端子。第三触发器(FF)15_2的第一输入端子和第四触发器(FF)16_2的第一输入端子分别耦合到第三选择器1E_2的输出端子和第四选择器1F_2的输出端子。将更新使能信号共同供应到第一触发器(FF)15_1、第二触发器(FF) 16_1、第三触发器(FF) 15_2和第四触发器(FF) 16_2中的每一个的第二输入端子。
[0255]第一上升设定寄存器10_1的输出端子和第一下降设定寄存器11_1的输出端子分别耦合到第一选择器1E_1的第一输入端子和第二选择器1F_1的第一输入端子。第二上升设定寄存器10_2的输出端子和第二下降设定寄存器11_2的输出端子分别耦合到第三选择器1E_2的第一输入端子和第四选择器1F_2的第一输入端子。此外，上升设定触发器(FF)1C_1的输出端子和下降设定触发器(FF) 1D_1的输出端子分别耦合到第一选择器1E_1的第二输入端子和第二选择器1F_1的第二输入端子。上升设定触发器(FF)1C_2的输出端子和下降设定触发器(FF)1D_2的输出端子分别耦合到第三选择器1E_2的第二输入端子和第四选择器1F_2的第二输入端子。
[0256]向相位运算电路IA的第一输入端子Inl、第二输入端子In2和第三输入端子In3分别供应来自相位调整寄存器IB的相位角改变值、来自周期数据寄存器12的周期数据以及来自设定寄存器10_1、10_2、11_1、11_2的上升设定计数值/下降设定计数值。
[0257]从相位运算电路IA的输出端子OUT分别生成的新的上升设定计数值和新的下降设定计数值分别被存储在上升设定触发器(FF) 1C_1、1C_2和下降设定触发器(FF) 1D_1、1D_2 中。
[0258]根据图13所示的第三实施例的驱动脉冲输出生成电路lg，当生成多个驱动脉冲输出信号01、￠2时，可以进行存储相位角改变值的相位调整寄存器1B、存储周期数据的周期数据寄存器12、执行相位算术运算的相位运算电路IA和向上计数的计数器14的共享使用。由于该共享使用，由此可以减小由根据第三实施例的半导体集成电路I的半导体芯片所占用的面积以及该半导体集成电路I的功耗。
[0259]尽管基于前述的不同实施例，已经具体地描述了由本发明人所做的发明，但将显然的是，本发明不限于所述实施例以及在不背离本发明的范围的情况下可以做出各种修改。
[0260]例如，由根据本发明的半导体集成电路生成的脉冲输出信号不仅限于驱动行进波型超声马达，这些信号也能应用于驱动脉冲马达，诸如步进马达。
【权利要求】
1.一种半导体集成电路，所述半导体集成电路包括中央处理单元、内置存储器和脉冲生成电路， 所述脉冲生成电路包括上升设定寄存器、下降设定寄存器、相位调整数据寄存器、周期数据寄存器、相位运算电路、计数器、第一比较器、第二比较器和脉冲生成器， 其中，所述计数器开始向上计数，使其计数值从计数初始值递增， 其中，所述周期数据寄存器将使所述计数器计数所能向上计数到的计数最大值存储为周期数据， 其中，当在所述计数器开始从所述计数初始值向上计数之后，所述计数器的计数值达到所述计数最大值时，所述计数器的计数值再次返回到所述计数初始值，并且所述计数器重新开始向上计数， 其中，所述上升设定寄存器存储所述计数器的上升设定计数值，以使得由所述脉冲生成器生成的脉冲输出信号从低电平上升到高电平， 其中，所述下降设定寄存器存储所述计数器的下降设定计数值，以使得由所述脉冲生成器生成的脉冲输出信号从所述高电平下降到所述低电平， 其中，响应于由所述第一比较器检测到的在所述计数器的计数值和所述上升设定计数值之间发生的匹配的检测，所述脉冲生成器使得所述脉冲输出信号从所述低电平改变成所述高电平， 其中，响应于由所述第二比较器检测到的在所述计数器的计数值和所述下降设定计数值之间发生的匹配的检测，所述脉冲生成器使得所述脉冲输出信号从所述高电平改变成所述低电平， 其中，所述相位调整数据寄存器存储相位角改变值，以用于对由所述脉冲生成器生成的所述脉冲输出信号的定时调整， 其中，所述脉冲生成电路中的所述相位运算电路包括数字乘法电路、数字除法电路、数字加法电路和数字减法电路， 其中，所述数字乘法电路通过执行存储在所述相位调整数据寄存器中的所述相位角改变值与存储在所述周期数据寄存器中的所述计数最大值的乘法，来生成乘法输出信号， 其中，所述数字除法电路通过使来自所述数字乘法电路的所述乘法输出信号除以一个周期的相位角，来生成除法输出信号， 其中，所述数字加法电路能够将来自所述数字除法电路的所述除法输出信号与存储在所述上升设定寄存器中的所述上升设定计数值相加，并且将所述除法输出信号与存储在所述下降设定寄存器中的所述下降设定计数值相加， 其中，由所述数字加法电路执行的所述加法生成使所述相位延迟所述相位角改变值所需要的新的上升设定计数值和新的下降设定计数值， 其中，所述数字减法电路能够从存储在所述上升设定寄存器中的所述上升设定计数值中减去来自所述数字除法电路的所述除法输出信号，并且从存储在所述下降设定寄存器中的所述下降设定计数值中减去所述除法输出信号，并且 其中，由所述数字减法电路执行的所述减法生成使所述相位提前所述相位角改变值所需要的新的上升设定计数值和新的下降设定计数值。
2.根据权利要求1所述的半导体集成电路，其中，由所述脉冲生成器生成的所述脉冲输出信号能够驱动马达。
3.根据权利要求2所述的半导体集成电路， 其中，能够由所述脉冲生成器生成的所述脉冲输出信号驱动的所述马达是超声马达。
4.根据权利要求3所述的半导体集成电路， 其中，当从所述数字加法电路所执行的所述加法得到的加法输出信号变得大于所述计数最大值时，所述数字加法电路通过从所述加法输出信号中减去所述计数最大值来生成校正的加法输出信号。
5.根据权利要求4所述的半导体集成电路， 其中，当从所述数字减法电路所执行的所述减法得到的减法输出信号变得小于所述计数初始值时，所述数字减法电路生成与所述减法输出信号的绝对值相对应的校正的减法输出信号。
6.根据权利要求5所述的半导体集成电路， 其中，所述脉冲生成电路中的所述相位运算电路进一步包括复用器和周期超限校正电路， 其中，将来自所述数字加法电路的所述加法输出信号和来自所述数字减法电路的所述减法输出信号分别供应到所述复用器的第一输入端子和第二输入端子， 其中，将所述复用器的输出信号输入到所述周期超限校正电路的输入端子，并且其中，所述周期超限校正电路具有数据校正功能，以避免响应于来自所述相位运算电路的输出端子的运算输出信 号而由所述脉冲生成器生成的所述脉冲输出信号的低电平脉冲时段或高电平脉冲时段超过所述相位角的所述一个周期，
7.根据权利要求5的半导体集成电路， 其中，所述脉冲生成电路进一步包括第一选择器、第二选择器、第一触发器、第二触发器、第三触发器和第四触发器， 其中，将所述新的上升设定计数值从所述相位运算电路的所述输出端子供应到所述第三触发器的输入端子，并且将所述新的下降设定计数值从所述相位运算电路的所述输出端子供应到所述第四触发器的输入端子， 其中，能够将存储在所述上升设定寄存器中的所述上升设定计数值和存储在所述下降设定寄存器中的所述下降设定计数值分别供应到所述第一选择器的第一输入端子和所述第二选择器的第一输入端子， 其中，能够将来自所述第三触发器的输出端子的所述新的上升设定计数值和来自所述第四触发器的输出端子的所述新的下降设定计数值分别供应到所述第一选择器的第二输入端子和所述第二选择器的第二输入端子， 其中，能够将输出到所述第一选择器的输出端子的存储在所述上升设定寄存器中的所述上升设定计数值和来自所述第三触发器的所述输出端子的所述新的上升设定计数值供应到所述第一触发器的输入端子， 其中，能够将输出到所述第二选择器的输出端子的存储在所述下降设定寄存器中的所述下降设定计数值和来自所述第四触发器的所述输出端子的所述新的下降设定计数值供应到所述第二触发器的输入端子， 其中，所述第一触发器的输出端子和所述第二触发器的输出端子分别耦合到所述第一比较器的第一输入端子和所述第二比较器的第一输入端子，并且 其中，将所述计数器的计数值供应到所述第一比较器的第二输入端子和所述第二比较器的第二输入端子。
8.根据权利要求5所述的半导体集成电路， 其中，将以十六进制给出的所述相位角改变值存储在所述相位调整数据寄存器中，所述相位角改变值具有作为最高有效位的符号比特。
9.根据权利要求8所述的半导体集成电路， 其中，所述中央处理单元通过执行存储在所述内置存储器中的用于所述马达的控制软件，来将以十六进制给出的所述相位角改变值存储在所述相位调整数据寄存器中。
10.根据权利要求7所述的半导体集成电路， 其中，所述脉冲生成电路进一步包括第五触发器， 其中，将存储在所述周期数据寄存器中的所述计数最大值供应到所述第五触发器的输入端子，并且将所述第五触发器的输出端子耦合到所述计数器，并且 其中，响应于更新使能信号，当供应到所述第一触发器、所述第二触发器和所述第五触发器中的每一个的控制端子时，所述第一触发器、所述第二触发器和所述第五触发器分别存储来自所述第一选择器的所述输出端子的设定值、来自所述第二选择器的所述输出端子的设定值、以及所述周期数据寄存器中的设定值。
11.根据权利要求10所述的半导体集成电路， 其中，所述脉冲生成电路进一步包括与电路和更新定时控制电路， 其中，经由所述与电路的第一输入端子和输出端子，将所述更新使能信号传送到所述第一触发器、所述第二触发器和所述第五触发器中的每一个的所述控制端子， 其中，将所述第一比较器的输出信号和所述第二比较器的输出信号分别供应到所述更新定时控制电路的第一输入端子和第二输入端子， 其中，将所述第一触发器的输出信号、所述第二触发器的输出信号和所述第三触发器的输出信号分别供应到所述更新定时控制电路的第三输入端子、第四输入端子和第五输入端子，并且 其中，所述更新定时控制电路生成供应到所述与电路的第二输入端子的屏蔽信号，并且所述屏蔽信号防止由所述脉冲生成器生成的所述脉冲输出信号具有异常长的高电平时段和异常短的低电平时段。
12.根据权利要求5所述的半导体集成电路， 其中，所述脉冲生成电路进一步包括第二上升设定寄存器、第二下降设定寄存器、第三比较器、第四比较器以及第二脉冲生成器， 其中，所述第二上升设定寄存器存储所述计数器的第二上升设定计数值，以使得由所述第二脉冲生成器生成的第二脉冲输出信号从低电平上升到高电平， 其中，所述第二下降设定寄存器存储所述计数器的第二下降设定计数值，以使得由所述第二脉冲生成器生成的第二脉冲输出信号从所述高电平下降到所述低电平， 其中，响应于由所述第三比较器检测到的在所述计数器的计数值和所述第二上升设定计数值之间出现的匹配的检测，所述第二脉冲生成器使得所述第二脉冲输出信号从所述低电平改变成所述高电平，并且其中，响应于由所述第四比较器检测到的在所述计数器的所述计数值和所述第二下降设定计数值之间出现的匹配的检测，所述第二脉冲生成器使得所述第二脉冲输出信号从所述高电平改变成所述低电平。
13.一种半导体集成电路的操作方法，所述半导体集成电路包括中央处理单元、内置存储器和脉冲生成电路， 所述脉冲生成电路包括上升设定寄存器、下降设定寄存器、相位调整数据寄存器、周期数据寄存器、相位运算电路、计数器、第一比较器、第二比较器和脉冲生成器， 其中，所述计数器开始向上计数，使其计数值从计数初始值递增， 其中，所述周期数据寄存器将使所述计数器计数所能向上计数到的计数最大值存储为周期数据， 其中，当在所述计数器开始从所述计数初始值向上计数之后，所述计数器的计数值达到所述计数最大值时，所述计数器的计数值再次返回到所述计数初始值，并且所述计数器重新开始向上计数， 其中，所述上升设定寄存器存储所述计数器的上升设定计数值，以使得由所述脉冲生成器生成的脉冲输出信号从低电平上升到高电平， 其中，所述下降设定寄存器存储所述计数器的下降设定计数值，以使得由所述脉冲生成器生成的脉冲输出信号从所述高电平下降到所述低电平， 其中，响应于由所述第一比较器检测到的在所述计数器的计数值和所述上升设定计数值之间发生的匹配的检测，所述脉冲生成器使得所述脉冲输出信号从所述低电平改变成所述高电平， 其中，响应于由所述第二比较器检测到的在所述计数器的计数值和所述下降设定计数值之间发生的匹配的检测，所述脉冲生成器使得所述脉冲输出信号从所述高电平改变成所述低电平， 其中，所述相位调整数据寄存器存储相位角改变值，以用于对由所述脉冲生成器生成的所述脉冲输出信号的定时调整， 其中，所述脉冲生成电路中的所述相位运算电路包括数字乘法电路、数字除法电路、数字加法电路和数字减法电路， 其中，所述数字乘法电路通过执行存储在所述相位调整数据寄存器中的所述相位角改变值与存储在所述周期数据寄存器中的所述计数最大值的乘法，来生成乘法输出信号， 其中，所述数字除法电路通过使来自所述数字乘法电路的所述乘法输出信号除以一个周期的相位角，来生成除法输出信号， 其中，所述数字加法电路能够将来自所述数字除法电路的所述除法输出信号与存储在所述上升设定寄存器中的所述上升设定计数值相加，并且将所述除法输出信号与存储在所述下降设定寄存器中的所述下降设定计数值相加， 其中，由所述数字加法电路执行的所述加法生成使所述相位延迟所述相位角改变值所需要的新的上升设定计数值和新的下降设定计数值， 其中，所述数字减法电路能够从存储在所述上升设定寄存器中的所述上升设定计数值中减去来自所述数字除法电路的所述除法输出信号，并且从存储在所述下降设定寄存器中的所述下降设定计数值中减去所述除法输出信号，并且其中，由所述数字减法电路执行的所述减法生成使所述相位提前所述相位角改变值所需要的新的上升设定计数值和新的下降设定计数值。
14.根据权利要求13所述的半导体集成电路的操作方法， 其中，由所述脉冲生成器生成的所述脉冲输出信号能够驱动马达。
15.根据权利要求14所述的半导体集成电路的操作方法， 其中，能够由所述脉冲生成器生成的所述脉冲输出信号驱动的所述马达是超声马达。
16.根据权利要求15所述的半导体集成电路的操作方法， 其中，当从由所述数字加法电路执行的所述加法得到的加法输出信号变得大于所述计数最大值时，所述数字加法电路通过从所述加法输出信号中减去所述计数最大值，来生成校正的加法输出信号。
17.根据权利要求16所述的半导体集成电路的操作方法， 其中，当从由所述数字减法电路执行的所述减法得到的减法输出信号变得小于所述计数初始值时，所述数字减法电路生成与所述减法输出信号的绝对值相对应的校正的减法输出信号。
18.根据权利要求17所述的半导体集成电路的操作方法， 其中，所述脉冲生成电路中的所述相位运算电路进一步包括复用器和周期超限校正电路， 其中，将来自所述数字加法电路的所述加法输出信号和来自所述数字减法电路的所述减法输出信号分别供应到所述复用器的第一输入端子和第二输入端子， 其中，将所述复用器的输出信号输入到所述周期超限校正电路的输入端子，并且其中，所述周期超限校正电路具有数据校正功能，以避免响应于来自所述相位运算电路的输出端子的运算输出信号而由所述脉冲生成器生成的所述脉冲输出信号的低电平脉冲时段或高电平脉冲时段超过所述相位角的所述一个周期，
19.根据权利要求17所述的半导体集成电路的操作方法， 其中，所述脉冲生成电路进一步包括第一选择器、第二选择器、第一触发器、第二触发器、第三触发器和第四触发器， 其中，将所述新的上升设定计数值从所述相位运算电路的所述输出端子供应到所述第三触发器的输入端子，并且将所述新的下降设定计数值从所述相位运算电路的所述输出端子供应到所述第四触发器的输入端子， 其中，能够将存储在所述上升设定寄存器中的所述上升设定计数值和存储在所述下降设定寄存器中的所述下降设定计数值分别供应到所述第一选择器的第一输入端子和所述第二选择器的第一输入端子， 其中，能够将来自所述第三触发器的输出端子的所述新的上升设定计数值和来自所述第四触发器的输出端子的所述新的下降设定计数值分别供应到所述第一选择器的第二输入端子和所述第二选择器的第二输入端子， 其中，能够将输出到所述第一选择器的输出端子的存储在所述上升设定寄存器中的所述上升设定计数值和来自所述第三触发器的所述输出端子的所述新的上升设定计数值供应到所述第一触发器的输入端子， 其中，能够将输出到所述第二选择器的输出端子的存储在所述下降设定寄存器中的所述下降设定计数值和来自所述第四触发器的所述输出端子的所述新的下降设定计数值供应到所述第二触发器的输入端子， 其中，所述第一触发器的输出端子和所述第二触发器的输出端子分别耦合到所述第一比较器的第一输入端子和所述第二比较器的第一输入端子，并且 其中，将所述计数器的计数值供应到所述第一比较器的第二输入端子和所述第二比较器的第二输入端子。
20.根据权利要求17所述的半导体集成电路的操作方法， 其中，将以十六进制给出的所述相位角改变值存储在所述相位调整数据寄存器中，所述相位角改变值具有作为最.高有效位的符号比特。
【文档编号】H03K3/023GK103427799SQ201310182445
【公开日】2013年12月4日 申请日期:2013年5月16日 优先权日:2012年5月16日
【发明者】清水健央, 浅井俊雄 申请人:瑞萨电子株式会社