专利名称：低电压读出放大器和方法
技术领域：
本发明涉及存储设备，以及更具体地，涉及用于读出由存储设备中的存储单元产生的差分电压的读出放大器，该存储设备例如为动态随机存取存储器(“DRAM”)设备。
背景技术：
例如静态随机存取存储器(“SRAM”)设备和动态随机存取存储器(“DRAM”)设备的存储设备通常广泛用于各种电子系统，例如个人计算机。存储设备包括一个或多个存储单元阵列，其中在DRAM设备中，所述一个或多个存储单元阵列是以行和列形式设置的多个小电容器。图1中显示了传统的DRAM存储阵列10的一部分。阵列10包括对于阵列10的每列的一对位线DL、DL*，图1中只显示了其中的一对。大量的存储单元12耦合到位线DL、DL*。每个存储单元12都包括存取晶体管16以及耦合在晶体管16和单元板20之间存储单元电容器18，其中所述单元板20通常偏置在电源电压的一半处，例如VCC/2。电容器18通常存储与电源电压VCC或接地电压相等的电压。每个存取晶体管16的栅极通常耦合到相应的字线WL0、WL1，尽管图1中只显示了这些字线中的其中两个。对于“折叠式位线”结构，偶数的字线(例如WL0)都耦合到位线DL，以及奇数的字线(例如WL1)都耦合到互补的位线DL*。因此，对于阵列10中存储单元12的每行，都设置一条字线WL。
每一对位线DL、DL*耦合到相应的读出放大器30，该读出放大器30执行两个功能第一、“平衡”位线，以及第二、读出形成在位线DL、DL*之间的差分电压，并且然后将位线驱动到对应的逻辑电平。利用平衡电路34来实现平衡位线DL、DL*，其使得它们处于相同的电压。平衡电路34包括耦合在位线DL、DL*之间的平衡晶体管36，以及耦合在一半电源电压(例如VCC/2)和相应位线DL、DL*之间的平衡偏置晶体管40、42。
在操作时，响应于有效高位的平衡EQ信号，平衡晶体管36接通，以将位线DL、DL*相互耦合，以及平衡偏置晶体管40、42接通，以将位线DL、DL*耦合到VCC/2。因此，在平衡周期之后，位线DL、DL*上的电压都是VCC/2，并且因此所述位线之间的差分电压为零。
正如以上所述，读出放大器30也执行读出在位线DL、DL*之间形成的差分电压以及然后将所述位线驱动到相应逻辑电平的功能。此第二个功能是通过NSENSE放大器50和PSENSE放大器52实现的。NSENSE放大器50包括一对交叉耦合的NMOS晶体管56、58，以及PSENSE放大器52类似地包括一对交叉耦合的PMOS晶体管60、62。
在操作中，通过在平衡周期驱动EQ信号为有效高位来对位线DL、DL*进行初始平衡。在DL、DL*之间的差分电压基本上达到零伏之后，EQ信号转变为无效低位，以断开晶体管36、40、42。字线其中一个然后被驱动到有效高位，以接通与其耦合的存取晶体管16。接通的存取晶体管16然后将存储单元电容器18耦合到与存取晶体管16耦合的位线DL或DL*。来自电容器18的电压使得位线DL、DL*上的电压略微升高(如果电容器18在VCC)或者略微降低(如果电容器18接地)。
读出启动(SENSE ENABLE)线然后被驱动为一个相对较低的电压，例如接地或微小的负电压，以及动作(ACT)线被驱动为一个相对较高的电压，例如VCC或者略高于VCC的电压。例如，假设位线DL上的电压升高，NMOS晶体管58将接通，其在时间程度上大于NMOS晶体管56接通的数量，这是因为晶体管58的栅源电压将是较大的。因此，互补的位线DL*以比DL被推向零电压更大的程度被推向SENSE ENSBLE线上的低电压。以与NSENSE放大器50的操作类似的方式，当ACT线被驱动到高位时，PSENSE放大器52中PMOS晶体管60接通，其在程度上大于PMOS晶体管62接通的程度，这是因为晶体管60的栅源电压较大。因此，晶体管60更强地将位线DL驱动到VCC。此后，位线DL上的电压进一步增大，并且互补的位线DL*上的电压进一步降低，由此使得晶体管60更强地驱动位线DL以及使晶体管62越来越弱地驱动互补的位线，到相对较高的ACT电压。与此同时，位线DL上增加的电压和互补的位线DL*上降低的电压使得晶体管58更强地驱动互补的位线DL*，以及使得晶体管56越来越弱地驱动位线DL，到相对较低的SENSE ENABLE电压。在读出周期结束时，NSENSE放大器50已经驱动互补的位线DL*到相对低SENSE ENABLE电压，以及PSENSE放大器52已经驱动位线DL到相对高的ACT电压。列选择(COLUMN SELECT)信号然后变高，以接通输入/输入(“I/O”)晶体管70、72，由此将位线DL、DL*耦合到各自的互补I/O线76、78。使得从阵列10读取数据。
按照基本上与以上参考图1所示的折叠位线结构描述的相同的方式，图1所示的读出放大器30也可以用于从具有开放式位线结构的存储阵列(未示出)中读取数据位。
尽管图1中所示的读出放大器30在过去工作的很好，但是在电源电压VCC的大小连续降低并且晶体管阈值电压并不能快速继续降低时，其不能快速的读出数据位线DL、DL*之间的差分电压，快速的读出数据位线DL、DL*之间的差分电压是新的存储器设计的趋势。尽管读出放大器30仍然能够正确地读出位线DL、DL*之间的电压差分，但是读出放大器30这样做所需要的时间会增大到不可接受的程度。
因此需要一种即使对于具有相对小量级的电源电压也可以快速读出互补位线之间的电压差分的读出放大器。
发明内容
根据本发明的读出放大器和方法包括驱动第二读出放大器部分的第一读出放大器部分。在存储器读取操作期间，所述第一读出放大器部分只是在短时间段被初始地耦合到位线，使得电压差分被施加到第一读出放大器。此后，所述第一读出放大器部分与位线隔离，使得所述读出放大器可以响应所述差分电压，而不需要驱动相对较高位的电容数据线。因此，由第一读出放大器部分产生的差分电压可以以相对较快的速度增加。在所述第一读出放大器响应所述差分电压时，所述第一读出放大器驱动与位线耦合的第二读出放大器部分。因此，通过一个以比位线之间电压的增加速度更快的速度增加的电压，来驱动所述第二读出放大器部分。该读出放大器可以用于任何类型的使用互补的位线的存储设备，包括各种DRAM设备和静态随机存取存储器(“SRAM”)设备以及闪存设备。
图1是与传统的读出放大器耦合的传统的存储阵列之一部分的示意图；图2是根据本发明的一个实施例的读出放大器的示意图；图3是显示图2的读出放大器的实施例的流程图；图4是显示图2的读出放大器中出现的各种信号根据时间变化的波形图；图5是使用图2的读出放大器或者根据本发明的读出放大器的一些其它实施例的存储设备的方框图；以及图6是使用图5的存储设备的计算机系统的方框图。
具体实施例方式
图2显示了根据本发明的一个实施例的读出放大器100。读出放大器100包括内部读出放大器部分110和外部读出放大器部分120。除了其耦合在一对互补的读出线S、S*之间而不是互补的位线DL、DL*之间之外，内部读出放大器110具有与图1中所示读出放大器10相同的拓扑图。因而，内部读出放大器110包括一对交叉耦合的PMOS读出晶体管130、132，它们经由PMOS正电源晶体管136将对应的读出线S、S*耦合到电源电压VCC。晶体管136的导通状态是由一有效低位的早期(early)PSENSE*信号控制。同样，一对交叉耦合的NMOS读出晶体管140、142经由NMOS负电源晶体管146将读出线S、S*耦合到相对较低的电源电压，其优选地为负电压VBB。晶体管146的导通状态由一有效高位的早期NSENSE信号控制。
在操作时，当早期PSENSE*和早期NSENSE信号都有效时，第一读出放大器部分110按照上述对读出放大器10所描述的方式操作，以读出所述读出线S、S*之间的电压差分，以及然后将读出线S、S*驱动到相应的逻辑电平。
第一读出放大器部分110经由一对由有效高位连接“CON”信号控制的NMOS耦合晶体管150、152选择性地与第二读出放大器部分120隔离。第二读出放大器部分120与第一读出放大器部分110相似，包括一对PMOS读出晶体管154、156，它们经由PMOS正电源晶体管158耦合到VCC。晶体管158的导通状态是由有效低位的后期PSENSE*信号控制。按照类似的方式，一对NMOS读出晶体管160、162经由一NMOS负极电源晶体管164耦合到接地端。晶体管164的导通状态由以下描述的信号控制。
第二读出放大器120与第一读出放大器110的不同之处在于(1)被耦合在位线DL、DL*之间，而不是在读出线S、S*之间，以及(2)其读出晶体管154、156、160、162的栅极耦合到读出线S、S*，而不是位线DL、DL*。因此，读出晶体管154、156、160、162没有被交叉耦合。读出晶体管154、156、160、162的切换由读出线S、S*之间的电压差分控制，而不是像现有技术的读出放大器一样由位线DL、DL*之间的电压差分控制。因为由于读出线S、S*的低电容而使得读出线S、S*之间的电压比位线DL、DL*之间的电压变化的更快，所以读出晶体管154、156、160、162的切换速度比现有技术的读出晶体管(例如图1中显示的放大器10)更快。
用于控制耦合晶体管150、152导通状态的CON信号由“与非(NAND)”门170产生，NAND门170接收早期NSENSE信号和经由反相器172的有效高位的写(WRITE)信号的补信号(compliment)。如果早期NSENSE信号无效或者WRITE信号处于有效高位，则CON信号由此将处于有效高位，以将内部读出放大器部分110耦合到外部读出放大器部分120。经由反相器172耦合的WRITE信号也被施加到NAND门176，NAND门176也接收高位有效的后期(late)NSENSE信号。如果后期NSENSE信号是有效的以及WRITE信号处于无效低位，则NAND门176将输出一低电平，以经由反相器178接通负电源晶体管164。
参考图3的流程图和图4的波形图，再现将描述用于读取存储器存取的读出放大器100的操作。正如图4所示，WRITE信号初始为低电平，并且上述所有其它信号都是处于无效状态。因此，没有功率被施加到读出放大器部分110、120，以及CON信号为高电平，使得耦合晶体管150、152将读出放大器部分110、120相互连接，其在步骤180显示。在时间t0，存储单元电容器被耦合到位线DL(尽管其可选地可以耦合到互补位线DL*)，由此使得位线DL上的电压相对于互补的位线DL*上的电压略微增加，正如步骤184所示。位线DL、DL*之间的电压差分也耦合到读出线S、S*，因为耦合晶体管150、152仍然接通。
在t1，早期NSENSE和早期PSENSE*信号在步骤188转变为处于有效状态，由此将功率施加到内部读出放大器部分110。有效高位的早期NSENSE信号也使NAND门170将CON信号变到无效低位，其断开耦合晶体管150、152，以使内部读出放大器部分110与外部读出放大器120隔离。正如图4所示，内部读出放大器部分110响应读出线S、S*之间的电压差分比外部读出放大器120响应位线DL、DL*之间的电压差分更快，这是因为读出线S、S*的电容太低(S信号显示为实线，S*信号显示为虚线)。因此，施加到外部读出放大器部分120中的读出晶体管154、156、160、162的栅极的电压比传统的读出放大器中从位线DL、DL*施加到栅极端的电压转变的更快。
正如图4所示，在步骤190中，通过将后期NSENSE和PSENSE*信号转变为有效状态，功率随后在时间t2被施加到外部读出放大器部分120。读出晶体管154、156、160、162然后将位线DL、DL*驱动到与在步骤184中从存储单元电容器读取的数据位相对应的逻辑电平(DL信号显示为实线，以及DL*信号显示为虚线)。与传统的读出放大器所驱动的位线相比，位线DL、DL*上的电压以相对较快的速率进行转变，这是因为在位线DL、DL*上的电压明显改变之前，读出晶体管154、156、160、162的栅极上的电压已经为强烈地接通读出晶体管154、156、160、162的电压。反之，如果读出晶体管154、156、160、162都耦合到位线DL、DL*，则读出晶体管154、156、160、162不具有识别轻微电压差异所需要的驱动强度，或者它们将以与位线DL、DL*之间的差分电压增加速率相当的相对较低的速率进行切换。位线DL、DL*上的电压在时间t3达到与读取数据位相应的互补的逻辑电平，以在步骤194更新与位线DL耦合的存储单元电容器，由此完成读取存储器存取。
读出放大器100对于写入存储器存取的初始操作类似于上述对于读取存储器存取的操作，因为写入存储器存取总是作为读取存储区存取开始，并且直至当WRITE信号在存储设备接收到列地址和列地址选通信号时转变为高电平时，才转变为写入存储器存取。WRITE信号的转变使得所述写入存储器存取不同于读取存储器存取，因为NAND门170输出一高电平，以在早期NSENSE信号转变有效高位之后接通耦合晶体管150、152。因此，内部读出放大器110继续被耦合到外部读出晶体管120。此外，即使当后期NSENSE信号处于有效状态以使负极电源晶体管164持续断开，有效高位的WRITE信号也使NAND门输出一高电平。
通过将读出晶体管140、142耦合到负电压VBB而不是接地点电压，进一步增强了第一读出放大器部分110的高速操作。但是，可以通过传统的源，例如电荷泵(未示出)，很容易提供负电压VBB，这是因为只要驱动读出线S、S*。如果也需要驱动位线DL、DL*，则需要负电压VBB处实质上更多的电流。
图5是利用读出放大器100(图2)或本发明的一些其它实施例的传统的同步动态随机存取存储器(“SDRAM”)200。当然，读出放大器100和本发明的其它实施例也可以被用于其它DRAM设备以及其它存储设备，例如SRAM设备、闪存设备、等等。
SDRAM200的操作由命令解码器204响应于控制总线206上接收的高电平命令信号来控制。这些通常由存储器控制器(未显示)产生的高电平命令信号是时钟启动信号CKE*、时钟信号CLK、片选择信号CS*、写入启动信号WE*、行地址选通信号RAS*、列地址选通信号CAS*、以及数据屏蔽信号DQM，其中“*”表示信号为有效低位。命令解码器204响应于高电平命令信号生成一命令信号序列，以实现由所述高电平命令信号所指定的功能(例如，读取或写入)。这些命令信号和它们实现其各自功能的方式都是传统的。因此，为了简洁，将省略对这些命令信号的进一步描述。
SDRAM200包括地址寄存器212，其经由地址总线214接收行地址和列地址。地址总线214通常耦合到存储器控制器(图5中未显示)。地址寄存器212通常首先接收行地址并且将行地址用于行地址多路复用器218。根据形成行地址的一部分的存储体地址位的状态，行地址多路复用器218将行地址和与两个存储体220、222其中任意一个相关联的多个部件。与存储器体220、222相关联的是相应的行地址锁存器226和行解码器228，行地址锁存器226用于存储行地址的行地址锁存器226；行解码器228用于对行地址解码以及将相应的信号应用于阵列220或222的其中一个。行地址多路复用器218也将行地址耦合到行地址锁存器26，用于更新阵列220或222中的存储单元。更新计数器230生成行地址，用于更新，其中更新计数器230由更新控制器232控制。更新控制器232依次由命令解码器204控制。
在行地址已经被施加到地址寄存器212并且存储在行地址锁存器226的其中一个中之后，列地址被施加到地址寄存器212。地址寄存器212将列地址耦合到列地址锁存器240。根据SDRAM200的操作模式，列地址经由脉冲计数器242耦合到列地址缓冲器244，或者耦合到脉冲计数器242，其中脉冲计数器242在地址寄存器212开始列地址输出时将一列地址序列施加到列地址缓冲器244。在任何一种情况下，列地址缓冲器244将列地址施加到列解码器248。
从阵列220、222之其中一个读取的数据分别被耦合到用于阵列220、222其中之一的列电路250、252(例如，读出放大器、I/O门控、DQM&WPB屏蔽逻辑、块写入卷/字节屏蔽逻辑)。对于阵列220、222中的多个存储单元的每一列，列电路250、252包括平衡电路34(图1)和读出放大器100或者根据本发明之其他一些实施例的读出放大器。由读出放大器100产生的数据位然后被耦合到数据输出寄存器256。待写入阵列220、222其中之一的数据通过数据输入寄存器260从数据总线258耦合。写入数据都被耦合到列电路250、252，在此它们被分别传送到阵列220、222其中之一。屏蔽寄存器264响应数据屏蔽DM信号，以选择性的改变流入和流出列电路250、252的数据流，例如通过选择性地屏蔽将要从阵列220、222读取的数据。
图6显示了计算机系统300的一个实施例，其使用SDRAM200或者其它一些使用读出放大器100或本发明的其它一些实施例的存储设备。计算机系统300包括处理器302，用于执行各种计算功能，例如执行特定的软件来执行特定的计算或任务。处理器302包括一处理器总线304，其一般包括地址总线、控制总线、以及数据总线。另外，计算机系统300包括一个或多个耦合到处理器302的输入设备314，例如键盘和鼠标，以允许操作者与计算机系统300进行交互。通常，计算机系统300也包括一个或多个耦合到处理器302的输出设备316，这些输出设备通常是打印机或视频终端。一个或多个数据存储设备318通常也耦合到处理器302，以存储数据或者从外部存储器介质(未显示)检索数据。典型的存储设备318的例子包括硬盘和软盘、盒式磁带、以及各种光盘只读存储器(CD-ROM)。处理器302通常也经由存储器控制器330耦合到高速缓冲存储器326(通常是静态随机存取存储器(“SDRAM”))以及耦合到SDRAM200。存储器控制器330包括地址总线214(图5)，以将行地址和列地址耦合到SDRAM200。存储器控制器330也包括控制总线，用于将命令信号耦合到SDRAM200的控制总线206。SDRAM200的外部数据总线258直接或者经由存储器控制器330耦合到处理器302的数据总线。
根据以上所述，应当理解，尽管此处为了说明已经对本发明的特定实施例进行了说明，但是也可以作为各种变型，而没有背离本发明的精神和范围。因此，除所附权利要求之外，本发明并不受任何限制。
权利要求
1.一种读出放大器，包括第一读出放大器部分，包括；第一和第二互补的读出线；第一开关，耦合在所述第一读出线和第一电源节点之间，所述第一开关具有耦合到所述第二读出线的控制端；第二开关，耦合在所述第二读出线和所述第一电源节点之间，所述第二开关具有耦合到所述第一读出线的控制端；第三开关，耦合在所述第一读出线和第二电源节点之间，所述第三开关具有耦合到所述第二读出线的控制端；第四开关，耦合在所述第二读出线和所述第二电源节点之间，所述第四开关具有耦合到所述第一读出线的控制端；第二读出放大器部分，包括一对互补的位线；第一开关，耦合在第一位线和第三电源节点之间，所述第一开关具有耦合到所述第二读出线的控制端；第二开关，耦合在第二位线和所述第三电源节点之间，所述第二开关具有耦合到所述第一读出线的控制端；第三开关，耦合在所述第一位线和第四电源节点之间，所述第三开关具有耦合到所述第二读出线的控制端；第四开关，耦合在所述第二位线和所述第四电源节点之间，所述第四开关具有耦合到所述第一读出线的控制端；第六开关，耦合在所述第一读出线和所述第一位线之间，所述第六开关具有一控制端；以及第七开关，耦合在所述第二读出线和所述第二位线之间，所述第七开关具有一控制端。
2.根据权利要求1所述的读出放大器，其中，所述多个开关的每一个都包括各自的FET晶体管。
3.根据权利要求2所述的读出放大器，其中，所述多个开关的每一个都包括各自的MOSFET晶体管。
4.根据权利要求1所述的读出放大器，其中，所述第一电源电压和所述第三电源电压彼此相等。
5.根据权利要求4所述的读出放大器，其中，所述第一和第三电源电压包括正电压。
6.根据权利要求1所述的读出放大器，其中，所述第二电源电压和所述第四电源电压彼此不同。
7.根据权利要求6所述的读出放大器，其中，所述第二电源电压包括负电压，以及所述第四电源电压包括零伏。
8.根据权利要求1所述的读出放大器，还包括控制电路，耦合到所述第六和第七开关的控制端。
9.根据权利要求8所述的读出放大器，还包括第八开关，耦合在所述第四电源节点和电源端之间，所述第八开关具有一控制端，以及其中，所述控制电路进一步耦合到所述第八开关的所述控制端。
10.根据权利要求1所述的读出放大器，还包括第八开关，耦合在所述第一电源节点和第一电源端之间，所述第八开关具有一控制端；以及第九开关，耦合在所述第三电源节点和第二电源端之间，所述第九开关具有一控制端。
11.一种用于读出差分电压的放大器，包括第一读出放大器，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第二输出端，以及所述第二输入端耦合到所述第一输出端；第二读出放大器，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第一读出放大器的所述第二输出端，以及所述第二输入端耦合到所述第一读出放大器的所述第一输出端；耦合电路，用于将所述第一读出放大器的第一输出端耦合到所述第二读出放大器的第一输出端，并且将所述第一读出放大器的第二输出端耦合到所述第二读出放大器的第二输出端。
12.根据权利要求11所述的读出放大器，其中，所述耦合电路包括第一开关，将所述第一读出放大器的第一输出端耦合到所述第二读出放大器的第一输出端，所述第一开关具有一控制端；以及第二开关，将所述第一读出放大器的第二输出端耦合到所述第二读出放大器的第二输出端，所述第二开关具有一控制端。
13.根据权利要求12所述的读出放大器，其中，所述第一和第二开关包含各自的FET晶体管。
14.根据权利要求11所述的读出放大器，还包括第一开关，通过所述第一开关将第一电源电压耦合到所述第一读出放大器；第二开关，通过所述第二开关将第二电源电压耦合到所述第一读出放大器；第三开关，通过所述第三开关将第三电源电压耦合到所述第二读出放大器；以及第四开关，通过所述第四开关将第四电源电压耦合到所述第二读出放大器。
15.根据权利要求14所述的读出放大器，其中，所述第一、第二、第三和第四开关包含各自的FET晶体管。
16.根据权利要求14所述的读出放大器，其中，所述第一电源电压与所述第三电源电压相同，并且所述第二电源电压与所述第四电源电压不同。
17.根据权利要求16所述的读出放大器，其中，所述第一和第二电源电压是正电压，所述第二电源电压是负电压，并且所述第四电源电压为零伏。
18.一种读出放大器，包括第一读出放大器部分，包括第一和第二互补的读出线；第一p沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第一电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第一电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第二电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第二电压之间，并且其栅极耦合到所述第一读出线；第二读出放大器部分，包括一对互补的位线；第一p沟道读出晶体管，其源极和漏极耦合在第一位线和第三电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第三电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一位线和第四电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第四电压之间，并且其栅极耦合到所述第一读出线；第一耦合晶体管，其源极和漏极耦合在所述第一读出线和所述第一位线之间；以及第二耦合晶体管，其源极和漏极耦合在所述第二读出线和所述第二位线之间。
19.根据权利要求18所述的读出放大器，其中，所述第一电压和所述第三电压彼此相等。
20.根据权利要求19所述的读出放大器，其中，所述第一和第三电压包括正电压。
21.根据权利要求18所述的读出放大器，其中，所述第二电压和所述第四电压彼此不同。
22.根据权利要求21所述的读出放大器，其中，所述第二电压包括负电压，并且所述第四电压包括零伏。
23.根据权利要求18所述的读出放大器，还包括控制电路，耦合到所述第一耦合晶体管的栅极并且耦合到所述第二耦合晶体管的栅极。
24.根据权利要求18所述的读出放大器，其中，所述耦合晶体管包括各自的n沟道晶体管。
25.一种存储设备，包括行地址电路，可操作用于接收和解码施加到所述存储设备的外部地址端的行地址信号；列地址电路，可操作用于接收和解码施加到所述外部地址端的列地址信号；至少一个以行和列设置的存储单元阵列，所述存储单元的每一个都用于将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置；多个读出放大器，设置用于所述至少一个阵列中的存储单元的各个列，所述读出放大器的每一个都包括第一读出放大器部分，包括第一和第二互补的读出线；第一p沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第一电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第一电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第二电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第二电压之间，并且其栅极耦合到所述第一读出线；第二读出放大器部分，包括一对互补的位线；第一p沟道读出晶体管，其源极和漏极耦合在第一位线和第三电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在第二位线和所述第三电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一位线和第四电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第四电压之间，并且其栅极耦合到所述第一读出线；第一耦合晶体管，其源极和漏极耦合在所述第一读出线和所述第一位线之间；以及第二耦合晶体管，其源极和漏极耦合在所述第二读出线和所述第二位线之间；数据路径电路，用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间；以及命令解码器，用于解码施加到所述存储设备的各个外部命令端的多个命令信号，所述命令解码器产生与所述解码的命令信号相对应的控制信号。
26.根据权利要求25所述的存储设备，其中，所述第一电压和所述第三电压彼此相等。
27.根据权利要求26所述的存储设备，其中，所述第一和第三电压包括正电压。
28.根据权利要求25所述的存储设备，其中，所述第二电压和所述第四电压彼此不同。
29.根据权利要求28所述的存储设备，其中，所述第二电压包括负电压，并且所述第四电压包括零伏。
30.根据权利要求25所述的存储设备，还包括控制电路，耦合到所述第一耦合晶体管的栅极并且耦合到所述第二耦合晶体管的栅极。
31.根据权利要求30所述的读出放大器，其中，所述耦合晶体管包含各自的n沟道晶体管。
32.根据权利要求25所述的存储设备，其中，所述存储设备包括动态随机存取存储设备。
33.根据权利要求32所述的存储设备，其中，所述动态随机存取存储射设备包括同步动态随机存取存储设备。
34.一种存储设备，包括行地址电路，用于接收和解码施加到所述存储设备的外部地址端的行地址信号；列地址电路，用于接收和解码施加到所述外部地址端的列地址信号；至少一个以行和列设置的存储单元阵列，所述存储单元的每一个都将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置；多个读出放大器，设置用于所述至少一个阵列中的存储单元的各个列，所述读出放大器的每一个都包括第一读出放大器部分，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第二输出端，并且所述第二输入端耦合到所述第一输出端；第二读出放大器部分，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第一读出放大器部分的第二输出端，并且所述第二输入端耦合到所述第一读出放大器部分的第一输出端；以及耦合电路，用于将所述第一读出放大器部分的所述第一输出端耦合到所述第二读出放大器部分的所述第一输出端，并且将所述第一读出放大器部分的所述第二输出端耦合到所述第二读出放大器部分的所述第二输出端。数据路径电路，用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间；以及命令解码器，用于解码施加到所述存储设备的各个外部命令端的多个命令信号，所述命令解码器产生与所述解码的命令信号相对应的控制信号。
35.根据权利要求34所述的存储设备，其中，所述耦合电路包括第一开关，将所述第一读出放大器部分的第一输出端耦合到所述第二读出放大器部分的第一输出端，所述第一开关具有一控制端；以及第二开关，将所述第一读出放大器部分的第二输出端耦合到所述第二读出放大器部分的第二输出端，所述第二开关具有一控制端。
36.根据权利要求35所述的存储设备，其中，所述第一和第二开关包含各自的FET晶体管。
37.根据权利要求34所述的存储设备，还包括第一开关，通过所述第一开关将第一电源电压耦合到所述第一读出放大器部分；第二开关，通过所述第二开关将第二电源电压耦合到所述第一读出放大器部分；第三开关，通过所述第三开关将第三电源电压耦合到所述第二读出放大器部分；第四开关，通过所述第四开关将第四电源电压耦合到所述第二读出放大器部分。
38.根据权利要求37所述的存储设备，其中，所述第一、第二、第三和第四开关包含各自的FET晶体管。
39.根据权利要求37所述的存储设备，其中，所述第一电源电压与所述第三电源电压相同，并且所述第二电源电压与所述第四电源电压不同。
40.根据权利要求39所述的存储设备，其中，所述第一和第二电源电压是正电压，所述第三电源电压是负电压，并且所述第四电源电压为零伏。
41.根据权利要求34所述的存储设备，其中，所述存储设备包括动态随机存取存储设备。
42.根据权利要求41所述的存储设备，其中，所述动态随机存取存储设备包括同步动态随机存取存储设备。
43.一种计算机系统，包括具有处理器总线的处理器；输入设备，经由所述处理器总线耦合到所述处理器，以允许数据输入所述计算机系统；输出设备，经由所述处理器总线耦合到所述处理器，以允许数据从所述计算机系统输出；数据存储设备，经由所述处理器总线耦合到所述处理器，以允许从大容量存储设备中读取数据；存储器控制器，经由所述处理器总线耦合到所述处理器；以及存储设备，耦合到所述存储器控制器，所述存储设备包括行地址电路，可操作用于接收和解码施加到所述存储设备的外部地址端的行地址信号；列地址电路，可操作用于接收和解码施加到所述外部地址端的列地址信号；至少一个以行和列设置的存储单元阵列，所述存储单元的每一个都可操作用于将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置；多个读出放大器，设置用于所述至少一个阵列中的存储单元的各个列，所述多个读出放大器的每一个包括第一读出放大器部分，包括第一和第二互补的读出线；第一p沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第一电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第一电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第二电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第二电压之间，并且其栅极耦合到所述第一读出线；第二读出放大器部分，包括一对互补的位线；第一p沟道读出晶体管，其源极和漏极耦合在第一位线和第三电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第三电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一位线和第四电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第四电压之间，并且其栅极端耦合到所述第一读出线；第一耦合晶体管，其源极和漏极耦合在所述第一读出线和所述第一位线之间；以及第二耦合晶体管，其源极和漏极耦合在所述第二读出线和所述第二位线之间；数据路径电路，可操作用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间；以及命令解码器，可操作用于解码施加到所述存储设备的各个外部命令端的多个命令信号，所述命令解码器可操作用于产生与所述解码的命令信号相对应的控制信号。
44.根据权利要求43所述的计算机系统，其中，所述第一电压和所述第三电压彼此相等。
45.根据权利要求44所述的计算机系统，其中，所述第一和第三电压包括正电压。
46.根据权利要求43所述的计算机系统，其中，所述第二电压和所述第四电压彼此不同。
47.根据权利要求46所述的计算机系统，其中，所述第二电压包括负电压，并且所述第四电压包括零伏。
48.根据权利要求43所述的计算机系统，还包括控制电路，耦合到所述第一耦合晶体管的栅极并且耦合到所述第二耦合晶体管的栅极。
49.根据权利要求48所述的计算机系统，其中，所述耦合晶体管包含各自的n沟道晶体管。
50.根据权利要求43所述的计算机系统，其中，所述存储设备包括动态随机存取存储设备。
51.根据权利要求50所述的计算机系统，其中，所述动态随机存取存储设备包括同步动态随机存取存储设备。
52.一种计算机系统，包括具有处理器总线的处理器；输入设备，经由所述处理器总线耦合到所述处理器，以允许数据能输入所述计算机系统；输出设备，经由所述处理器总线耦合到所述处理器，以允许数据从所述计算机系统输出；数据存储设备，经由所述处理器总线耦合到所述处理器，以允许从大容量存储设备读取数据；存储器控制器，经由所述处理器总线耦合到所述处理器；以及存储设备，耦合到所述存储器控制器，所述存储设备包括行地址电路，可操作用于接收和解码施加到所述存储设备的外部地址端的行地址信号；列地址电路，可操作用于接收和解码施加到所述外部地址端的列地址信号；至少一个以行和列设置的存储单元阵列，所述存储单元的每一个都可操作用于将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置；多个读出放大器，设置用于所述至少一个阵列中的存储单元的各个列，所述多个读出放大器的每一个包括第一读出放大器部分，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第二输出端，并且所述第二输入端耦合到所述第一输出端；第二读出放大器部分，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第一读出放大器部分的第二输出端，并且所述第二输入端耦合到所述第一读出放大器部分的第一输出端；耦合电路，构成用于将所述第一读出放大器部分的所述第一输出端耦合到所述第二读出放大器部分的所述第一输出端，并且将所述第一读出放大器部分的所述第二输出端耦合到所述第二读出放大器部分的所述第二输出端。数据路径电路，可操作用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间；以及命令解码器，可操作用于解码施加到所述存储设备的各个外部命令端的多个命令信号，所述命令解码器可操作用于产生与所述解码的命令信号相对应的控制信号。
53.根据权利要求52所述的计算机系统，其中，所述耦合电路包括第一开关，将所述第一读出放大器部分的所述第一输出端耦合到所述第二读出放大器部分的所述第一输出端，所述第一开关具有一控制端；以及第二开关，将所述第一读出放大器部分的所述第二输出端耦合到所述第二读出放大器部分的所述第二输出端，所述第二开关具有一控制端。
54.根据权利要求53所述的计算机系统，其中，所述第一和第二开关包含各自的FET晶体管。
55.根据权利要求52所述的计算机系统，还包括第一开关，通过所述第一开关将第一电源电压耦合到所述第一读出放大器部分；第二开关，通过所述第二开关将第二电源电压耦合到所述第一读出放大器部分；第三开关，通过所述第三开关将第三电源电压耦合到所述第二读出放大器部分；以及第四开关，通过所述第四开关将第四电源电压耦合到所述第二读出放大器部分。
56.根据权利要求55所述的计算机系统，其中，所述第一、第二、第三和第四开关包含各自的FET晶体管。
57.根据权利要求55所述的计算机系统，其中，所述第一电源电压与所述第三电源电压相同，并且所述第二电源电压与所述第四电源电压不同。
58.根据权利要求57所述的计算机系统，其中，所述第一和第三电源电压是正电压，所述第二电源电压是负电压，以及所述第四电源电压为零伏。
59.根据权利要求52所述的计算机系统，其中，所述存储设备包括动态随机存取存储设备。
60.根据权利要求59所述的计算机系统，其中，所述动态随机存取存储设备包括同步动态随机存取存储设备。
61.一种读出一对互补的位线之间的差分电压的方法，包括设置具有一对互补的输入以及一对互补的输出的第一读出放大器，所述第一读出放大器的所述互补的输入和所述互补的输出相互交叉耦合；设置具有一对互补的输入以及一对互补的输出的第二读出放大器，所述第二读出放大器的所述互补的输入耦合到所述第一读出放大器的相应的互补的输出，并且所述第二读出放大器的所述互补的输出耦合到所述互补的位线中的相应一个；在初始读出周期期间，将所述第一读出放大器的互补的输出耦合到所述第二读出放大器的相应的互补的输出；以及在初始读出周期之后，将所述第一读出放大器的互补的输出与所述第二读出放大器的相应的互补的输出隔离。
62.根据权利要求61所述的方法，还包括在所述初始读出周期期间以及之后，将电源施加到所述第一读出放大器；以及在所述初始读出周期之后，将电源施加到所述第二读出放大器，但是在所述初始读出周期期间未向所述第二读出放大器施加电源。
63.根据权利要求62所述的方法，其中，将电源施加到所述第一读出放大器的步骤包括将正电源电压和负电源电压施加给所述第一读出放大器。
64.根据权利要求63所述的方法，其中，将电源施加到所述第二读出放大器的过程包括将正电源电压和接地电压施加给所述第二读出放大器。
65.一种读出一对互补的位线之间的差分电压的方法，包括设置具有一对互补的输入以及一对互补的输出的第一读出放大器；将所述差分电压耦合到所述第一读出放大器的所述互补的输入；允许所述第一读出放大器响应差分放大器；使用所述第一读出放大器驱动第二读出放大器的一对互补的输入，所述第二读出放大器具有一对互补的输出，所述第二读出放大器的一对互补的输出耦合到所述互补的位线中的相应一个。
66.根据权利要求65所述的方法，其中，将所述差分电压耦合到所述第一读出放大器的所述互补的输入的过程包括将所述互补的位线耦合到所述第一读出放大器的所述互补的输入中的相应一个。
67.根据权利要求66所述的方法，其中，将所述互补的位线耦合到所述第一读出放大器的所述互补的输入中的相应一个的过程包括在比所述第一读出放大器充分响应所述差分电压所需时间周期明显更短的初始读出周期，将所述位线耦合到所述第一读出放大器的所述互补的输入；以及在所述初始读出周期之后，将所述位线与所述第一读出放大器的所述互补的输入隔离。
68.根据权利要求65所述的方法，其中，使用所述第一读出放大器驱动所述第二读出放大器的一对互补的输入的过程包括将所述第一读出放大器的所述互补的输出耦合到所述第二读出放大器的所述互补的输入中的相应一个。
69.一种从存储单元读取数据位的方法，包括设置具有一对互补的输入以及一对互补的输出的第一读出放大器；设置具有一对互补的输入以及一对互补的输出的第二读出放大器，所述互补的输入耦合到所述第一读出放大器的相应的互补的输出，并且所述互补的输出耦合到相应的互补的位线；将存储单元耦合到所述互补的位线中的一个；在将所述存储单元耦合到所述互补的位线中的一个之后，在初始读出周期期间，将所述第一读出放大器的所述互补的输入耦合到所述位线中的相应一个；将所述第一读出放大器与所述位线隔离，并且将电源施加给所述第一读出放大器，以允许所述第一读出放大器响应由所述存储单元赋予所述互补的位线中的一个的电压；在将电源施加到所给所述第一读出放大器之后，将电源施加给所述第二读出放大器，以允许所述第二读出放大器将所述互补的位线驱动到与存储在所述存储单元中的电压相对应的逻辑电平；以及经由相应的输入/输出线耦合所述位线。
70.根据权利要求69所述的方法，其中，将电源施加给所述第一读出放大器的过程包括将正电源电压和负电源电压施加给所述第一读出放大器。
71.根据权利要求70所述的方法，其中，将电源施加给所述第二读出放大器的过程包括将正电源电压和地施加给所述第二读出放大器。
72.根据权利要求69所述的方法，其中，在初始读出周期期间将所述第一读出放大器的所述互补的输入耦合到所述位线中的相应一个的过程包括在将所述存储单元耦合到所述互补的位线中的一个之前以及之后，将所述第一读出放大器的互补的输入耦合到所述位线中的相应一个。
全文摘要
第一读出放大器具有耦合在一对互补的读出线之间的互补的输入和输出。每一个读出线经由耦合晶体管耦合到相应的互补的位线。耦合晶体管在初始读出周期被激活，以将来自所述位线的差分电压耦合到读出线。读出线然后与位线隔离，以允许第一读出放大器响应差分电压，而没有被位线的电容加载。读出线也耦合到第二读出放大器的互补的输出，第二读出放大器的互补的输出耦合到位线。通过将所述第二晶体管的输入耦合到所述读出线而不是位线，施加给第二读出晶体管的差分电压比位线之间的差分电压增加的快。
文档编号G11C8/00GK1759448SQ200480005177
公开日2006年4月12日 申请日期2004年2月25日 优先权日2003年2月25日
发明者唐纳德·M·摩根 申请人:米克伦技术公司