专利名称：多频同步时钟信号发生器的制作方法
技术领域：
本发明通常涉及集成电路，尤其涉及将施加于集成电路上的外部时钟信号与在该集成电路中产生的内部时钟信号同步，其中，该内部时钟信号是响应外部时钟信号而在集成电路中产生的。
背景技术：
在同步集成电路中，集成电路通过一个外部时钟信号进行时钟同步，并且在预定的时间执行操作，该预定时间与所应用的时钟信号的上升沿和下降沿相关。同步集成电路的例子包括同步存储器件，例如同步动态随机存取存储器(SDRAMs)，同步静态随机存取存储器(SSRAMs)，和分组存储器件，例如同步链接动态随机存取存储器(SLDRAMs)和Rambus动态随机存取存储器(RDRAMs)，以及包括其它类型的集成电路，例如微处理器。同步存储器件的外部信号的时序由外部时钟信号确定，并且存储器件的内部操作通常必须与外部操作同步。例如，置于存储器件指令总线上的指令与外部时钟信号同步，并且，存储器件必须在适当的时刻锁存这些指令以成功地捕获这些指令。为了锁存所施加的指令，就需要响应于外部时钟信号而产生一个内部时钟信号，该内部时钟信号通常被应用于存储器件所包含的锁存器中，从而把指令输入到锁存器中。该内部时钟信号必须与外部时钟同步，以保证内部时钟信号在适当的时刻时钟驱动锁存器，从而成功地捕获指令。在本说明书中，“外部”被用来指在存储器件外部的信号和操作，“内部”被用来指在存储器件中的信号和操作。而且，虽然当前描述旨在同步存储器件，但是这里所描述的原理可以同样应用于其它类型的同步集成电路。
生成内部时钟信号的存储器件的内部电路必然会引入一些延时，该延时会使得内部时钟信号相对于外部时钟信号出现相位偏移。只要该相位偏移最小，存储器件内部的时序就可以很容易地与外部时序同步。为了提高施加指令的速度及向存储器件输入和从存储器件输出数据的传输速度，需要增加外部时钟信号的频率，在现代同步存储器件中，所述频率超过100MHz。但是，当外部时钟信号的频率增加时，由内部电路产生的延时也变大了。这是正确的，因为当外部时钟信号的频率增加时，信号的周期减小了，所以即使内部电路产生非常小的延时也会引起内部和外部时钟信号之间明显的相位偏移。因而，当内部时钟信号时钟驱动锁存器时，施加于存储器件的指令可能不再有效。
为了使现代同步内存器件中的外部和内部时钟信号同步，本领域的技术人员应该明白有多种不同的方案已经被考虑和使用，包括延迟锁定回路(DLL)，锁相环(PLL)和同步镜像延迟(SMDs)。在这里中所使用的术语“同步”，包括一致的信号以及相对其它信号具有所期望的延迟的信号。
图1是传统延迟锁定回路100的功能框图，该延迟锁定回路100包括一个可变延迟线102，该可变延迟线102接收时钟缓冲信号CLKBUF，并且响应于该时钟缓冲信号而生成一个延迟时钟信号CLKDEL。该可变延迟线102响应于延迟调整信号DADJ，控制相对于CLKBUF信号的CLKDEL信号的可变延迟VD。反馈延迟线104响应于CLKDEL信号而生成一个反馈时钟信号CLKFB，该反馈时钟信号具有一个相对于CLKDEL信号的模型延迟D1+D2。模型延迟D1+D2的D1分量与输入缓冲器106引起的延迟相对应，该输入缓冲器106响应于外部时钟信号CLK而生成CLKBUF信号，而模型延迟的D2分量与输出缓冲器108引起的延迟相对应，该输出缓冲器108响应于CLKDEL信号而生成同步时钟信号CLKSYNC。虽然输入缓冲器106和输出缓冲器108被描述为单独的元件，但是每个都代表了所有的元件及延迟锁定回路100的输入和输出之间的相关延迟。因此，该输入缓冲器106代表了接收CLK信号的输入端和可变延迟线102的输入端之间的所有元件的延迟D1，而该输出缓冲器108代表了可变延迟线的输出端和产生CLKSYNC信号的输出端之间的所有元件的延迟D2。
该延迟锁定回路100还包括一个相位检测器110，用来接收CLKFB信号和CLKBUF信号，同时生成一个延迟控制信号DCONT，该延迟控制信号具有一个可以指示CLKBUF和CLKFB信号之间相位差的值。相位检测器的一个具体实施例在发明人曼宁(Manning)的美国专利No.5,946,244中有所描述，该专利被转让给了本专利申请的受让人，在此将其引入作为参考。延迟控制器112响应于来自相位检测器110的DCONT信号而生成DADJ信号，并且把DADJ信号施加到可变延迟线102中以调整可变延迟VD。相位检测器110和延迟控制器112组合操作，以根据CLKBUF和CLKFB信号之间检测到的相位来调整可变延迟线102的可变延迟VD。
在操作中，相位检测器110检测CLKBUF信号和CLKFB信号之间的相位差，相位检测器110和延迟控制器112组合操作，用来调整CLKDEL信号的可变延迟VD，直到CLKBUF信号和CLKFB信号之间的相位差几乎为零。更特别的是，当CLKDEL信号的可变延迟VD被调整时，来自反馈延迟线104的CLKFB信号的相位也相应地进行调整，直到CLKFB信号与CLKBUF信号的相位几乎相同。当延迟锁定回路100将可变延迟VD调整成为一个使得CLKBUF信号和CLKFB信号之间的相位偏移几乎为零的值时，该延迟锁定回路认定为被锁住。当延迟锁定回路100被锁住时，CLK信号和CLKSYNC信号同步。这是正确的，因为当CLKBUF信号和CLKFB信号之间的相位偏移几乎为零时(也就是，该延迟锁定回路100被锁住时)，可变延迟VD的值为如图1所示的NTCK-(D1+D2)，其中N为整数，TCK为CLK信号的周期。当VD等于NTCK-(D1+D2)时，CLK信号通过输入缓冲器106、可变延迟线102和输出缓冲器108的总延迟为D1+NTCK-(D1+D2)+D2，其等于NTCK。因此，CLKSYNC信号相对于CLK信号的延迟是NTCK，同时，由于该延迟是CLK信号的周期的整数倍，所以两个信号同步。参考回上面所讨论的同步存储器件，CLK信号对应于外部时钟信号，CLKDEL信号对应于内部时钟信号。
在延迟锁定回路100中，本领域的技术人员应该明白，可变延迟线102通常由一些串连的独立延迟级所形成，可以通过增加或者减少独立延迟级来调整可变延迟VD。该可变延迟线102必须能够提供与CLK信号相对应的最大可变延迟VD，该CLK信号在延迟锁定回路的设计操作频率范围内具有最低频率。这是正确的，因为可变延迟线102必须提供NTCK-(D1+D2)的可变延迟VD，并且当CLK信号的周期最大时，该可变延迟具有最大值，CLK信号周期最大发生在CLK信号的频率最低时。
如前所述，由于根据可变延迟线102得到的最大延迟，该延迟锁定回路100只能在有限的频率范围内工作。在很多存储器件的应用中，延迟锁定回路可以采用(accommodate)的最低频率是该延迟回路所位于的存储器件的最大工作频率的一半。例如，一个额定最大时钟频率为100MHZ的同步存储器件通常包括一个具有可变延迟线的延迟锁定回路，该延迟锁定回路可以采用低如50MHz的时钟频率。但是，在某些例子中，可能需要以低于最大工作频率的一半的频率来操作该存储器件，或者说在前述同步存储器件的情况中，以小于50MHz的时钟频率工作。
一个此种情形是出于功效的考虑。一般情况下，存储器件工作的时钟频率越高，功率消耗就越大。但是，在某些存储器件应用中，存储器件不需要以其最高工作频率来输出数据。因此，非常有利的是，以较低的时钟频率操作存储器件来利用可得到的任何功率节省。就最大功效而言，维持最低工作频率可以得到最大收益。例如，在计算机图形应用的情况下，当需要快速从存储器读取数据和向存储器写入数据时，需要高工作频率，比如在生成快速变化的计算机图形图像的像素信息时，需要进行大量计算。很多计算机视频游戏属于这种情况，其中，在由三维几何信息定义的世界空间中的运动需要被转换成二维图像来进行显示。以高频率从存储器中存取数据的能力对于创造流畅的运动十分重要，因此，存储器件应该可以在高频率下工作，以便于图形处理。但是，在某些情况下也需要以低工作频率来操作图形系统，例如，当图像变化相对较慢的时候，或者每次图像被刷新时，所显示的像素只有一小部分需要被更改的时候。屏幕保护就是这种情形的一个例子，其中图像保持相对静止直到被刷新，或者运动相对缓慢。在这些情况下，从存储器件读取数据的速度可以很慢，因此，以比期望高频率的情形下更低的频率来操作图形系统的存储器可以获得功率节省。
如前所述，存储器件提供数据的速度通常与输入时钟信号同步，该输入时钟信号一般是一个频率固定的时钟信号。但是，即使输入时钟信号的频率可以被调整为较低频率，传统延迟锁定回路可以采用的有限的时钟频率范围仍然是个问题。如前所述，最低频率通常为最高工作频率的一半，但在某些情况中可能会高于所需要的频率。在这种情况下，为了更加有效地管理功率的消耗，需要以比对于传统存储器件是可能的频率更低的频率来操作存储器件。
一种克服最大工作频率一半的限制的方法，是使用具有可变延迟级的延迟锁定回路，该可变延迟级有更宽的延迟范围。但是，在可变延迟线102中需要大量的级，且每级具有一个增加的延迟，使得在控制可变延迟的值时可以提供更好的分辨率。具有所期望的精细分辨率和可变延迟的宽延迟范围的一个结果是，它会导致延迟线包括大量的单独延迟级，这样会占据半导体衬底上相当大的空间，在该半导体衬底上形成延迟锁定回路和同步存储器件的其它元件。而且，如此大量的单独延迟级会导致延迟锁定回路消耗大量的功率，对于便携式电池供电器件中包含的同步存储器件的应用而言，这可能是特别不希望的。
发明内容
本发明的实施例旨在一种方法和装置，用于生成多个同步信号，该同步信号用于同步器件的操作，所述装置被放置于该器件之中，例如半导体存储器件。在本发明的一个方面中，基于多个相应的输入时钟信号，该装置生成多个同步信号，并且从所述多个同步信号中选择一个作为同步时钟信号提供。在本发明的另一个方面中，基于一个输入时钟信号，该装置生成多个内部时钟信号，并进一步根据多个内部时钟信号产生相应的多个同步信号，选择其中一个作为同步时钟信号提供。在本方面的另一个方面中，该装置接收一个输入时钟信号，生成与其同步的同步时钟信号，并且响应于同步时钟信号的周期数而生成同步脉冲。基于提供给该装置的选择信号，可以选定周期数n的值。
图1是传统延迟锁定回路的功能框图；图2是根据本发明的一个实施例，同步存储器件的功能框图，其中该同步内存器件包括一个延迟时钟发生器；图3是根据本发明一个实施例的延迟时钟发生器的功能框图；图4是在图3中的延迟时钟发生器的工作过程中生成的各种信号的信号时序图；图5是根据本发明的另外一个实施例的延迟时钟发生器的功能框图；图6是在图5中的延迟时钟发生器的工作期间生成的各种信号的信号时序图；图7是根据本发明的另外一个实施例的延迟时钟发生器的功能框图；图8是在图7中的延迟时钟发生器的工作期间生成的各种信号的信号时序图；图9是包括图2中的同步存储器件的计算机系统的功能框图。
发明详述本发明的实施例提供了一种同步电路，该同步电路可以提供一个输出时钟信号，该时钟信号具有用于同步器件操作的不同频率。在一些应用中，通过提供不同频率的同步时钟信号来使器件操作的时序满足器件本身的需求，此种灵活性可以被有利地用来减少功率消耗。下面提供的一些具体例子给了对本发明更深入的理解。但是，本领域的技术人员应该清楚，在没有这些详细的细节时，本发明也有可能被实施。在其它实例中，为了避免对本发明产生不必要的含混，本发明没有具体地示出已知的电路、控制信号和时序协议。
根据本发明的一个实施例，图2是存储器件200的功能框图，该存储器件200包括一个延迟时钟发生器250。图2中的该存储器件200是一个双数据速率(DDR)同步动态随机存取存储器(SDRAM)，但是这里所描述的原理适用于任何一种存储器件，该内存器件可能包括用于使内部和外部信号同步的电路，例如传统同步动态随机存取存储器(SDRAM)，以及分组存储器件，例如SLDRAMs和RDRAMs，并且也同样地适用于任何集成电路，该集成电路必须使内部和外部信号同步。
存储器件200包括一个控制逻辑和指令解码器234，该指令解码器通常从例如存储器控制器(没有示出)的外部电路，通过控制总线CONT接收多个指令和时钟信号。该控制信号包括一个片选信号CS*，一个写使能信号WE*，一个列地址选通信号CAS*和一个行地址选通RAS*。该时钟信号包括一个时钟使能信号CKE*以及第一时钟互补信号CLK1，CLK1*和第二时钟互补信号CLK2，CLK2*，其中“*”代表信号低电平有效。CLK1信号和CLK2信号具有不同的频率，优选地是，其中一个的时钟信号的频率低于另外一个时钟信号频率的一半。在下面将要进行的详细描述中，CLK1，CLK1*信号或者CLK2，CLK2*信号都可以用于存储器件200的同步操作，可以通过指令解码器234进行该时钟信号的选择。
指令信号CS*，WE*，CAS*，和RAS*被驱动到与特殊指令对应的值，例如读、写或者自动刷新指令。为了响应其中一个时钟信号，CLK1和CLK1*，或者CLK2和CLK2*，指令解码器234锁存一个应用指令并且对其进行解码，并且生成一系列时钟和控制信号来控制元件202-232执行应用指令的功能。该时钟使能信号CKE通过时钟信号启动指令解码器234的时钟。指令解码器234在时钟信号的上升沿锁存指令和地址信号(也就是，CLK1变成高电平，同时CLK1*变成低电平的交叉点，或者CLK2变成高电平，同时CLK2*变成低电平的交叉点)，同时响应于数据选通信号DQS的两个沿，输入寄存器230和数据驱动器224将数据分别传入和传出存储器件200。因此，由于DQS信号具有与所选择的时钟信号CLK1或者CLK2相同的频率，所以存储器交换发生的频率便是CLK1，CLK1*信号或者CLK2，CLK2*信号频率的两倍。因为数据字DQ从器件传入和传出的速率是传统SDRAM的两倍，所以存储器件200被认为是一个双数据速率器件，其中传统SDRAM传输数据的速率与所提供的时钟信号的频率相应。该控制逻辑和指令解码器234生成控制和时序信号的详细操作是常规的，因此，为了简洁起见，这里不做更详细的描述。
该存储器件200还包括一个地址寄存器202，该寄存器200通过地址总线ADDR接收行、列和存储体(bank)地址，其中这些地址通常由存储器控制器(没有示出)提供。该地址寄存器202接收一个行地址和一个存储体地址，并且分别应用于行地址复用器204和存储体控制逻辑电路206。该行地址复用器204将从地址寄存器202接收的行地址或者从更新计数器208接收的更新行地址，应用于多个行地址锁存和解码器210A-D。存储体控制逻辑206激活与从地址寄存器202接收的存储体地址或者从更新计数器208接收的更新存储体地址相对应的行地址锁存和解码器210A-D，并且，被激活的行地址锁存和解码器锁存所接收到的行地址并对其进行解码。为了响应被解码的行地址，被激活的行地址锁存和解码器210A-D将各种信号应用于相应的存储体212A-D，以便激活与被解码的行地址相应的一行存储单元。每个存储体212A-D包括一个具有多个存储单元的存储单元阵列，存储单元以行和列的形式排列，并且在激活行的存储单元中存储的数据会被存储于相应的存储体的读出放大器中。本领域的技术人员应该明白，行地址复用器204将来自更新计数器的更新行地址应用于解码器210A-D，同时，当响应于应用到存储器件200的自动或者自更新指令，存储器件200在自动更新或者自更新操作模式下工作时，存储体控制逻辑电路206使用来自更新计数器的更新存储体地址。
在行地址和存储体地址之后，列地址被提供给ADDR总线，并且，地址寄存器202将列地址应用于列地址计数和锁存器214，该列地址计数和锁存器214依次锁存列地址并且将所锁存的列地址应用于多个列解码器216A-D。存储体控制逻辑206激活与所接收到的存储体地址相应的列解码器216A-D，同时被激活的列解码器对所提供的列地址进行解码。根据存储器件200的工作模式，列地址计数和锁存器214直接将所锁存的列地址应用于解码器216A-D，或者从地址寄存器202提供的起始列地址开始，将一系列的列地址应用于解码器。为了响应来自计数和锁存器214的列地址，被激活的列解码器216A-D将解码和控制信号应用于I/O门控和数据掩码电路218，该I/O门控和数据掩码电路218，依次读取与被解码的所读取的存储体212A-D中的被激活的存储单元行上的列地址相对应的存储单元。
在数据读取操作中，通过I/O门控和数据掩码电路218将从寻址存储单元读入的数据耦合到读锁存器220。该I/O门控和数据掩码电路218为读锁存器220提供N位数据，然后读锁存器220将两个N/2位的字提供给复用器222。在图2的实施例中，电路218为读锁存器220提供64位数据，读锁存器220依次给复用器222提供两个32位的字。从而，一个数据驱动器224从复用器222接收N/2位的字，同时也从选通信号发生器226接收一个数据选通信号DQS，并且从延迟时钟发生器250接收一个延迟时钟信号CLKDEL。在下面将要进行的详细描述中，该延迟时钟发生器250可以提供不同频率的CLKDEL信号，使得存储器件200可以在多个频率下操作。如前所述，就功效而言，在不同频率下对存储器件200进行操作是有利的。在本实施例中，延迟时钟发生器250根据CLK1，CLK1*信号或者CL2，CLK2*信号中生成CLKDEL信号。因此，不象传统存储器件，存储器件200可以在最大工作频率下操作，也可以在小于最大工作频率的一半的时钟频率下操作。
在读取操作期间锁存来自存储器件200的数据时，例如存储控制器(没有示出)的外部电路使用该DQS信号。响应于延迟时钟信号CLKDEL，数据驱动器224相继输出所接收的N/2位的字，作为相应的数据字DQ，每个数据字在CLK信号上升沿或者下降沿同步输出，该CLK信号用于时钟驱动存储器件200。该数据驱动器224还输出数据选通信号DQS，该数据选通信号DQS的上升沿和下降沿分别与所选择的时钟信号的上升沿和下降沿同步。每个数据字DQ和数据选通信号DQS共同定义一个数据总线DATA。本领域的技术人员应该明白，从延迟时钟发生器250得到的CLKDEL信号是CLK1信号或者CLK2信号的一个延迟的版本，并且延迟时钟发生器250调整CLKDEL信号相对于所选择的时钟信号的延迟，以保证被放到DATA总线上的DQS信号和DQ字与该时钟信号同步。该DATA总线还包括掩码信号DM0-M，该掩码信号将在下面参考数据写操作进行详细描述。
在数据写操作中，例如存储控制器(没有示出)的外部电路向数据总线DATA提供N/2位的数据字DQ、选通信号DQS和相应的数据掩码信号DM0-X。一个数据接收机228接收每个DQ字和相关的DM0-X信号，同时将这些信号应用于输入寄存器230，该输入寄存器230由DQS信号时钟驱动。响应于DQS信号的上升沿，该输入寄存器230锁存第一个N/2位的DQ字和相关的DM0-X信号，并且响应于DQS信号的下降沿，该输入寄存器230锁存第二个N/2位的DQ字和相关的DM0-X信号。该输入寄存器230将两个被锁存的N/2位的DQ字作为一个N位的字提供给一个写FIFO和驱动器232，响应于DQS信号，所提供的DQ字和DMO-X信号被时钟输入到写FIFO和驱动器。响应于CLK1或者CLK2信号，该DQ字被从写FIFO和驱动器232时钟输出，并且，将其应用于I/O门控和数据掩码电路218。该I/O门控和数据掩码电路218将DQ字传送给受DM0-X信号控制的读取存储体212A-D中的寻址存储单元，该DM0-X信号可能被用于有选择地屏蔽被写入寻址存储单元的DQ字(也就是，在写数据中)中的位或者一组位。
应该明白的是，图2中的存储器件200通过例子示出，并且在不偏离本发明范围的情况下，还可以进行各种小的修改。
图3显示了根据本发明的一个实施例的延迟时钟发生器300，该延迟时钟发生器300可以代替图2中的延迟时钟发生器250。该延迟时钟发生器300包括多个DLL，其中包括接收第一个时钟信号CLK1的第一DLL310和接收第二个时钟信号CLK2的第二DLL320。DLL350代表第n个DLL，并且接收第n个时钟信号。该DLL310、320和350都是传统型的。该延迟时钟发生器300将会参考第一和第二DLL310、320进行描述，因为本领域的普通技术人员应该明白，这里所讨论的一些或全部原理可以应用于具有任何数目的DLL的一个延迟时钟发生器，并且保持在本发明的范围内。
该第一DLL310生成第一输出时钟信号CLKSYNC1，该第一输出时钟信号被提供给时钟选择电路330，并且该第二DLL320生成第二输出时钟信号CLKSYNC2，并且将该第二输出时钟信号提供给时钟选择电路330。基于选择信号SELECT，CLKSYNC1和CLKSYNC2信号中的一个被选择来作为CLKDEL信号提供给数据驱动器224(图2)，该SELECT信号由控制逻辑234提供给时钟选择电路330。本领域的普通技术人员应该明白，在不偏离本发明的范围的情况下，DLL310和320可以由其它已知的同步电路代替，例如锁相环和同步镜像延迟。
该延迟时钟发生器300的操作将会参考图4的信号时序图进行解释。在操作中，该延迟时钟发生器300可以提供基于CLK1信号或者CLK2信号的CLKDEL信号。如前所述，CLK1信号和CLK2信号具有不同的频率，在一个实施例中，其中一个时钟信号的频率小于另外一个时钟信号频率的一半。按照这种方式，该存储器件200(图2)可以按照两个不同的时钟频率进行操作，而这在传统存储器件中是不能采用的。例如，在传统设备中，输入时钟信号的典型频率范围在75MHZ和167MHZ之间。但是，本发明的实施例中，可以采用的时钟频率范围可以包括传统的范围75MHZ-167MHZ，同时还包括小于75MHZ的时钟信号。即使输入时钟频率增加到大于现在的典型时钟频率，也就是大于167MHZ，本发明的实施例也仍然可以采用小于75MHZ的时钟频率。
本领域的普通技术人员应该明白，提供给存储器件的输入时钟频率没有必要与应用于延迟时钟发生器的时钟信号频率相同。例如，在DDR存储器件的情况下，由延迟时钟发生器生成的同步信号的频率大约是输入时钟信号频率的两倍快。
如图4所示，CLK1信号的频率大约是CLK2信号频率的10倍。如前所述，传统的存储器件通常不能采用这种具有小于存储器件可以进行操作的最大时钟频率的一半频率的时钟信号。但是，因为延迟时钟发生器300包括第一DLL310和第二DLL320，所以存储器件200的操作可以与CLK1信号或者CLK2信号同步。参考图4，在时间T0，该存储器件200按照CLK1信号工作，也就是，在相对高的频率下工作。因为DLL310为激活状态，并且时钟选择电路330提供CLKSYNC1信号作为CLKDEL信号，所以存储器件200的数据交换都与CLK1信号同步。如前所述，当与存储器件200的数据交换频繁发生时，需要在高频下进行操作，例如当存储器件200参与大量的计算机图形数据的计算时。
相反，在时间T1，存储器件200用来与数据交换同步的时钟信号被转换成CLK2信号，该CLK2信号与CLK1信号相比具有相对低的频率。该DLL320被激活，并且指令解码器234(图2)生成一个SELECT信号，通知时钟选择电路320提供CLKSYNC2信号作为CLKDEL信号来同步与存储器件200之间的数据交换。本领域的技术人员应该明白SELECT信号的生成，为了简洁，这里将不再对此进行详细的描述。在本发明的一个实施例中，响应于接收到指令信号，指令解码器234生成SELECT信号，从而将时钟信号转换为第二时钟信号。在另一个实施例中，响应检测到应用于相应的时钟终端的被激活的时钟信号，指令解码器自动生成SELECT信号。在另一个实施例中，响应于存储器件200正在执行的操作类型，生成SELECT信号。生成该SELECT信号的各种情况可以被应用于这里所描述的本发明的所有实施例，同时，应该明白的是，生成SELECT信号的环境可以改变，而且仍然保持在本发明的广义范围内。
如前所述，CLK2信号的较低频率可以在这样的环境中使用不需要与存储器件200之间太频繁地进行数据交换，例如在只需要更新背景图像时的计算机图形成像中。因此，存储器件200以较低频率工作，从而减少了存储器交换的频率，存储器件200会消耗较少的平均功率。尽管在图4中没有示出，但是延迟时钟发生器300可以在将CLKSYNC1(也就是，CLK1)和CLKSYNC2(也就是，CLK2)作为CLKDEL信号提供之间来回进行转换，这样可以减少存储器件200的整体功率消耗。
应该明白的是，可以使第一和第二DLL310，320适合与传播CLK1和CLK2信号的电路相关的输入和输出延迟，以及CLK1和CLK2信号所期望的频率。即，为了使存储器件800的存储器交换和相应的时钟信号同步，DLL310和320将要适合时钟选择电路330所固有的附加传播延迟。另外，如前面参考传统DLL所述，由于相应的可变延迟线所提供的延迟时间量，DLL310和320会分别被限制在一定的频率范围内。因此，应该使每个DLL310和320的可变延迟线适合CLK1和CLK2信号的频率。
图5示出了根据本发明的另外一个实施例的延迟时钟发生器500，该延迟时钟发生器500可以替代存储器件200的延迟时钟发生器250(图2)。该延迟时钟发生器500包括一个时钟发生器504，该时钟发生器504可以生成多个时钟信号，包括从输入时钟信号CLK得到的第一时钟信号CLK1、第二时钟信号CLK2以及第n时钟信号CLKn。生成多个输出信号中的哪一个的选择是由选择信号SELECT完成的。本领域的普通技术人员应该明白，具有延迟时钟发生器500的存储器件200可以接收一个时钟信号而不是多个时钟信号CLK1和CLK2。因为存储器件200不需要多个时钟终端来进行操作，所以该延迟时钟发生器500具有延迟时钟发生器300所不具备的优势，在需要减少存储器件终端的情况下这值得关注。该时钟发生器504所生成的至少两个的时钟信号具有不同的时钟频率。在本实施例中，CLK1和CLK2具有不同的时钟频率，而在一个实施例中，一个时钟信号的频率小于另外一个时钟信号频率的一半。在参考延迟时钟发生器300(图3)的描述中，本发明的实施例可以涵盖所有可以采用的输入时钟频率的范围，例如75MHz-167MHz，并且还可以采用小于75MHz的输入时钟频率，即使可以采用的输入时钟频率增加至大于167MHz。
时钟发生器504生成的时钟信号被提供给相应的DLL。如图5所示，CLK1信号被提供给第一DLL510，CLK2信号被提供给第二DLL520，CLKn信号被提供给第n DLL550。对于具有如图3中所示的延迟时钟发生器300的实施例，DLL是传统型的。将会针对第一和第二DLL510、520对延迟时钟发生器500进行描述，因为本领域的普通技术人员应该明白，这里所讨论的一些或全部原理可以应用于具有任何数目的DLL的一个延迟时钟发生器，同时保持在本发明的范围内。
DLL510和520中的每个生成一个相应的CLKSYNC信号，该CLKSYNC信号被提供给时钟选择电路530。该时钟选择电路530基于SELECT信号依次提供CLKSYNC1信号或者CLKSYNC2信号作为CLKDEL信号，使存储器交换与存储器件200同步。如前所述，指令解码器234(图2)生成SELECT信号是传统方法，并且在技术领域已被公知。该延迟时钟发生器500可以用来提供CLKDEL，使得存储器件200能以两个不同频率进行操作，如前所述，在某些工作环境中为了减少平均功率消耗，这可能是需要的。
图6是一个CLKDEL信号的信号时序图，该CLKDEL信号由图5中的延迟时钟发生器500提供。在时间T0，时钟发生器504生成一个频率相对高的时钟信号。为了举出一个实例，假设CLK1信号具有相对高的频率。将CLK1信号提供给第一DLL510，然后DLL510生成CLKSYNC1信号，该CLKSYNC1信号将会作为CLKDEL使存储器件200与存储器交换同步。在时间T1，SELECT信号被转换来指示时钟发生器504生成CLK2信号，在本实例中，该CLK2信号具有相对低的频率，并且还指示时钟选择电路530将从DLL520输出的CLKSYNC2信号提供来作为CLKDEL。如图6所示，提供给存储器件200的CLK信号保持恒定频率，但是CLKDEL信号可以在不同的频率之间进行转换，以使得存储交换同步。
图7是根据本发明的另外一个实施例的延迟时钟发生器700，该延迟时钟发生器700可以替代延迟时钟发生器250(图2)。该延迟时钟发生器700包括DLL704，用来接收时钟信号CLK。如图5中的延迟时钟发生器500，只要求一个时钟信号CLK，因此避免了存储器件200接收两个不同时钟信号的需要。该DLL704生成一个输出信号CLKSYNC，该信号被提供给计数器电路710。然后，该计数器电路710生成一个CLKDEL信号，该信号被存储器件用来与存储交换进行同步。根据选择信号SELECT，计数器电路710可以在不同的时间间隔输出CLKDEL信号，从而有效地以不同的频率操作存储器件200。计数器电路710通过计算它所接收到的CLKSYNC脉冲的个数，并且在接收到特定数目的CLKSYNC的脉冲之后输出CLKDEL信号来完成上面所述过程。例如，该SELECT信号可以指示计数器电路710每16个CLKSYNC信号周期输出一个CLKDEL信号。因此，存储交换发生的频率就可以减少到CLKSYNC信号(也就是，CLK信号)频率的1/16。在另一个可替代的实施例中，计数器电路710被另一个可替代电路所取代，该电路能够生成小于CLKSYNC信号频率的CLKDEL信号。有很多已知的电路可以提供前面所描述的这种功能，例如，一个传统分频器电路可以取代计数器710来提供CLKDEL信号，该CLKDEL信号具有相对于CLKSYNC信号较低的频率。可以进行这些修改，并且可以保持在本发明的范围内。
图8是一个关于图7中的延迟时钟发生器700操作的各种信号的时序图。在时间T0，存储器件200以相对高的频率工作，该频率通常与CLK信号的频率相同。在这段时间内，由选择信号SELECT设置计数器电路710，通过输出具有与CLKSYNC信号一一对应关系的CLKDEL信号，生成具有与CLK信号相同频率的CLKDEL信号。因此，按照CLK信号的频率，存储器件200和存储交换将会同步。在时间T1，存储器件200接收指令信号，以将操作频率从CLK信号的频率转换为第二缩减频率。指令信号由指令解码器234(图1)接收，并且作为响应，生成SELECT信号，并且将该信号提供给计数器电路710，从而在CLKDEL脉冲生成之前，设置被计数的CLKSYNC脉冲的个数。因此，在时间T1后，存储器件200能够以缩减的频率进行操作，并且因此与存储交换同步。
应该明白的是，为了尽量避免使本发明模糊不清，忽略了一些细节的描述。但是，这里所提供的描述足够使那些本领域的普通技术人员实施本发明。例如，对于延迟时钟发生器300，应该使第一和第二DLL310，320适合与传播CLK1和CLK2信号的电路相关的输入和输出延迟，以及CLK1和CLK2信号所期望的频率。即，使DLL310和320适合时钟选择电路330所固有的附加传播延迟，从而使存储器件800的存储交换和相应的时钟信号同步。另外，如前面参考传统DLL所述，由于相应的可变延迟线所提供的延迟时间量，DLL310和320会分别被限制在一定的频率范围内。因此，应该使每个DLL310和320的可变延迟线适合CLK1和CLK2信号的频率。本领域的普通技术人员可以解决这些细节，因此，这里不再进行详细描述。
本领域的技术人员还应该明白，在不偏离本发明的范围的情况下，可以进行对前面所描述的实施例的多种改变。例如，尽管前面所描述的本发明的实施例提供了具有两个不同频率之一的CLKDEL信号，但是应该明白，本发明的其它实施例可以提供具有多个不同频率的同步信号。对于延迟时钟发生器300(图3)，应该可以向存储器件200提供另外的时钟信号，以及存储器件200也应该包括相应个数的DLL。时钟选择电路330还应该被修改来使得能从不止两个信号中进行选择。对于延迟时钟发生器500(图5)，时钟发生器504需要进行修改以便生成附加的时钟信号，同时对于各个附加的时钟信号，也需要包括相应个数的DLL。对于时钟延迟发生器300，时钟选择电路530也需要进行改进以使得能从更多的CLKSYNC信号中进行选择。前面所描述的改进都是在本领域技术人员所理解的范围内进行，并且使用传统电路可以进行这些改进。
其它的可供选择的实施例，用其它同步电路取代前面所描述的实施例中的DLL，这些同步电路提供和DLL相同的功能。例如，本领域已知的锁相环(PLL)和同步镜像延迟(SMDs)，可以取代DLL。应该明白的是，这些改进可以保持在本发明的范围内完成。
还应该明白的是，尽管已经针对存储器件应用，对本发明的实施例进行了描述，但是本发明的实施例可以应用于其中需要多个操作频率的任何器件中。另外，如前面所描述，本发明的实施例可以在不是同步存储器交换的存储器件应用中使用。
图9是计算机系统900的功能框图，该系统包括计算机电路902，计算机电路902包括图2的存储器件200。通常，计算机电路902通过地址、数据和控制总线与存储器件200连接，用来提供向存储器件写数据，并且从存储器件读数据。计算机电路902包括用于完成各种计算功能的电路，例如执行特定的软件来完成特定的计算或者任务。另外，计算机系统900还包括一个或者多个输入设备904，例如键盘或者鼠标，这些输入设备与计算机电路902连接，以使得操作者能够对计算机系统进行交互操作。通常，计算机系统还包括一个或者多个与计算机电路902连接的输出设备906，例如，输出设备通常包括打印机和视频终端。一个或者多个数据存储设备908也通常与计算机电路902连接，来存储数据或者从外部存储介质(没有示出)获得数据。典型的存储设备908的例子包括硬盘和软盘，盒式磁带，只读光盘(CD-ROMs)和可擦写光盘(CD-RW)，以及数字视盘(DVDs)。
从前述的描述应该明白，尽管这里以说明为目的描述了本发明的特定的实施例，但是在不偏离本发明的精神和范围的情况下可以对本发明进行各种修改。例如，上面所描述的很多元件可以利用数字电路或模拟电路，或者两者结合的电路来实现，并且在合适的情况下，可以通过在适当的处理电路上执行软件来实现。因此，除了附加权利要求外，本发明不受任何限制。
权利要求
1.一种用于生成输出同步时钟信号的同步时钟信号发生器，包括第一同步电路，用于生成第一同步时钟信号，该第一同步电路具有输入时钟信号终端，具有第一频率的第一时钟信号被应用于该输入时钟信号终端，并且，该第一同步电路还具有输出终端，具有该第一频率的该第一同步时钟信号被提供给该输出终端；第二同步电路，用于生成第二同步时钟信号，该第二同步电路具有输入时钟信号终端，具有第二频率的第二时钟信号被提供给该输入时钟信号终端，并且，该第二同步电路还具有输出终端，具有该第二频率的该第二同步时钟信号被提供给该输出终端；和选择电路，该选择电路具有第一和第二输入终端，该第一和第二输入终端与所述第一和第二时钟信号同步电路的输出终端连接，该选择电路还具有输出时钟信号终端，该输出时钟信号终端与第一或第二输入终端连接，以分别提供所述第一或第二同步时钟信号作为输出同步时钟信号，该选择电路还包括选择终端，用于接收一选择信号，基于该选择信号选择所述第一或第二同步时钟信号。
2.如权利要求1所述的同步时钟信号发生器，其中，所述第一时钟信号具有第一频率，该第一频率小于所述第二频率的一半。
3.如权利要求1所述的同步时钟信号发生器，其中，所述第一和第二同步电路是延迟锁定回路。
4.如权利要求1所述的同步时钟信号发生器，其中，所述第一和第二同步电路是同步镜像延迟.
5.一种用于生成输出同步时钟信号的同步时钟信号发生器，包括时钟发生器，其具有输入时钟信号终端，一输入时钟信号被提供给该输入时钟信号终端，并且该时钟发生器由此分别生成具有第一和第二频率的第一和第二时钟信号，该时钟发生器还具有第一和第二输出时钟信号终端，在所述第一和第二输出时钟信号终端上提供所述第一和第二时钟信号；第一同步电路，其具有输入时钟信号终端，该输入时钟信号终端与第一输出时钟信号终端连接，该第一同步电路还具有输出终端，第一同步时钟信号被提供给该输出终端，该第一同步电路根据所述第一时钟信号生成所述第一同步时钟信号；第二同步电路，其具有输入时钟信号终端，该输入时钟信号终端与第二输出时钟信号终端连接，该第二同步电路还具有输出终端，第二同步时钟信号被提供给该输出终端，该第二同步电路根据所述第二时钟信号生成所述第二同步时钟信号；和选择电路，该选择电路具有第一和第二输入终端，并且所述第一和第二输入终端与第一和第二时钟信号同步电路的输出终端连接，并且该选择电路还具有输出时钟信号终端，该输出时钟信号终端与第一或第二输入终端连接，以分别提供第一或第二同步时钟信号作为输出同步时钟信号，该选择电路还包括选择终端，用于接收一选择信号，基于该选择信号选择第一或第二同步时钟信号。
6.如权利要求5所述的同步时钟信号发生器，其中，所述第一和第二同步电路包括延迟锁定回路。
7.如权利要求5所述的同步时钟信号发生器，其中，所述第一和第二同步电路包括同步镜像延迟。
8.如权利要求5所述的同步时钟信号发生器，其中，所述时钟发生器生成第一时钟信号，该第一时钟信号具有与所述输入时钟信号频率相等的频率，并且该时钟发生器生成第二时钟信号，该第二时钟信号的频率小于该第一时钟信号频率的一半。
9.一种用于生成同步信号的同步时钟信号发生器，包括同步电路，该同步电路具有输入时钟终端，具有一个时钟频率的一输入时钟信号被提供给该输入时钟终端，该同步电路还具有输出时钟终端，一同步时钟信号被提供给该输出时钟终端，该同步电路根据该输入时钟信号生成该同步时钟信号；和脉冲发生器，该脉冲发生器具有与所述输出时钟终端连接的输入端、其上提供有所述同步信号的输出终端、和其上提供有选择信号的选择终端，该脉冲发生器基于该选择信号，根据所述同步时钟信号生成输出同步信号，所述输出同步信号具有一个脉冲重复频率。
10.如权利要求9所述的同步时钟信号发生器，其中，所述同步电路包括延迟锁定回路。
11.如权利要求9所述的同步时钟信号发生器，其中，所述同步电路包括同步镜像延迟.
12.如权利要求9所述的同步时钟信号发生器，其中，所述脉冲发生器生成具有第一脉冲重复频率的第一输出同步信号，并且还生成具有第二脉冲重复频率的第二输出同步信号，其中所述第二脉冲重复频率小于所述第一脉冲重复频率的一半。
13.如权利要求12所述的同步时钟信号发生器，其中，所述第一输出同步信号具有与所述输入时钟频率相同的频率和相位。
14.如权利要求9所述的同步时钟信号发生器，其中，所述脉冲发生器包括计数器电路，用于响应于计数n个周期的所述同步时钟信号，生成一个输出同步信号，其中n值是基于所述选择信号的。
15.如权利要求9所述的同步时钟信号发生器，其中，所述脉冲发生器包括分频器，用于生成输出同步信号，该输出同步信号的频率为所述同步时钟信号频率的(1/2n)，其中n的值是基于所述选择信号的。
16.一种存储器件，该存储器件具有控制终端，在该控制终端上应用指令信号，以请求执行存储操作，该存储器件包括存储单元阵列；第一输入时钟终端，具有第一时钟频率的第一时钟信号被提供给该第一输入时钟终端；第二输入时钟终端，具有第二时钟频率的第二时钟信号被提供给该第二输入时钟终端；第一时钟同步电路，该第一时钟同步电路与该第一输入时钟终端连接，用来接收第一时钟信号，并且基于该第一时钟信号生成第一同步时钟信号；第二时钟同步电路，该第二时钟同步电路与该第二输入时钟终端连接，用来接收第二时钟信号，并且基于该第二时钟信号生成第二同步时钟信号；和指令解码器，该指令解码器与所述第一和第二时钟同步电路连接，并且还与所述控制终端连接，用来响应于所述第一或第二内部时钟信号而接收指令信号，并且生成内部控制信号，以执行被请求的存储器操作，使得被请求的存储器操作的执行在第一模式时与所述第一同步信号同步，而在第二模式时与所述第二同步信号同步。
17.一种存储器件，包括地址总线；控制总线；数据总线；与该地址总线连接的地址解码器；与该数据总线连接的读/写电路；与该控制总线连接的控制电路；与该地址解码器、该控制电路和该读/写电路连接的存储单元阵列；和用于生成输出同步时钟信号的同步时钟信号发生器，包括第一同步电路，用于生成第一同步时钟信号，该第一同步电路具有输入时钟信号终端，用来接收具有第一频率的第一内部时钟信号，并且还具有输出终端，具有所述第一频率的所述第一同步时钟信号被提供给该输出终端；第二同步电路，用于生成第二同步时钟信号，该第二同步电路具有输入时钟信号终端，用来接收具有第二频率的第二内部时钟信号，并且还具有输出终端，具有所述第二频率的所述第二同步时钟信号被提供给该输出终端；和选择电路，该选择电路具有与所述第一和第二时钟信号同步电路的输出终端连接的第一和第二输入终端，该选择电路还具有输出时钟信号终端，所述第一或第二输入终端与该输出时钟信号终端连接，从而分别提供第一或第二同步时钟信号作为输出同步时钟信号，该选择电路还具有选择终端，用来接收一选择信号，基于该选择信号选择所述第一或第二同步时钟信号。
18.如权利要求17所述的存储器件，其中，所述存储器件的第一时钟信号具有第一频率，该第一频率小于所述第二频率的一半。
19.如权利要求17的存储器件，其中，所述存储器件的同步时钟信号发生器的所述第一和第二同步电路包括延迟锁定回路。
20.如权利要求17所述的存储器件，其中，所述存储器件的同步时钟信号发生器的所述第一和第二同步电路包括同步镜像延迟。
21.如权利要求17所述的存储器件，还包括输出数据驱动器，该输出数据驱动器与所述数据总线连接，并且还与所述同步时钟信号发生器连接，用来接收所述输出同步时钟信号，该输出数据驱动器基于所述输出同步时钟信号与来自所述存储器件的数据输出同步。
22.一种存储器件，包括外部时钟终端；地址总线；控制总线；数据总线；与所述地址总线连接的地址解码器；与所述数据总线连接的读/写电路；与所述控制总线连接的控制电路；与所述地址解码器、所述控制电路和所述读/写电路连接的存储单元阵列；和用于生成输出同步时钟信号的同步时钟信号发生器，包括时钟发生器，该时钟发生器具有与外部时钟终端连接的输入时钟信号终端，用来接收输入时钟信号，并且由此分别生成具有第一和第二频率的第一和第二时钟信号，该时钟发生器还具有第一和第二输出时钟信号终端，所述第一和第二时钟信号被提供给该第一和第二输出时钟信号终端；第一同步电路，该第一同步电路具有与第一输出时钟信号终端连接的输入时钟信号终端，该第一同步电路还具有输出终端，第一同步时钟信号被提供给该输出终端，第一同步电路根据所述第一时钟信号生成该第一同步时钟信号，并且具有第一频率；第二同步电路，该第二同步电路具有与第二输出时钟信号终端连接的输入时钟信号终端，该第二同步电路还具有输出终端，第二同步时钟信号被提供给该输出终端，第二同步电路根据所述第二时钟信号生成该第二同步时钟信号，并且具有第二频率；和选择电路，该选择电路具有与所述第一和第二时钟信号同步电路的输出终端连接的第一和第二输入终端，该选择电路还具有输出时钟信号终端，所述第一或第二输入终端与该输出时钟信号终端连接，从而分别提供第一或第二同步时钟信号作为输出同步时钟信号，该选择电路还具有选择终端，用来接收一个选择信号，基于该选择信号选择所述第一或第二同步时钟信号。
23.如权利要求22所述的存储器件，其中，所述存储器件的同步时钟信号发生器的所述第一和第二同步电路包括延迟锁定回路。
24.如权利要求22所述的存储器件，其中，所述存储器件的同步时钟信号发生器的所述第一和第二同步电路包括同步镜像延迟。
25.如权利要求22所述的存储器件，其中，所述存储器件的同步时钟信号发生器的时钟发生器生成第一时钟信号，该第一时钟信号具有与所述输入时钟信号频率相等的频率，并且该时钟发生器生成第二时钟信号，该第二时钟信号的频率小于所述第一时钟信号频率的一半。
26.如权利要求22所述的存储器件，还包括输出数据驱动器，该输出数据驱动器与所述数据总线连接，并且还与所述同步时钟信号发生器连接，用于接收所述输出同步时钟信号，该输出数据驱动器基于所述输出同步时钟信号与来自所述存储器件的数据输出同步。
27.一种存储器件，包括地址总线；控制总线；数据总线；与所述地址总线连接的地址解码器；与所述数据总线连接的读/写电路；与所述控制总线连接的控制电路；与所述地址解码器、所述控制电路和所述读/写电路连接的存储单元阵列；和用于生成输出同步时钟信号的同步时钟信号发生器，包括同步电路，该同步电路具有输入时钟终端，用来接收具有一个时钟频率的输入时钟信号，该同步电路还具有输出时钟终端，同步时钟信号被提供给该输出时钟终端，该同步电路根据该输入时钟信号生成所述同步时钟信号；和脉冲发生器，该脉冲发生器具有与所述输出时钟终端连接的输入端、其上提供有所述同步信号的输出终端、和其上提供有选择信号的选择终端，该脉冲发生器基于该选择信号，根据所述同步时钟信号生成输出同步信号，该输出同步信号具有一个脉冲重复频率。
28.如权利要求27所述的存储器件，其中，所述存储器件的同步时钟信号发生器的同步电路包括延迟锁定回路。
29.如权利要求27所述的存储器件，其中，所述存储器件的同步时钟信号发生器的同步电路包括同步镜像延迟。
30.如权利要求27所述的内存器件，其中，所述存储器件的同步时钟信号发生器的脉冲发生器生成具有第一脉冲重复频率的第一输出同步信号，并且还生成具有第二脉冲重复频率的第二输出同步信号，其中所述第二脉冲重复频率小于所述第一脉冲重复频率的一半。
31.如权利要求30所述的存储器件，其中，所述存储器件的第一输出同步信号具有与所述输入时钟频率相同的频率和相位。
32.如权利要求27所述的存储器件，其中，所述存储器件的同步时钟信号发生器的脉冲发生器包括计数器电路，用于响应于计数n个周期的所述同步时钟信号，生成输出同步信号，其中n值是基于所述选择信号的。
33.如权利要求27所述的存储器件，其中，所述存储器件的同步时钟信号发生器的脉冲发生器包括分频器，用于生成输出同步信号，该输出同步信号的频率为所述同步时钟信号频率的(1/2n)，其中n的值是基于所述选择信号的。
34.如权利要求27所述的存储器件，还包括输出数据驱动器，该输出数据驱动器与所述数据总线连接，并且还与所述同步时钟信号发生器连接，用于接收所述输出同步时钟信号，该输出数据驱动器基于该输出同步时钟信号与来自所述存储器件的数据输出同步。
35.一种用于生成同步时钟信号的方法，包括基于相应的多个输入时钟信号，生成多个同步信号，所述输入时钟信号中至少两个信号具有不同频率；以及从所述多个同步信号中选择一个信号作为所述同步时钟信号提供。
36.如权利要求35所述的方法，其中，每个输入时钟信号具有不同频率，以及所述生成多个同步信号包括产生各个同步信号，每个同步信号具有与相应输入时钟信号相同的频率，其中根据该相应的输入时钟信号产生该每个同步信号。
37.如权利要求35所述的方法，其中，所述同步时钟信号具有与所述输入时钟信号相同的频率和相位，其中根据所述输入时钟信号初始产生所述同步时钟信号。
38.如权利要求35所述的方法，其中，所述生成多个同步信号包括将每个输入时钟信号提供给相应的延迟锁定回路，每个延迟锁定回路提供相应的同步信号。
39.如权利要求35所述的方法，其中，所述生成多个同步信号包括将每个输入时钟信号提供给相应的同步镜像延迟，每个同步镜像延迟提供一个相应的同步信号。
40.如权利要求35所述的方法，其中，所述生成多个同步信号包括生成具有所述第一频率的第一同步信号和生成具有所述第二频率的第二同步信号，其中所述第二频率小于所述第一频率的一半。
41.一种用于生成同步时钟信号的方法，包括基于输入时钟信号，生成多个内部时钟信号，所述内部时钟信号中至少两个信号具有不同的频率；根据所述多个内部时钟信号生成相应的多个同步信号，所述多个同步信号中的每个都具有与相应的内部时钟信号相同的频率，其中根据该相应的内部时钟信号得到所述同步信号；并且从所述多个同步信号中选择一个信号作为所述同步时钟信号提供。
42.如权利要求41所述的方法，其中，所述生成多个同步信号包括将每个内部时钟信号提供给一个相应的延迟锁定回路，每个延迟锁定回路提供一个相应的同步信号。
43.如权利要求41所述的方法，其中，所述生成多个同步信号包括将每个内部时钟信号提供给一个相应的同步镜像延迟，每个同步镜像延迟提供一个相应的同步信号。
44.如权利要求41所述的方法，其中，所述生成多个同步信号包括生成具有第一频率的第一同步信号和生成具有第二频率的第二同步信号，其中所述第二频率小于所述第一频率的一半。
45.一种用于生成同步信号的方法，包括接收具有一个频率的输入时钟信号；生成同步时钟信号；和响应于n个周期的同步时钟信号生成一个同步脉冲，其中n值是基于选择信号进行选择的。
46.如权利要求45所述的方法，其中，所述生成同步时钟信号包括生成一个同步时钟信号，该同步时钟信号具有与所述输入时钟信号相同的频率。
47.如权利要求45所述的方法，其中，所述生成一个同步时钟信号包括将每个输入时钟信号提供给一个延迟锁定回路，该延迟锁定回路提供所述同步时钟信号。
48.如权利要求45所述的方法，所述生成一个同步时钟信号包括将所述输入时钟信号提供给一个同步镜像延迟，该同步镜像延迟提供所述同步时钟信号。
49.如权利要求45所述的方法，其中，响应于n个周期的同步时钟信号，生成一个同步脉冲包括生成具有第一脉冲重复频率的第一同步脉冲，并且还生成具有第二脉冲重复频率的第二同步脉冲，其中第二脉冲重复频率小于第一脉冲重复频率的一半。
全文摘要
一种装置(图2)和方法，用于生成多个同步信号，使放置装置的器件的操作同步，例如半导体存储器件。该装置基于相应的多个输入时钟信号(CLK)可以生成多个同步信号(CLKSYNC)，并且该装置选择同步信号中的一个作为同步时钟信号(CLKDEL)。或者，该装置基于输入时钟信号(CLK)可以生成多个内部时钟信号(CLK1，CLK2)，并且根据多个内部时钟信号生成相应的多个同步信号。同步信号中的一个通过装置被选择为同步时钟信号。或者，该装置可以接收时钟信号，从而生成一个同步时钟信号，并且响应同步时钟信号的周期数生成同步脉冲，其中基于提供给该装置的选择信号选定周期数。
文档编号G11C7/10GK1759449SQ200480006664
公开日2006年4月12日 申请日期2004年3月12日 优先权日2003年3月12日
发明者如·S·蔡 申请人:米克伦技术公司