专利名称：更新一存储模块的方法和电路的制作方法
技术领域：
本发明是有关于半导体装置，特别是半导体存储装置。
背景技术：
在动态随机存储器(DRAMs)这类存储器中，因为存储器内存储单元(memory cell)储存数据的时间有限，因此需要周期性的更新存储单元内的储存数据。这个理由是因为DRAMs是使用电容来作为存储器内的存储单元。由于电容在一定时间后会因为无法避免内部漏电流(quiescent current)而造成电容本身放电，所以储存在电容内的电荷必须定期的更新。存储单元保留数据的时间就是已知的数据保存时间，也就是所谓的更新周期。再充电的脉冲就是所谓的更新脉冲，是由模块内部或是由外部产生。在现代的DRAMs里，习惯上更新周期至少要能在64毫秒内执行4096次更新动作(更新速率4K/64ms)。
DRAMs的更新周期也就是个别更新脉冲的时间间隔，一定要根据存储单元中最短的数据保存时间来选择，此外也要考虑相关存储单元的数据保存时间，使存储单元能及时的被更新。已知关于DRAMs内的更新方法会造成有较长数据保存时间的存储单元会过早被更新。这会造成DRAMs和其它相关装置的电流消耗过大，实际上许多使用电池或蓄电池工作的计算机内部也有DRAMs，这样就会减少计算机的工作时间。在更新动作时，DRAMs内一般的读写动作是借由处理器内控制DRAMs的指令，像是wait指令来作中断，也因为如此存储单元所需的更新周期变短造成DRAMs效能降低。
图1为表示一已知DRAM的字线更新顺序的方块图。一个典型的DRAM为多条字线(列)和多条位元线(行)所组成的矩阵架构，而列和行的数目则指出DRAM存储器的大小。本例中，方块图100为一拥有1024条字线102(列)的存储器。本方块图100更进一步表示从字线0到最后一条字线1023上，在每一条字线102上的更新动作。一箭头104表示DRAM模块内循序更新该字线的方向。举例来说，图1中的一字线106正在被更新的状态。特别注意到每一条字线不管该存储单元是否需要更新动作，都会循序的被更新。
发明内容
本发明的设计即是希望改善存储器内更新的方法和电路，使其能达到较佳的电源消耗控制。
如上述所言，本发明提供一电路和方法，借由加入一更新控制模块(refresh control module)来改善存储器的效能。
本发明所述的更新一存储模块的方法，是在接收确定一将被更新的字线(word line)的一更新地址后，该更新地址(refreshaddress)被定位在该存储模块中一预定数量的存储区块(memoryblock)中被监控的该存储区块。该方法更进一步判断在该数据块被监控期间，该字线是否有存取动作。如果判断的结果该字线并没有被存取，则更新该字线；如果判断的结果该字线有存取动作，则略过该字线的更新动作。
本发明所述的更新一存储模块的方法，该方法更包括将该存储模块划分为一预定数目的区块，该区块数目为基于一存取地址中一可用位元的总数。
本发明所述的更新一存储模块的方法，判断该字线是否已经被存取的该步骤进一步包括监控每一条字线是否都已经被充电。
本发明所述的更新一存储模块的方法，监控每一条字线是否都已经被充电的该步骤进一步包含使用一状态旗标，该状态旗标为表示一字线是否已经被存取。
本发明所述的更新一存储模块的方法，当该字线是为了与更新地址比较而被存取时，该方法更进一步包含了储存一存取地址的动作。
本发明另提供一种用以更新一存储模块的电路，所述用以更新一存储模块的电路包括一位于该模块的存储区块，其用以接收辨识一被更新的字线的一更新地址，且将该更新地址定位在该存储模块中一预定号码的存储区块中的一个存储区块；且一更新评估模块，其用以判断在一时间周期内，位于该被监控的存储区块中的该字线是否已经被存取；如果在该时间周期内，该字线被判断出并没有被存取，则该字线被更新；如果在该时间周期内，该字线被判断出已经被存取，则略过该字线的该更新动作。
本发明所述的更新一存储模块的电路，该存储模块是基于该存储模块的该更新地址中可用位元的总数，将该存储模块划分为该预定数量的数据块。
本发明所述的更新一存储模块的电路，该更新评估模块进一步包含至少一个关于一字线的状态旗标，其用以监控该字线是否已经被存取。
本发明所述的更新一存储模块的电路，该电路进一步包含一储存模块，当一字线被存取时，用以储存一个或更多的存取地址。
本发明还提供一个用以更新一存储模块的方法，所述用以更新一存储模块的方法包含下列步骤将该存储模块划分为一个或更多个存储区块；在该存储模块的一个更新运算期间，循序的监控该存储区块，同时循序的监控该存储区块的该动作导致该更新动作在一被监控的存储区块中，接收用以辨识一字线的一更新地址；在该存储区块被监控时，判断该字线是否被存取；如果判断结果该字线没有被存取，更新该字线；如果判断结果该字线已经被存取，略过该字线的更新。
本发明所述的更新一存储模块的方法，该存储模块借由一第一位元数来识别被划分的多个存储区块，且每一存储区块内都有以一第二位元数来识别的多条字线，该第一位元数和该第二位元数组成了该存取地址。
本发明所述的更新一存储模块的方法，该判断该字线是否已经被存取的动作进一步包含判断该存取地址的字线是否在该被监控的存储区块内，该判断该字线是否已经被存取的动作是借由比较该更新地址的最高有效位元。
本发明所述的更新一存储模块的方法，该判断该字线是否已经被存取的步骤更进一步包含借由使用一状态旗标来监控每一条字线是否已经被存取。
本发明所述的更新一存储模块的方法，当该字线已经被存取且稍后将用以与该更新地址比较时，该方法进一步包含一储存一存取地址的步骤。
本发明所述更新一存储模块的方法和电路，可在更新动作中略过刚被存取过的字线，这样一来也大大的增加该存储装置的效能。
图1为一已知DRAM内字线更新方式的方块图；图2A为一根据本发明中一实施例的一更新控制模块；图2B为一根据本发明中一实施例的一更新控制模块的电路图；图3A为一根据本发明中一实施例的一增强型存储区块位置模块；
图3B为一根据本发明中一实施例的一旗标重设电路；图4为一根据本发明中一实施例的一旗标指示器电路；图5为一根据本发明中一实施例的一使用存储区块的字线更新顺序方块图。
具体实施例方式
本发明提供一借由使用一更新控制模块的电路和方法来减少存储单元更新动作的次数。虽然本发明以一DRAM装置内存储单元为例，说明本发明在更新存储单元的方法与电路，但并非将本发明限制在下列详述范围内。因为针对不同的存储装置都可以针对该存储装置作不同的变化和结构的改变，本发明可应用在任何需要更新该存储器来维持数据的存储器装置。
图2A为根据本发明的一更新控制模块200，该更新控制模块包含一更新评估模块(refresh evaluation module)202和一组旗标状态模块(flag status module)204。一增强更新型DRAM包含一更新控制模块200，该更新控制模块用以随时监控所有DRAM字线的一子集。在本实施例中总共有1024条DRAM字线。同样地，在本实施例中总共有16个监控窗口(monitoringwindow)或存储区块，每一个存储区块(或监控窗口)都包含64条字线(16×64＝1024)。因此该更新控制模块200循序的存取每一个虚拟监控窗口或存储区块(本例中即是区块0、1、2.....15)来监控每一监控窗口或存储区块内的64条字线。该更新评估模块202包含输入和输出，且该模块基本上为一比较器电路，在本例中每一监控窗口监控64条字线。该更新评估模块202评估每一窗口内的64条字线，从第0条到第63条然后再将重置为0继续评估下一个窗口。该更新评估模块202的每一条字线都有一状态旗标模块204，如图上所示的X。在本例中，该更新评估模块202内总共有64个状态旗标模块204来指出该64条字线的存取状态。该更新评估模块202利用一虚拟监控窗口取代该存储模块的一个子集，从1024条字线中选出一个小部分(64条字线)来更新，取代已知DRAM中循序地从第0条字线到第1023条字线的方法。DRAM中全部的字线都根据使用地址线A0-A9的一指标器来循序的更新。该更新地址指针器(或是MSB A6-A9)的最高有效位元(most significant bits，MSB)RA6-RA9是用来选择该16个窗口中的哪一个窗口。该更新地址指针器(refresh addresspointer)的最低有效位元(least significant bits，LSB)RA0-RA5是用来选择目前监控窗口中64条字线中的哪一条字线。该存储器利用该存取地址线A0-A9，在读出/写入(R/W)的存取周期内对每一条字线作读出/写入的动作。
因为该1024条字线被划分为16个存储区块，所以每个区块都包含64条字线(16×64＝1024)。该16个虚拟窗口或存储区块中的每一个虚拟窗口或存储区块中的该64条字线都可以在读出/写入的存取周期时借由存取地址线RA0-RA5存取，且在该更新周期时借由该更新地址A0-A5来作更新。这个虚拟监控窗口循序地在64条字线中从开始到结束移动(WL0到WL63)，循序的监控该16个监控窗口。
当该存储区块被监控期间的该更新周期内，该状态旗标模块204被使用来侦测该相关的字线是否已经借由一读出或写入动作被存取。当一条字线被要求一个读出或写入的指令时，该字线会被重新充电。当监控到该存储区块时，如果该字线没有被重新充电，该字线的状态旗标便会被设为0，这也就表示该字线需要被更新。当监控到该存储区块时，如果该字线已经被重新充电，该字线的状态旗标便会被设为1，这也就表示可以省略该字线的更新动作。
当该更新控制模块200发现一字线，其状态旗标被设为1时，该HIT信号便会表示一“hit”(高准位)信号。在本例中，因为每一个存储区块有64条字线，所以总共有64个位元的状态旗标。为了判断当中是否有一“hit”信号，该存取地址被储存在一简单的储存栓锁电路(如图4所示)中，且与该更新地址逐个位元的比较以保证该字线确时已经被存取。
如图3A所示的该输入信号“ENABLE”是由该启动更新评估电路模块300产生。该信号平常都保持在一低准位(low)状态，只有当目前存取字线WL的地址是由A6-A9所决定，且是位于由RA6-RA9决定的该目前虚拟窗口时，该信号才会转变呈高准位(high)状态。该RST_信号为一主动低准位(active low)信号，该信号被用来在每一存储区块更新周期结束时，将所有的状态重置为0。
图2B为根据本发明一实施例中，该更新控制模块200的电路方块图206。该更新控制模块包含206包含了该更新评估模块202和该组64个状态旗标模块204。该更新评估模块202包含了一存储区块208、一更新地址译码器210、一存取地址译码器212和一或门(OR gate)214。该存储区块208表示该虚拟存储区块的64条字线。该更新地址译码器210和该存取地址译码器212分别利用地址线RA0-RA5和A0-A5来译码/选择该需要被译码的字线RA0-RA5和该存取字线WL0-WL63。更新信号RWLi(i为0到63，RWL0到RWL63)和存取信息WLi(i为0到63，WL0到WL63)分别为其相对应的旗标电路模块204(flag0到flag63)的两个输入。当该WL存取信息，像是WL0被选择为存取时，该旗标电路模块204的flag0为高准位(high)(WL0＝1)。如果该更新列指标器为高准位(RWL0＝1)，这表示该虚拟窗口目前正在动作，接着产生该信号“hit0”(hit0＝1)。当该HIT信号为高准位，其相对应的窗口内的64条字线中任何一条字线已经被存取时，该或门214会产生一高准位或1的输出。该更新地址线RA0-RA9包含一指标器(译码器210中的一组栓锁器)，其用来指出要被更新的该字线的该地址。该指针器地址会在一根据系统时脉而决定的固定周期定期的更新数据。在本例中，假设该指标器会每隔100个系统时脉周期作一次更新，而总共有16个借由4个最高有效位元定义的16个存储区块或虚拟窗口，且每一存储区块内有64条字线。因此每一个窗口都会致能(open)6400个时脉周期(64WLs×100 clock cycles)。在该被致能的虚拟窗口中，任何一条字线因为读出或写入动作而被存取时，会使其相对应的状态旗标被设为1或高准位，且相应该字线的HIT信号(HIT0-HIT63)会让该字线略过更新动作并将更新地址往下一个字线地址移动。
图3A为该启动更新评估电路模块图300。该更新地址的该四个最高有效位元和该存取地址就是在本电路中作比较。借由在本电路中选择4个位元，就可以决定该存储模块被划分成16个虚拟窗口或存储区块。也可以选择其它数量的位元，这样就可以选择增加或减少存储区块的数量。相对地，留下来可供更新控制模块200使用的位元数也会分别的减少或增加了。该电路只有当位于该目前被监控的存储区块中的该字线被存取时才会产生一ENABLE信号。该更新地址指针器(RA0-RA9)会循序的从WL0到WL1023计数，因此表示16个存储区块的RA6到RA9地址也会被循序的计数。当该存取地址(A0-A9)中的该4个最高有效位元(A6-A9)与该更新地址指针器(RA0-RA9)中的该4个最高有效位元(RA6-RA9)相同时，位于目前被监控的存储区块上的该字线正被存取。该用在RA6和A6的异或非门(XNOR)302，其用以比较每一输入的状态，且当两个输入并非全为高准位或全为低准位时，产生一高准位的输出。同样的动作也发生在RA7-A7、RA8-A8和RA9-A9。因此当RA6-RA9的所有位元与A6-A9的所有位元相同时，该4个互斥或非门302的输出全为高准位。这也使得该与门304的输出ENABLE提升成高准位，这表示该存取地址WL位于该目前被监控的存储区块中。这个状态会致能该存取地址译码器212(图2B中)，选择适当的WL，产生该信号WLi(i为0到63)来设定其对应的状态旗标为高准位。这个电路图如图4所示。
图3B为该旗标重设电路306。RA0-RA5为表示该更新地址指针器(RA0-RA9)的最低有效位元。该更新地址指针器会循序的从WL0到WL1023计数。该16个存储区块或虚拟窗口的每一个中，RA0-RA5会从字线0到字线63循序计数。该RST_线会保持在高准位状态直到RA0到RA5都为1(高准位)，这表示这是该窗口的最后一条字线。该与非门308当所有输入都为高准位时，输出信号RST_变成低准位，这表示要开始监控下一个存储区块。该RST_线变成低准位时，接着重设所有的状态旗标。当该RA0到RA5的输入从新从WL0开始计数时，该RST_线又会重新回到高准位。
图4为该旗标状态模块204，其包含该旗标指示器电路400。该主动低准位信号RST_致能晶体管402，且将一高准位输入反相器406的输入，使其输出为低准位。该反相器406的低准位输出造成该反相器408的输出栓锁住该反相器406的逻辑状态，且重设该状态旗标flagi(i为0到63)为低准位状态。该与门408输出信号“hiti”仍然保持在一低准位状态，直到两个与门输入(flagi和RWLi)为高准位。
当该存取地址WL是位于目前被监控的存储区块时，在电路300产生的该ENABLE信号提升为高准位。该高准位ENABLE信号产生一高准位WLi(i为0到63)信号，该信号被送到如206所示的个别的旗标模块204。该高准位WLi信号被应用到电路400中致能晶体管404。这使得该反相器406输入一低准位且输出一高准位，并借由反相器408来栓锁住这个状态。反相器406上的高准位输出使得旗标信号flagi为高准位，这表示该相对应的WL上有一存取动作发生。当该WL的一更新指令RWLi被产生(RWLi为高准位)，且对该WL的该旗标信号亦为高准位时，该与门410输出信号亦为高准位。该高准位信号hiti被输入到该或门214(图2B中)，该或门产生该HIT信号，该HIT信号用以表示在该更新周期时略过该WL的更新动作。
图5则是透过一存储模块500表示根据本发明的一个实施例的一个更新动作。本例中，该存储模块500有1024条字线502(ROWs)。该存储模块被划分为16个存储区块，每个存储区块内有64条字线。
这个方块图同时也表示了该字线502从字线0到字线1023上更新动作的顺序。该字线区块504、506和508分别表示存储区块1、2和16，且每一存储区块都有64条字线。
一箭头510表示该存储模块内该16个窗口的每一窗口内字线循序更新的方向。当一HIT信号由该更新控制模块产生时，表示该被选择的字线已经借由一读出或写入该字线的动作而被存取过，该更新动作便略过该字线的更新。
随着DRAM数据保存时间越长，在更新周期内发现该字线刚被存取过的机率也越大，因此本发明可增加该DRAM的效能。因为当一个更新动作被处理时，该存储装置会暂停读写动作直到该更新动作结束。借由使用上述的方法和电路，便可在更新动作中略过刚被存取过的字线，这样一来也大大的增加该存储装置的效能。因此，上述的该增强存储器更新的DRAM装置也因为效能的增加而允许额外的读写周期。如此一来，目前掌上型电子装置如膝上型计算机(laptops)，个人数字助理(PDA)等，其效能关键像是额外的读写周期、更快的存储器存取效能和更少的待机电源消耗都可以因为本发明而获得更好的效能。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下102字线104字线更新顺序106正在被更新的字线200更新控制模块202更新评估模块204旗标状态模块206更新控制模块电路208存储区块210更新地址译码器212存取地址译码器300启动更新评估电路模块306旗标重置电路400旗标指示器电路500存储模块502字线504存储区块1506存储区块2508存储区块16 510字线更新顺序
权利要求
1.一个更新一存储模块的方法，所述更新一存储模块的方法包括下列步骤接收一要被更新的字线的一更新地址；确认该更新地址的位置是位于存储模块中的一被监控的存储区块；当该存储区块被监控时，判断该字线是否已经被存取；以及如果该字线目前没有被存取，则更新该字线；如果该字线已被存取，则略过该字线的更新动作。
2.根据权利要求1所述的更新一存储模块的方法，其特征在于该方法更包括将该存储模块划分为一预定数目的区块，该区块数目为基于一存取地址中一可用位元的总数。
3.根据权利要求1所述的更新一存储模块的方法，其特征在于判断该字线是否已经被存取的该步骤进一步包括监控每一条字线是否都已经被充电。
4.根据权利要求3所述的更新一存储模块的方法，其特征在于监控每一条字线是否都已经被充电的该步骤进一步包含使用一状态旗标，该状态旗标为表示一字线是否已经被存取。
5.根据权利要求1所述的更新一存储模块的方法，其特征在于当该字线是为了与更新地址比较而被存取时，该方法更进一步包含了储存一存取地址的动作。
6.一种更新一存储模块的电路，所述更新一存储模块的电路包括一位于该模块的存储区块，其用以接收辨识一被更新的字线的一更新地址，且将该更新地址定位在该存储模块中一预定号码的存储区块中的一个存储区块；且一更新评估模块，其用以判断在一时间周期内，位于该被监控的存储区块中的该字线是否已经被存取；如果在该时间周期内，该字线被判断出并没有被存取，则该字线被更新；如果在该时间周期内，该字线被判断出已经被存取，则略过该字线的该更新动作。
7.根据权利要求6所述的更新一存储模块的电路，其特征在于该存储模块是基于该存储模块的该更新地址中可用位元的总数，将该存储模块划分为该预定数量的数据块。
8.根据权利要求6所述的更新一存储模块的电路，其特征在于该更新评估模块进一步包含至少一个关于一字线的状态旗标，其用以监控该字线是否已经被存取。
9.根据权利要求6所述的更新一存储模块的电路，其特征在于该电路进一步包含一储存模块，当一字线被存取时，用以储存一个或更多的存取地址。
10.一个更新一存储模块的方法，所述更新一存储模块的方法包含下列步骤将该存储模块划分为一个或更多个存储区块；在该存储模块的一个更新运算期间，循序的监控该存储区块，同时循序的监控该存储区块的该动作导致该更新动作在一被监控的存储区块中，接收用以辨识一字线的一更新地址在该存储区块被监控时，判断该字线是否被存取；如果判断结果该字线没有被存取，更新该字线；如果判断结果该字线已经被存取，略过该字线的更新。
11.根据权利要求10所述的更新一存储模块的方法，其特征在于该存储模块借由一第一位元数来识别被划分的多个存储区块，且每一存储区块内都有以一第二位元数来识别的多条字线，该第一位元数和该第二位元数组成了该存取地址。
12.根据权利要求11所述的更新一存储模块的方法，其特征在于该判断该字线是否已经被存取的动作进一步包含判断该存取地址的字线是否在该被监控的存储区块内，该判断该字线是否已经被存取的动作是借由比较该更新地址的最高有效位元。
13.根据权利要求10所述的更新一存储模块的方法，其特征在于该判断该字线是否已经被存取的步骤更进一步包含借由使用一状态旗标来监控每一条字线是否已经被存取。
14.根据权利要求10所述的更新一存储模块的方法，其特征在于当该字线已经被存取且稍后将用以与该更新地址比较时，该方法进一步包含一储存一存取地址的步骤。
全文摘要
本发明涉及一种更新一存储模块的方法和电路。在接收确定一将被更新的字线的一更新地址后，该更新地址是位于该存储模块中一预定数量的存储区块中被监控的该存储区块。该方法更进一步判断当该存储区块被监控期间，该字线是否有存取动作。如果判断结果该字线在监控期间并没有存取的动作，该字线将被更新。如果判断结果该字线在监控期间有存取动作，则略过该字线的更新。本发明所述更新一存储模块的方法和电路，可在更新动作中略过刚被存取过的字线，这样一来也大大的增加该存储装置的效能。
文档编号G11C8/00GK1702767SQ20051007214
公开日2005年11月30日 申请日期2005年5月25日 优先权日2004年5月26日
发明者邹宗成 申请人:台湾积体电路制造股份有限公司