专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及半导体集成电路，特别涉及用来防止晶体管的关断漏电流(off-leak current)引起的工作错误的电路技术。
背景技术：
作为现有的半导体集成电路之一，静态随机存储器(SRAM staticrandom access memory)一向为人所熟知。SRAM具有的多数的存储单元，分别由例如第1及第2存取晶体管(N沟道MOS晶体管)、第1及第2驱动晶体管(N沟道MOS晶体管)、以及第1及第2负载晶体管(P沟道MOS晶体管)所构成。第1驱动晶体管的漏极通过第1存取晶体管和位线组的任意一个连接，第2驱动晶体管的漏极通过第2存取晶体管和另外一个位线连接。各个位线，在读出/写入周期前，被预充电到预定电压。
近几年，随着半导体工艺的细微化，晶体管的门限电压(thresholdvoltage)下降。结果，在SRAM中存取晶体管的关断漏电流的影响变得显著起来。属于同列的多个存储单元的各个存取晶体管的关断漏电流的总和(位线漏电流)，变成等于在同列中读出时被选择的单一存储单元中的驱动晶体管中所流过的导通电流(驱动电流)时，将变得无法确保位线组之间所要的电位差，结果甚至可能造成存储器读出时产生故障。并且，存取晶体管的关断漏电流还依存单元数据、温度等产生变动。
为了解决这个课题，根据某个现有技术，在位线组的预充电期间对各位线检测漏电流的大小，在读出/写入周期，将与被检测的位线漏电流同样大小的补偿电流注入到各位线(参照非专利文献1)。
非专利文献1K.Agawa et al.，″A Bit-Line LeakageCompensation Scheme for Low-Voltage SRAM′s″，IEEE 2000Symposium on VLSI Circuits，Digest of Technical Papers，pp.70-71发明内容然而，在所述现有技术中的一个课题是，由于对位线注入补偿电流造成功耗增加。
本发明的目的在于在具有2个信号布线和各个漏极连接到任意一个信号布线的多个晶体管的半导体集成电路，在不增加功耗的情况下缓和晶体管的关断漏电流的影响。
为了达成所述目的，本发明中在晶体管的实际工作前事先调整预充电电压来执行漏电流补偿。
具体来说，本发明涉及的半导体集成电路采用的构造如下其包括第1信号布线和第2信号布线，各个漏极与所述第1信号布线连接的多个晶体管，对所述第1信号布线和第2信号布线预充电到第1电压的预充电电路，这个预充电完成后因所述多个晶体管的关断漏电流使得所述第1信号布线的电压变化为第2电压时在所述多个晶体管的任意一个实际工作前将所述第2信号布线的电压调整成所述第2电压的电压调整器，以及在所述多个晶体管的任意一个实际工作时放大所述第1信号布线和第2信号布线之间的电位差的差动放大电路。
根据此，对应因漏电流造成的所述第1信号布线的电压变化来调整所述第2信号布线的预充电电压，因此即使晶体管的关断漏电流随着温度而变动时也能达成漏电流补偿。
根据本发明，能够在晶体管的实际工作前通过预先调整预充电电压来进行漏电流补偿，因此能够在不增加功率的情况下缓和各晶体管的关断漏电流的影响。
图1是示出本发明第1实施例涉及的半导体集成电路的构造电路图。
图2是图1的电压输入输出电路的输入输出特性图。
图3是示出图1的半导体集成电路中的信号波形例的时序图。
图4是本发明第2实施例的半导体集成电路的构造电路图。
图5是图4的电压输入输出电路的输入输出特性图。
图6是图4的半导体集成电路中的信号波形例的时序图。
图7是图4的半导体集成电路的变形例的电路图。
图8是图7的半导体集成电路中的信号波形例的时序图。
图9是示出图4的半导体集成电路的其他变形例的电路图。
图10是示出图9的半导体集成电路的信号波形例的时序图。
图11是示出图4的半导体集成电路的其他进一步的变形例的电路图。
图12是示出图11的半导体集成电路的信号波形例的时序图。
图13是示出本发明第3实施例涉及的半导体集成电路的构造电路图。
图14是示出图13的半导体集成电路的信号波形例的时序图。
具体实施例方式
以下，参照
本发明涉及的半导体集成电路的一个实施例的半导体存储器。再者，除了一部分，省略关于数据写入的电路说明。
(第1个实施例)图1示出本发明涉及的第1实施例的半导体集成电路的构造。这里，多数的三态缓冲器连接到共同的信号布线、即总线。
图1的半导体集成电路具有多数的存储宏块(memory macro)，但是，为了简化附图，只示出其中的2个存储宏块101、102。第1存储宏块101通过第1三态缓冲器111、第2存储宏块102通过第2三态缓冲器112、连接到共同的总线121。VDD是电源电压，VSS是接地电压。
在第1三态缓冲器111中，11为P沟道MOS驱动晶体管，12是N沟道MOS驱动晶体管，13及16为倒相电路，14是P沟道MOS开关晶体管，15是N沟道MOS开关晶体管。N沟道MOS驱动晶体管12的栅极被供给第1输出启动信号OE1的信号，P沟道MOS驱动晶体管11的栅极被供给该第1输出启动信号OE1反转信号。并且，在开关晶体管14、15的栅极，分别被供给来自第1存储宏块的第1数据信号DA的反转信号。P沟道MOS驱动晶体管11的漏极通过P沟道MOS开关晶体管14、N沟道MOS驱动晶体管12漏极通过N沟道MOS开关晶体管15连接到总线121。并且，P沟道MOS驱动晶体管11的源极连接到电源电压VDD，N沟道MOS驱动晶体管12的源极连接到接地电压VSS上。因此，在第1输出启动信号OE1为低电平时，第1三态缓冲器111的输出显示高阻抗状态；在第1输出启动信号OE1为高电平时，若第1数据信号DA为高电平(DA＝1)，则第1三态缓冲器111通过P沟道MOS驱动晶体管11将总线121驱动到高电平，若第1数据信号DA为低电平(DA＝0)，第1三态缓冲器111通过N沟道MOS驱动晶体管12将总线121驱动成低电平。
包含第2三态缓冲器112的其他所有的三态缓冲器也具有和第1三态缓冲器111相同的内部构造。图1中的OE2是第2输出启动信号，DB是第2存储宏块102所供给的第2数据信号。
122是虚设总线。虚设总线122具有和总线121大体上相等的布线电容。但是哪一个三态缓冲器都不和虚设总线122连接。
图1的半导体集成电路还包括预充电电路130、传感放大器140、电压输入输出电路(VIO)150、电压转送开关160、以及输出缓冲器170。图1中的VBUS是总线121的电压，VDBUS是虚设总线122的电压。
预充电电路130具有以下作用当预充电信号PCG为低电平时，将总线121和虚设总线122预充电到电源电压VDD和接地电压VSS的正好中间的电压(VDD/2)。进一步地，预充电电路130在构造上、当开关控制信号VSW是高电平时只对总线121预充电到中间电压VDD/2。
电压输入输出电路150，具有接收输入电压VIN、且输出与该接收的电压相等的电压VOUT的功能，若干低于电源电压VDD的偏压设定电压Vset被供给到该电压输入输出电路150。
电压转送开关160，在开关控制信号VSW是低电平时，向电压输入输出电路150供给总线121的电压VBUS作为输入电压VIN后，当开关控制信号VSW成为高电平时，向虚设总线122供给该电压输入输出电路150的输出电压VOUT。
传感放大器140是差动放大电路，当传感放大启动信号SAE为高电平时，以放大总线121和虚设总线122之间电位差的方式，使高电压驱动到电源电压VDD、使低电压驱动到接地电压VSS。
输出缓冲器170是输出电路，将传感放大器140放大了的总线121的电压VBUS输出作为数据输出信号DOUT。
图2示出图1中的电压输入输出电路150的输入输出特性。如图2中的实线所示，在输入电压VIN为中间电压VDD/2左右时，获得线性(linear)输入输出特性。
图3示出图1中半导体集成电路中的信号波形例子。在图3中，R1是第1读出周期，R2是第2读出周期。这里，分别在第1读出周期R1中从第1存储宏块101读出“0”的数据(DA＝0)，在第2读出周期R2中从第2存储宏块102读出“1”的数据(DB＝1)。同时，在三态缓冲器111、112中，P沟道MOS驱动晶体管11的关断漏电流虽然小，但是N沟道MOS驱动晶体管12的关断漏电流为大。
首先，说明第1读出周期R1。期间T1～T3是准备期间，期间T4及T5是实际读出的期间。
期间T1，将三态缓冲器111、112的输出启动信号OE1、OE2保持在低电平、并且使开关控制信号VSW保持在低电平的状态下，使预充电信号PCG为低电平。这时，预充电电路130，将已充电到电源电压VDD的总线121、和被放电到接地电压VSS的虚设总线122，预充电到中间电压VDD/2。
在期间T2，通过使预充电信号PCG恢复到高电平，使预充电电路130停止工作。预充电停止后，三态缓冲器111、112中的N沟道MOS驱动晶体管12的关断漏电流使得总线121的电压VBUS逐渐下降。在这期间，电压转送开关160，向电压输入输出电路150持续供给总线121的电压VBUS作为输入电压VIN。另一方面，虚设总线122的电压VDBUS几乎不变动。
在期间T3，使开关控制信号VSW为高电平。回应此，电压转送开关160，从电压输入输出电路150的输入切换为输出，向虚设总线122供给电压输入输出电路150的输出电压VOUT。另一方面，预充电电路130获得开关控制信号VSW的反转信号，在总线121及虚设总线122中，只对总线121预充电到中间电压VDD/2。结果，在期间T2的最后的总线121的电压VBUS和虚设总线122的电压VDBUS的关系，在期间T3最后呈现反转。换言之，虚设总线122的预充电电压被调整为反映出成为高阻抗输出状态的三态缓冲器111、112中的N沟道MOS驱动晶体管12的关断漏电流的总和。
在期间T4中，通过使开关控制信号VSW恢复到低电平，将电压转送开关160切换为电压输入输出电路150的输入，同时使预充电电路130停止工作。与此同时，通过使第1输出启动信号OE1为高电平，按照第1存储宏块101的数据信号DA使第1三态缓冲器111输出工作被激活。如同前述“DA＝0”，第1三态缓冲器111中的N沟道MOS开关晶体管15导通。因为回应高电平的输出启动信号OE1，第1三态缓冲器111中的N沟道MOS驱动晶体管12也导通，该第1三态缓冲器111成为低电平的输出工作。因此，总线121的电压VBUS，为该第1三态缓冲器111中的N沟道MOS驱动晶体管12所驱动而下降到低电平。这时，包含第2三态缓冲器112的其他所有的三态缓冲器中的N沟道MOS驱动晶体管12的关断漏电流促成了总线121的电压VBUS迅速下降。因此，在期间T4的最后，总线121的电压VBUS变成低于虚设总线122的电压VDBUS，并且总线121和虚设总线122之间的电位差超过传感放大器140工作时所需要的大小。
在期间T5，通过使传感放大启动信号SAE为高电平，启动传感放大器140。根据此，总线121的电压VBUS被放大到接地电压VSS、虚设总线122的电压VDBUS被放大到电源电压VDD。并且，这个期间T5获得的总线121的电压VBUS通过输出缓冲器170成为数据输出信号DOUT(＝0)。
在第2读出周期R2的期间T1～T3中的动作与第1读出周期R1相同。在期间T3的最后，虚设总线122的电压VDBUS变得低于总线121的电压VBUS。
第2读出周期R2的期间T4，通过使第2输出启动信号OE2为高电平，回应第2存储宏块102的数据信号DB，使第2三态缓冲器112输出工作被激活。如同前述“DB＝1”，第2三态缓冲器112中的P沟道MOS开关晶体管14导通。通过高电平的输出启动信号OE2，第2三态缓冲器112中的P沟道MOS驱动晶体管11也导通，因此该第2三态缓冲器112成为高电平的输出工作。因此，总线121的电压VBUS，通过P沟道MOS驱动晶体管11被驱动上升到接近高电平。这时，在期间T3中事先降低虚设总线122的电压VDBUS，因此三态缓冲器111、112中的N沟道MOS驱动晶体管12的关断漏电流的总和，即使变得等于第2三态缓冲器112中的P沟道MOS驱动晶体管11的导通电流(驱动电流)，也保证了在下一个期间T5的开始时刻总线121和虚设总线122之间所要的电位差将会被产生。
在下一个期间T5中，通过使传感放大启动信号SAE为高电平，启动传感放大器140。根据此，总线121的电压VBUS被放大到电源电压VDD，虚设总线122的电压VDBUS被放大到接地电压VSS。并且，在期间T5所获得的总线121的电压VBUS，通过输出缓冲器170成为数据输出信号DOUT(＝1)。
并且，将从根据开关控制信号VSW的下降解除再一次预充电到启动传感放大器140的时间(期间T4)长度，设定如下为佳即等于在虚设总线122的电压调整前、三态缓冲器111、112中的N沟道MOS驱动晶体管12的关断漏电流所造成的总线121的电压变化能被容许的时间(期间T2)长度。
(第2个实施例)图4示出本发明涉及的第2实施例的半导体集成电路的构造。图4的半导体集成电路具有SRAM存储单元阵列200，其具有当m及n为1以上整数时，有m+1行和n+1列。但是，为了简化附图，只示出分别持有所述6个晶体管构造的4个存储单元201、202、203、204。第1及第2存储单元201、202连接到列0的互补位线组BIT0、NBIT0，第3及第4存储单元203、204连接到列n的互补位线组BITn、NBITn。同时，第1及第3存储单元201、203被连接到行0的字线WL0，第2及第4存储单元202、204被连接到行m的字线WLm。VDD是电源电压，VSS是接地电压。并且，以下说明按照需要，将互补位线组BIT0、NBIT0的其中一个(BIT0)称为正转位线，另一个(NBIT0)称为反转位线。
图4中的BUS及NBUS是被多个列共用的互补总线组。以下说明中按照需要，将互补总线组BUS、NBUS的其中一个(BUS)称为正转总线，另一个(NBUS)称为反转总线。
在第1存储单元201中，1是第1P沟道MOS负载晶体管，2是第1N沟道MOS驱动晶体管，3是第2P沟道MOS负载晶体管，4是第2N沟道MOS驱动晶体管，5是第1N沟道MOS存取晶体管，6是第2N沟道MOS存取晶体管。第1N沟道MOS驱动晶体管2的漏极通过第1N沟道MOS存取晶体管5连接到正转位线BIT0，第2N沟道MOS驱动晶体管4漏极通过第2N沟道MOS存取晶体管6连接到反转位线NBIT0。第1及第2N沟道MOS存取晶体管5、6的各自的栅极连接到行0的字线WL0。因此，在字线WL0为低电平时，第1存储单元201，对互补位线组BIT0、NBIT0显示高阻抗状态，在字线WL0为高电平时，若单元数据为“0”，则第1存储单元201通过第1N沟道MOS驱动晶体管2驱动正转位线BIT0成低电平，若单元数据为“1”，则第1存储单元201通过第2N沟道MOS驱动晶体管4驱动反转位线NBIT0成低电平。
包含第2、第3及第4存储单元202、203、204的所有其他的存储单元也具有与第1存储单元201相同的内部构造。
图4所示预充电电路210，第1电压转送开关221和第2电压转送开关222，第1电压输入输出电路(VIO)231及第2电压输入输出电路(VIO)232，以及列开关241，该列开关241属于列0。
当预充电信号PCG为低电平时，预充电电路210以与电源电压VDD相同的电压预充电互补位线组BIT0、NBIT0。
第1电压输入输出电路231和第2电压输入输出电路232，具有与图1的电压输入输出电路150相同的电路构造。但是，图4中第1及第2电压输入输出电路231、232，被供给高于VDD的电源电压(VDD2图未示)，被供给若干低于该电源电压的电压作为偏压设定电压。
第1电压转送开关221具有以下作用当开关控制信号VSW为低电平时向第1电压输入输出电路231供给正转位线BIT0的电压作为输入电压后，当开关控制信号VSW变为高电平时，向正转位线BIT0供给第2电压输入输出电路232的输出电压。
第2电压转送开关222具有以下作用当开关控制信号VSW为低电平时、向第2电压输入输出电路232供给反转位线NBIT0的电压作为输入电压后，当开关控制信号VSW为高电平时，向反转位线NBIT0供给第1电压输入输出电路231的输出电压。
列开关241，当列0的列选择信号CA0为高电平时，使正转位线BIT0连接到正转总线BUS，使反转位线NBIT0连接到反转总线NBUS。
在列n也同样设有预充电电路211，第1及第2电压转送开关223、224，第1及第2电压输入输出电路233、234，以及列开关242。CAn，是列n的列选择信号。
图4的半导体集成电路还具备传感放大器250、和输出缓冲器260。传感放大器250是被多个列共用的差动放大电路，当传感放大启动信号SAE为高电平时，放大互补总线组BUS、NBUS之间的电位差，使高电压驱动到电源电压VDD，使低电压驱动到接地电压VSS。输出缓冲器260，将输出传感放大器250所放大了的正转总线BUS的电压作为数据输出信号DOUT。
图5示出图4中第1～第4电压输入输出电路231～234的各个输入输出特性。如图5中实线所示，在输入电压VIN若干低于电源电压VDD的情况时，获得线性输入输出特性。
图6示出图4半导体集成电路中的信号波形例子。在图6中，R1是第1读出周期，R2是第2读出周期。这里，在第1读出周期R1中，从第1存储单元201读出数据“0”，在第2读出周期R2中，从第2存储单元202读出数据“1”。并且，在属于列0的存储单元201、202中，位于正转位线BIT0侧的第1N沟道MOS存取晶体管5的关断漏电流，大于位于反转位线NBIT0侧的第2N沟道MOS存取晶体管6的关断漏电流。
首先，说明第1读出周期R1。期间T1～T3是准备期间，期间T4及T5是实际读出期间。
在期间T1中，使属于列0的存储单元201、202的字线WL0、WLm保持在低电平且使开关控制信号VSW保持在低电平的状态下，使预充电信号PCG为低电平。这时，预充电电路210，对被充电到电源电压VDD的正转位线BIT0、和被放电到接地电压VSS的反转位线NBIT0，预充电到电源电压VDD。
在期间T2中，通过使预充电信号PCG恢复到高电平，使预充电电路210停止工作。预充电停止后，属于列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流，使得正转位线BIT0的电压逐渐下降。属于列0的存储单元201、202中的第2N沟道MOS存取晶体管6的关断漏电流，也使得反转位线NBIT0的电压逐渐下降。但是，因为第1N沟道MOS存取晶体管5的关断漏电流大于第2N沟道MOS存取晶体管6的关断漏电流，因此正转位线BIT0的电压下降量变得大于反转位线NBIT0的电压下降量。在这期间，第1电压转送开关221，向第1电压输入输出电路231持续供给正转位线BIT0的电压作为输入电压，第2电压转送开关222向第2电压输入输出电路232持续供给反转位线NBIT0的电压作为输入电压。
在期间T3，使开关控制信号VSW为高电平。回应此，第1电压转送开关221向正转位线BIT0供给第2电压输入输出电路232的输出电压，第2电压转送开关222向反转位线NBIT0供给第1电压输入输出电路231的输出电压。结果，在期间T2最后的互补位线组BIT0、NBIT0各个电压的关系，在期间T3的最后逆转。换言之，在互补位线组BIT0、NBIT0之间进行了电压交换。并且，在期间T3中，使列0的列选择信号CA0为高电平并使其他所有的列选择信号CAn为低电平，以选择该周期读出对象的第1存储单元201所属的列0。根据此，只有列0的互补位线组BIT0、NBIT0被连接到互补总线组BUS、NBUS。
在期间T4，通过使开关控制信号VSW恢复到低电平，将第1及第2电压转送开关221、222切换到第1及第2电压输入输出电路231、232的输入。通过此，解除了第1及第2电压输入输出电路231、232对互补位线组BIT0、NBIT0的驱动。与此同时，通过使行0的字线WL0为高电平，使第1存储单元201做出对应单元数据“0”的激活的输出工作。换言之，第1存储单元201中的第1N沟道MOS驱动晶体管2，通过第1N沟道MOS存取晶体管5驱动正转位线BIT0为低电平。因此，正转位线BIT0的电压下降。这时，包含第2存储单元202的列0的其他所有的存储单元中的第1N沟道MOS存取晶体管5的关断漏电流，促进了正转位线BIT0的电压迅速降低。因此，在期间T4最后，正转位线BIT0的电压成为低于反转位线NBIT0的电压，并且使得互补位线组BIT0、NBIT0之间的电位差(即互补总线组BUS、NBUS之间的电位差)超过传感放大器250工作时必要的大小。
在期间T5，通过使传感放大启动信号SAE为高电平，启动传感放大器250。通过此，正转位线BIT0及正转总线BUS的电压被放大到接地电压VSS，反转位线NBIT0及反转总线NBUS的电压被放大到电源电压VDD。并且，在这个期间T5获得的正转总线BUS的电压，通过输出缓冲器260成为数据输出信号DOUT(＝0)。
在第2读出周期R2期间，T1～T3的动作与第1读出周期R1相同。在期间T3最后，反转位线NBIT0的电压变得低于正转位线BIT0的电压。
第2读出周期R2的期间T4，通过使行m的字线WLm为高电平，使得第2存储单元202做出对应单元数据“1”做出激活的输出工作。换言之，第2存储单元202中的第2N沟道MOS驱动晶体管4，通过第2N沟道MOS存取晶体管6将反转位线NBIT0驱动为低电平。因此，反转位线NBIT0的电压下降。另一方面，正转位线BIT0的电压，也由于属于列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流而下降。但是，因为在期间T3中事先降低了反转位线NBIT0的电压，因此属于列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流的总和，即使几乎等于第2存储单元202中的第2N沟道MOS驱动晶体管4导通电流(驱动电流)，也保证了在下一个期间T5的开始时刻产生互补位线组BIT0、NBIT0之间所要的电位差。
在下一个期间T5，通过使传感放大启动信号SAE为高电平，启动传感放大器250。根据此，正转位线BIT0及正转总线BUS的电压被放大到电源电压VDD，反转位线NBIT0及反转总线NBUS的电压被放大到接地电压VSS。并且，在这个期间T5获得的正转总线BUS的电压，通过输出缓冲器260，成为数据输出信号DOUT(＝1)。
再者，从开关控制信号VSW的下降到启动传感放大器250为止的时间(期间T4)长度，如下设定为佳即等于互补位线组BIT0、NBIT0电压交换前、因关断漏电流造成的该互补位线组BIT0、NBIT0的电压变化所容许的时间(期间T2)长度。
图7示出图4的半导体集成电路的变形例子。图7的半导体集成电路，设置于互补总线组BUS、NBUS上，使得第1及第2电压转送开关221、222以及第1及第2电压输入输出电路231、232，能够为SRAM存储单元阵列200的多个列所共用。按照图7，与图4中在每1列个别设置2个电压转送开关和2个电压输入输出电路相比较，能够缩小半导体集成电路的芯片面积。
图8示出图7半导体集成电路中的信号波形例子。根据图8，在第1读出周期R1的最初期间T1中所有的列选择信号CA0、Can的早期确定点，不同于图6的例子。
图9示出图4的半导体集成电路的其他变形例子。在图9的半导体集成电路的构造上，预充电电路210通过第1及第2电压输入输出电路231、232将互补位线组BIT0、NBIT0预充电到电源电压VDD。根据此，与如图4中预充电电路210直接预充电互补位线组BIT0、NBIT0相比较，能缩小构成该预充电电路210的晶体管尺寸。关于列n的预充电电路211也是相同。
图10示出图9的半导体集成电路中的信号波形例子。根据图10，将互补位线组BIT0、NBIT0预充电使预充电信号PCG为低电平时，使开关控制信号VSW为高电平，使得第1及第2电压转送开关221、222切换为第1及第2电压输入输出电路231、232输出，在这一点与图6的例子不同。
图11示出图4的半导体集成电路的其他进一步的变形例。在图11的半导体集成电路的构造上，预充电电路210通过第1及第2电压输入输出电路231、232将互补位线组BIT0、NBIT0预充电到中间电压VDD/2。根据此，图11中的第1及第2电压输入输出电路231、232，能够与图1中的电压输入输出电路150相同的，使电源电压为VDD，使各自的输入输出特性设定成如图2。因此，不需要将VDD升压成VDD2的电路，而与图4及图7的情况相比之下，能够缩小半导体集成电路芯片面积。有关列n的预充电电路211以及第1及第2电压输入输出电路233、234也是相同。
图12示出图11的半导体集成电路中的信号波形例子。根据图12，和图10的例子不同在于互补位线组BIT0、NBIT0的预充电电压为中间电压VDD/2。根据图11的构造，通过降低预充电电压，也能够获得各存储单元201～204的栅极漏电流的削减效果。
(第3个实施例)图13示出本发明第3实施例涉及的半导体集成电路的构造。图13的半导体集成电路是将第1实施例的预充电电压调整器适用在第2实施例的半导体存储器。图13中的存储单元201～204、传感放大器250及输出缓冲器260，与图4中的对应电路块相同。
在图13的SRAM存储单元阵列200，在列0中，互补位线组BIT0、NBIT0之外，还设了虚设位线DBIT0。这个虚设位线DBIT0具有与正转位线BIT0大体上相等的布线电容。但是，存储单元都不与虚设位线DBIT0连接。DBITn是列n的虚设位线。
图13所示预充电电路311、电压转送开关321、电压输入输出电路(VIO)331、写入电路(WT)341及列开关241都属于列0。
预充电电路311具有以下作用当预充电信号PCG为低电平时，在正转位线BIT0和虚设位线DBIT0预充电到中间电压VDD/2。进一步的，在构造上当反转开关控制信号NVSW(开关控制信号VSW的反转信号)为低电平时，换言之开关控制信号VSW为高电平时，预充电电路311只对正转位线BIT0预充电到中间电压VDD/2。
电压输入输出电路331具有与图1中的电压输入输出电路150相同的功能及电路构造。
电压转送开关321具有与图1中的电压转送开关160相同的电路构造，当开关控制信号VSW为低电平时，向电压输入输出电路331供给正转位线BIT0电压作为输入电压后，当开关控制信号VSW变为高电平时，向虚设位线DBIT0供给该电压输入输出电路331的输出电压。
写入电路341具有以下作用当写入启动信号WE被激活时，回应列0的写入信号DIN0，向互补位线组BIT0、NBIT0供给按照写入数据的电压信号。
列开关241，当列0的列选择信号CA0为高电平时，分别使正转位线BIT0连接到正转总线BUS，使虚设位线DBIT0连接到反转总线NBUS。
与列n相同的，也设置预充电电路312、电压转送开关322、电压输入输出电路332、写入电路342及列开关242。DINn是列n的写入信号，Can是列n的列选择信号。
图14示出图13的半导体集成电路中的信号波形例子。在图14中，R1是第1读出周期，R2是第2读出周期。这里，在第1读出周期R1中，分别从第1存储单元201读出数据“0”，在第2读出周期R2中，从第2存储单元202读出数据“1”。
首先，说明第1读出周期R1。期间T1～T3是准备期间，期间T4及T5是实际读出期间。
在期间T1，使属于列0的存储单元201、202的字线WL0、WLm保持在低电平并使开关控制信号VSW保持在低电平的状态下，使预充电信号PCG为低电平。这时，预充电电路311，对被充电到电源电压VDD的正转位线BIT0、和被放电到接地电压VSS的虚设位线DBIT0，预充电到中间电压VDD/2。
在期间T2，通过使预充电信号PCG恢复到高电平，使预充电电路311停止工作。预充电停止后，正转位线BIT0的电压，通过属于列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流逐渐下降。在这一期间，电压转送开关321，向电压输入输出电路331持续供给正转位线BIT0的电压作为输入电压。另一方面，虚设位线DBIT0的电压几乎不变动。
在期间T3，使开关控制信号VSW为高电平。对此，电压转送开关321，从电压输入输出电路331的输入切换为输出，向虚设位线DBIT0供给电压输入输出电路331的输出电压。另一方面，预充电电路311，从电压转送开关321得到反转开关控制信号NVSW，在正转位线BIT0及虚设位线DBIT0中只对正转位线BIT0预充电到中间电压VDD/2。结果，在期间T2最后的正转位线BIT0电压和虚设位线DBIT0电压的关系，在期间T3的最后逆转。换言之，虚设位线DBIT0的预充电电压，调整成反映了成为高阻抗输出状态的列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流的总和。同时，在这个期间T3中，选择该周期读出对象的第1存储单元201所属的列0，使列0列选择信号CA0为高电平，并且其他所有的列选择信号CAn为低电平。根据此，只有列0正转位线BIT0及虚设位线DBIT0被连接到互补总线组BUS、NBUS。
在期间T4，通过开关控制信号VSW恢复到低电平，使电压转送开关321切换为电压输入输出电路331的输入，同时，使预充电电路311停止工作。根据此，解除了电压输入输出电路331对虚设位线DBIT0的驱动。与此同时，通过使行0的字线WL0为高电平，让第1存储单元201做出对应单元数据“0”的激活的输出工作。换言之，第1存储单元201中的第1N沟道MOS驱动晶体管2，通过第1N沟道MOS存取晶体管5将正转位线BIT0驱动为低电平。因此，正转位线BIT0的电压下降。这时，包含第2存储单元202的列0的所有其他的存储单元中的第1N沟道MOS存取晶体管5的关断漏电流，促进正转位线BIT0的电压迅速下降。因此，期间T4的最后，正转位线BIT0的电压变成低于虚设位线DBIT0的电压，并且正转位线BIT0和虚设位线DBIT0之间的电位差(即互补总线组BUS、NBUS之间的电位差)高于传感放大器250工作上所需要的大小。
期间T5，通过使传感放大启动信号SAE为高电平，启动传感放大器250。根据此，正转位线BIT0及正转总线BUS的电压被放大到接地电压VSS，虚设位线DBIT0及反转总线NBUS的电压被放大到电源电压VDD。并且，在期间T5所获得的正转总线BUS的电压，通过输出缓冲器260成为数据输出信号DOUT(＝0)。
在第2读出周期R2的期间T1～T3的工作，与第1读出周期R1相同。期间T3的最后，虚设位线DBIT0的电压低于正转位线BIT0的电压。
在第2读出周期R2的期间T4，通过使行m的字线WLm为高电平，让第2存储单元202做出对应单元数据“1”的激活的输出工作。换言之，第2存储单元202中的第2N沟道MOS驱动晶体管4，通过第2N沟道MOS存取晶体管6将反转位线NBIT0驱动为低电平。同时，第2存储单元202中的第1P沟道MOS负载晶体管1，通过第1N沟道MOS存取晶体管5使正转位线BIT0拉上到高电平。然而，虚设位线DBIT0电压几乎不变动。另一方面，正转位线BIT0的电压，由于属于列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流而有下降倾向。然而，因为在期间T3中事先降低了虚设位线DBIT0的电压，因此即使属于列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流的总和几乎等于第2存储单元202中的第2N沟道MOS驱动晶体管4导通电流(驱动电流)，也保证了在下一个期间T5的开始时刻，正转位线BIT0和虚设位线DBIT0之间产生所要的电位差。
在下一个期间T5，通过使传感放大启动信号SAE为高电平，启动传感放大器250。根据此，正转位线BIT0及正转总线BUS的电压被放大到电源电压VDD，虚设位线DBIT0及反转总线NBUS的电压被放大到接地电压VSS。并且，在期间T5获得的正转总线BUS的电压，通过输出缓冲器260成为数据输出信号DOUT(＝1)。
并且，从根据开关控制信号VSW的下降解除了再一次的预充电到传感放大器250启动的时间(期间T4)长度，设定如下为佳即等于虚设位线DBIT0电压调整前，属于列0的存储单元201、202中的第1N沟道MOS存取晶体管5的关断漏电流所造成的正转位线BIT0电压变化所被容许的时间(期间T2)长度。
如以上说明，本发明所涉及的半导体集成电路，对于在不增加功率的情况下缓和晶体管的关断漏电流的影响非常有用。
权利要求
1.一种半导体集成电路，其特征在于，包括第1信号布线和第2信号布线，各自的漏极连接到所述第1信号布线的多个晶体管，对所述第1信号布线和第2信号布线预充电到第1电压的预充电电路，在所述预充电完成后，因所述多个晶体管的关断漏电流造成所述第1信号布线的电压变化为第2电压时，在所述多个晶体管的任意一个实际工作前，将所述第2信号布线的电压调整到所述第2电压的电压调整器，以及在所述多个晶体管的任意一个实际工作时，放大所述第1信号布线和第2信号布线之间的电位差的差动放大电路。
2.根据权利要求1所述的半导体集成电路，其特征在于所述多个晶体管是多个三态缓冲器分别具有的P沟道MOS驱动晶体管及N沟道MOS驱动晶体管，所述第2信号布线是虚设布线，该虚设布线具有与所述第1信号布线大体上相等的布线电容，所述电压调整器构成为，当所述多个三态缓冲器的输出都为高阻抗状态时执行所述第2信号布线的电压调整。
3.根据权利要求2所述的半导体集成电路，其特征在于所述预充电电路使第1信号布线和第2信号布线预充电到低于电源电压且高于接地电压的中间电压。
4.根据权利要求2所述的半导体集成电路，其特征在于所述预充电电路构成为，在所述第2信号布线的电压调整执行后所述多个三态缓冲器的任意一个被选择前，在所述第1信号布线和第2信号布线中只对所述第1信号布线再一次预充电到所述第1电压。
5.根据权利要求4所述的半导体集成电路，其特征在于将从解除所述再一次预充电到启动所述差动放大电路为止的时间长度，设定成等于在所述第2信号布线的电压调整前因所述关断漏电流造成的所述第1信号布线的电压变化所被容许的时间长度。
6.根据权利要求2所述的半导体集成电路，其特征在于所述电压调整器，包括电压输入输出电路，具有接收被输入的电压且输出与该被接收的电压相等的电压的功能；以及电压转送开关，在所述第1信号布线的电压变化为所述第2电压的时刻，向所述电压输入输出电路供给所述第2电压作为输入电压后，在所述多个三态缓冲器的任意一个被选择前，向所述第2信号布线供给从所述电压输入输出电路所输出的电压。
7.根据权利要求1所述的半导体集成电路，其特征在于所述多个晶体管是多个存储单元的每一个所具有的MOS存取晶体管，所述第1信号布线和第2信号布线是连接到所述多个存储单元的互补位线组，所述电压调整器构成为，当所述多个存储单元都为非选择状态时，执行所述第1信号布线和第2信号布线的电压交换。
8.根据权利要求7所述的半导体集成电路，其特征在于所述预充电电路，将所述第1信号布线和第2信号布线预充电到与所述多个存储单元的电源电压相同的电压。
9.根据权利要求7所述的半导体集成电路，其特征在于所述预充电电路，将第1信号布线和第2信号布线预充电到低于所述多个存储单元的电源电压且高于接地电压的中间电压。
10.根据权利要求7所述的半导体集成电路，其特征在于所述电压调整器，包括第1电压输入输出电路和第2电压输入输出电路，分别具有接收被输入的电压且输出与该被接收的电压相同的电压的功能；第1电压转送开关，向所述第1电压输入输出电路供给所述第1信号布线的电压作为输入电压后，在所述多个存储单元的任意一个被选择前，向所述第1信号布线供给所述第2电压输入输出电路所输出的电压；以及第2电压转送开关，向所述第2电压输入输出电路供给所述第2信号布线的电压作为输入电压后，在所述多个存储单元的任意一个被选择前，向所述第2信号布线供给所述第1电压输入输出电路所输出的电压。
11.根据权利要求10所述的半导体集成电路，其特征在于将通过所述第1及第2电压输入输出电路解除对所述第1信号布线和第2信号布线的驱动到启动所述差动放大电路为止的时间长度，设定成等于所述第1信号布线和第2信号布线的电压交换前由所述关断漏电流造成的第1信号布线和第2信号布线的电压变化被容许的时间长度。
12.根据权利要求10所述的半导体集成电路，其特征在于所述多个存储单元属于1个存储单元阵列中的1列，所述第1电压输入输出电路和第2电压输入输出电路以及第1电压转送开关和第2电压转送开关，被分别设置于所述存储单元阵列的每1列。
13.根据权利要求10所述的半导体集成电路，其特征在于所述多个存储单元属于1个存储单元阵列中的1列，所述第1电压输入输出电路和第2电压输入输出电路以及所述第1电压转送开关和第2电压转送开关是被所述存储单元阵列的多个列所共用。
14.根据权利要求10所述的半导体集成电路，其特征在于所述预充电电路构成为，通过所述第1及第2电压输入输出电路对所述第1信号布线和第2信号布线预充电。
15.根据权利要求1所述的半导体集成电路，其特征在于所述多个晶体管是多个存储单元的每一个所具有的MOS存取晶体管，所述第1信号布线是连接到所述多个存储单元的互补位线组的其中1条位线，所述第2信号布线是虚设位线，该虚设位线具有与所述位线大体上相等的布线电容，所述电压调整器，在所述多个存储单元都为非选择状态时执行所述第2信号布线的电压调整。
16.根据权利要求15所述的半导体集成电路，其特征在于所述预充电电路，将第1信号布线和第2信号布线预充电到低于所述多个存储单元的电源电压且高于接地电压的中间电压。
17.根据权利要求15所述的半导体集成电路，其特征在于所述预充电电路构成为，执行所述第2信号布线的电压调整后，在所述多个存储单元的任意一个被选择前，在所述第1信号布线及所述第2信号布线中只对所述第1信号布线再一次预充电到所述第1电压。
18.根据权利要求17所述的半导体集成电路，其特征在于将从解除所述再一次的预充电到启动所述差动放大电路为止的时间长度，设定成等于在所述第2信号布线的电压调整前因所述关断漏电流造成的所述第1信号布线的电压变化被容许的时间长度。
19.根据权利要求15所述的半导体集成电路，其特征在于所述电压调整器，包括电压输入输出电路，具有接收被输入的电压且输出与该接收的电压相同的电压的功能，电压转送开关，在所述第1信号布线的电压变化为所述第2电压的时刻，向所述电压输入输出电路供给该第2电压作为输入电压后，在所述多个存储单元的任意一个被选择前，向所述第2信号布线供给所述电压输入输出电路所输出的电压。
20.根据权利要求19所述的半导体集成电路，其特征在于所述多个存储单元属于1个存储单元阵列中的1列，所述电压输入输出电路及所述电压转送开关被分别设置在所述存储单元阵列的每1列。
全文摘要
本发明提供一种半导体集成电路。目的在于在不增加漏极功率的情况下，缓和晶体管的关断漏电流的影响。电压转送开关(221)、(222)以及电压输入输出电路(231)、(232)被设置在互补总线组(BUS)、(NBUS)上，以便存储单元阵列(200)的多个列所共用。互补位线组(BIT0)、(NBIT0)被预充电到规定的电压后，在属于同列的全部的存储单元(201)、(202)的任意一个被字线选择前，交换正转位线(BIT0)的电压和反转位线(NBIT0)的电压。因此，使得属于同列的所有的存储单元(201)、(202)中的存取晶体管的关断漏电流的总和，即使变得等于1个驱动晶体管的导通电流(驱动电流)，也确保了启动传感放大器(250)时互补位线组(BIT0)、(NBIT0)之间所需要的电位差。
文档编号G11C11/41GK1705127SQ200510073329
公开日2005年12月7日 申请日期2005年5月31日 优先权日2004年5月31日
发明者角谷范彦, 炭田昌哉 申请人:松下电器产业株式会社