专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及具有差动放大器的半导体集成电路，其中所述差动放大器 放大数据线对的电压差。
背景技术：
在半导体集成电路中，DRAM等半导体存储器将从存储单元读出的数 据传输给位线对中的一个位线。此时，位线对的另一个位线被预充电到基 准电压。并且，由读出放大器放大位线对的电压差并取出被放大的信号， 由此读出数据。在日本专利文献特开2000 — 36194号公报以及日本专利文献特开昭 63-42095号公报中记载了在读出放大器就要进行动作之前对基准侧的位线 进行预充电的电路。具体而言，位线通过彼此独立地进行动作的开关晶体 管而与基准电压线连接。由此，可防止在进行读出动作时基准侧的位线的 电压由于位线间的耦合电容而发生变化。即，可防止位线对的电压差变小。专利文献1:日本专利文献特开2000—36194号公报； 专利文献2:日本专利文献特开昭63-42095号公报。发明内容近年来，随着元件构造的微小化，存在存储单元的面积变小、位线间 隔变窄的趋势。伴随于此，位线间的耦合电容有变大的趋势。另外，如果 位线的间隔变窄，则难以增大配置在存储单元阵列上的预充电晶体管的尺 寸。这阻碍了预充电晶体管的驱动力的增大。并且，在晶体管和位线、基 准电压线之间存在接触电阻等的电阻成分或扩散电容等的电容成分。由 此，当读出数据被传输到一个位线上时，随着细小化，越来越难以消除耦合电容的作用以使另一位线与预充电电压一致。另外，为了削减芯片尺寸，提出了在读出放大器的两侧配置存储单元 阵列、并由这些存储单元阵列共用读出放大器的半导体存储器。但是，在 这种半导体存储器中，没有提出降低位线间耦合电容的影响的技术。本发明的目的在于，防止数据的读出裕量(read margin)因耦合电容 而下降。在本发明的第一形态中，由分别具有互补的数据线对的一对数据输出 部中的任一个输出数据。此时，数据输出部向被预充电到基准电压的数据 线中的一个输出数据。放大器开关分别将数据线与数据配线连接。开关控 制部输出分别控制放大器开关的动作的放大器开关控制信号。具体而言， 当数据输出部中的一个向数据线对中的一个数据线输出数据时，开关控制 部通过放大器开关控制信号，接通与输出数据的数据输出部的数据线对连 接的一对放大器开关。由此，被输出数据的数据线对与连接配线对连接。另外，在从所述数据输出部中的一个输出数据后到所述差动放大器开 始放大动作之前的期间，开关控制部接通被连接在不输出数据的数据输出 部中的、与不被输出数据的数据线相对应的数据线上的放大器开关。由 此，不被输出数据的连接配线以及数据线与不输出数据的数据输出部的被 预充电的数据线连接，负载量增加。因此，能够防止不被传输数据的数据 线以及连接配线的电压由于数据输出时的耦合电容的影响而发生变化。其 结果是，能够防止差动放大器开始放大动作时数据线对以及连接配线对的 电压差变小。即，能够防止数据的读出裕量由于数据线对以及连接配线对 的耦合电容而下降。由于通过差动放大器可进行充分的放大动作，因而例 如可縮短存取时间，即从数据的输出请求到将放大后的数据向外部输出的 时间。例如，各个数据输出部是具有多个存储单元的存储单元阵列。各个数 据线对是分别与存储单元连接的互补的位线对。这样，本发明也可应用于 差动放大器被一对存储单元阵列共用的半导体存储器。在本发明第一形态的优选例中，在差动放大器开始放大动作之前，开 关控制部断开被连接在不输出数据的数据输出部中的、与不被输出数据的数据线相对应的数据线上的放大器开关。不被输出数据的连接配线在放大 动作前被设定为悬浮状态。因此，可通过差动放大器来可靠地差动放大连 接配线对的电压差。例如，预充电开关被配置在各个数据线和被提供所述基准电压的基准 电压线之间。并且，在从数据输出部中的一个输出数据后到差动放大器开 始放大动作之前的期间，开关控制部通过预充电开关控制信号来接通与不 输出数据的数据输出部的数据线对连接的预充电开关。由此，能够在放大 动作之前先将不被传输数据的数据线以及连接配线的电压预充电到基准电 压。其结果是，能够可靠地防止不被传输数据的数据线以及连接配线的电 压因数据输出时耦合电容的影响而发生变化。在本发明第一形态的优选例中，均压开关将数据线对的数据线互相连 接。开关控制部输出分别控制均压开关的动作的均压开关控制信号。另 外，开关控制部通过均压开关控制信号，断开与输出数据的数据输出部的 数据线对连接的均压开关，并在从该数据输出部输出数据后到差动放大器 开始放大动作之前的期间，接通与不输出数据的数据输出部的数据线对连 接的均压开关。不被传输数据的连接配线与不输出数据的数据输出部的两个数据线连 接。从而，能够大幅度地增加不被传输数据的连接配线的负载量。其结果 是，能够可靠地防止不被传输数据的数据线以及连接配线的电压因数据输 出时耦合电容的影响而发生变化。在本发明的第二形态中，由具有互补的数据线对的数据输出部向被预 充电到基准电压的数据线中的一个输出数据。电容开关以及可作为负载使 用的预充电电容被串联配置在各个数据线和被提供基准电压的基准电压线 之间。开关控制部输出分别控制电容开关动作的开关控制信号。具体而 言，当数据输出部向数据线对中的一个输出数据时，开关控制部通过开关 控制信号来断开与被输出数据的数据线相对应的接通着的电容开关。由 此，由于减少了被输出数据的数据线的负载量，因而能够增大响应于被输 出到数据线上的数据而变化的数据线的电压变化量。另外，开关控制电路在从数据输出部输出数据后到差动放大器开始放大动作之前的期间，接通与不被输出数据的数据线相对应的电容开关。由 此，当数据输出部向数据线对中的一个数据线输出数据时，不被输出数据 的数据线与预充电电容连接，数据线的负载量增加。由此，能够防止不被 输出数据的数据线的电压因数据输出时耦合电容的影响而发生变化。其结 果是，能够防止差动放大器开始放大动作时数据线对的电压差变小。艮口， 能够防止数据的读出裕量由于数据线对的耦合电容而下降。在本发明第二形态的优选例中，在差动放大器开始放大动作之前，开 关控制部断开与不被输出数据的数据线相对应的接通着的电容开关。由 此，在放大动作前，不被输出数据的数据线的负载量减少。因此，能够通 过差动放大器来可靠地差动放大连接配线对的电压差。在本发明第二形态的优选例中，数据输出部是具有多个存储单元的存 储单元阵列。数据线对是分别与存储单元连接的互补的位线对。本发明也可应用于差动放大器被一对存储单元阵列共用的半导体存储器。在本发明第二形态的优选例中，各个存储单元包括保持数据的存储单 元电容和传输晶体管。电容开关以及预充电电容使用存储单元的传输晶体 管以及存储单元电容而形成。通过用存储单元形成电容开关以及预充电电 容，能够容易地进行半导体集成电路的布局设计。换而言之，由于能够转 用已设计好的存储单元阵列的布局设计数据，因此可提高设计效率。例如，半导体集成电路包括冗余控制电路。冗余控制电路将由不作为 负载使用的预充电电容和与该预充电电容连接的电容开关构成的存储单元 作为用于补偿不良的冗余存储单元来使用。由此，可提高补偿不良的效 率，并提高半导体集成电路的成品率。在本发明的第三方式中，由具有互补的数据对的数据输出部向被预充 电到基准电压的数据线中的一个输出数据。电容开关以及可作为负载使用 的预充电电容被串联配置在各个数据线和被提供基准电压的基准电压线之 间。预充电开关被配置在各个数据线和被提供基准电压的基准电压线之 间。开关控制部输出分别控制电容开关以及预充电开关的动作的开关控制 信号。差动放大器与数据线对连接，并放大数据线对的电压差。具体而言，当数据输出部向数据线对中的一个数据线输出数据时，开关控制部通过开关控制信号来断开与被输出数据的数据线相对应的、接通 着的电容开关以及预充电开关。另外，在从数据输出部输出数据之后到差 动放大器开始放大动作之前的期间，开关控制部断开与不被输出数据的数 据线相对应的接通着的电容开关，然后断开与不被输出数据的数据线相对 应的接通着的预充电开关。在预充电电容被连接到不被输出数据的数据线 上的期间，数据线的负载量增加。因此，能够防止不被输出数据的数据线 的电压因数据输出时数据线的耦合电容的影响而发生变化。在不被输出数据的数据线与预充电电容的连接被解除之后，数据线的 负载量减少。因此，即使在不被输出数据的数据线的电压因数据输出时耦 合电容的影响而发生了变化的情况下，也能够经由接通着的预充电开关， 将数据线在短时间内预充电到基准电压。其结果是，能够防止差动放大器 开始放大动作时数据线对的电压差变小。即，能够防止数据的读出裕量由 于数据线的耦合电容而下降。在本发明第三形态的优选例中，在数据输出部输出数据之前，开关控 制部断开与输出数据的数据线相对应的、接通着的电容开关以及预充电开 关。由此，被输出数据的数据线变成悬浮状态，并且其负载量减少，因此 能够增大响应于被输出到数据线上的数据而变化的数据线的电压变化量。在本发明第一至第三形态的优选例中，开关控制部包括用于变更开关 控制信号的生成定时的定时变更电路。可通过定时变更电路，来评价开关 控制信号的定时与数据线的耦合噪声的影响之间的关系。通过将评价结果 反馈到制造工序或者设计工序中，能够构成数据的读出裕量大的半导体集 成电路。在本发明第二以及第三形态的优选例中，例如，多个电容开关按照每 个数据线而形成。开关选择电路设定作为负载使用的预充电电容的数量。 通过变更与数据线连接的预充电电容的数量，能够将输出数据时以及差动 放大数据时的数据线的电压变化调整为最佳。其结果是，能够提高数据的 读出裕量。发明效果能够防止在差动放大器开始放大动作时数据线对的电压差变小。艮口，能够防止数据的读出裕量由于耦合电容而下降。
图1是示出本发明第一实施方式的框图；图2是示出图1所示的半导体集成电路的数据输出动作的时序图； 图3是示出本发明第二实施方式的框图；图4是示出图3所示的半导体集成电路的数据输出动作的时序图；图5是示出本发明的第三实施方式的数据输出动作的时序图；图6是示出数据线对在图5的期间Pl内的电压变化的波形图；图7是示出本发明第四实施方式的框图；图8是示出图7所示的存储器核部分的概要的框图；图9是示出图8所示的边界区域的详细情况的电路图；图IO是示出第四实施方式的FCRAM的读出动作的时序图； 图11是示出第四实施方式的试验指令序列的说明图； 图12是示出形成在图7所示的预充电控制电路内的定时变更电路的 电路图；图13是示出安装第四实施方式的FCRAM的多芯片封装的框图； 图14是示出本发明第五实施方式的框图；图15是示出在图14所示的预充电控制电路内形成的定时变更电路的 电路图；图16是示出嵌入有第五实施方式的FCRAM的单晶片系统(Silicon-on-Chip)的框图；图17是示出本发明第六实施方式的框图； 图18是示出本发明第七实施方式的框图； 图19是示出本发明第八实施方式的框图；图20是示出在图19所示的预充电控制电路中形成的定时变更电路的 电路图；图21是示出图20所示的延迟电路的详细情况的电路图；图22是示出在第九实施方式中的模式寄存器以及定时变更电路的框图；图23是示出图22所示的延迟电路的详细情况的电路图； 图24是示出本发明第十实施方式的框图；图25是示出图24所示的基板电压生成电路的详细情况的框图； 图26是示出在图24所示的预充电控制电路内形成的定时变更电路的 电路图；图27是示出本发明第十一实施方式的框图；图28是示出在图27所示的预充电控制电路内形成的定时变更电路的 电路图；图29是示出本发明第十二实施方式的框图；图30是示出在图29所示的预充电控制电路内形成的定时变更电路的 电路图；图31是示出本发明第十三实施方式的框图； 图32是示出图31所示的存储器核的主要部分的电路图； 图33是示出第十三实施方式的FCRAM的读出动作的时序图； 图34是示出第十三实施方式的试验指令序列的说明图； 图35是示出在图31所示的预充电控制电路内形成的定时变更电路的 电路图；图36是示出本发明第十四实施方式的框图；图37是示出图36所示的存储器核的主要部分的电路图；图38是示出第十四实施方式的试验指令序列的说明图；图39是示出本发明第十五实施方式的框图；图40是示出图39所示的存储器核的主要部分的电路图；图41是示出第十五实施方式的FCRAM的读出动作的时序图；图42是示出本发明第十六实施方式的框图；图43是示出图42所示的存储器核的主要部分的电路图；图44是示出本发明第十四实施方式的存储器核的主要部分的框图。
具体实施方式
下面，使用附图来说明本发明的实施方式。图中的双圆(图7等)表 示外部端子。在图中，粗线所示的信号线由多条构成。另外，与粗线连接 的方框的一部分由多个电路构成。对传输信号的信号线使用与信号名相同 的符号。在开头标有"/"符号的信号表示负逻辑。在末尾标有"Z"符号 的信号表示正逻辑。图1示出了本发明的第一实施方式。半导体集成电路包括分别具有互补的数据线对DU/DL2、 DR1/DR2的一对数据输出部2L、 2R，与连接配 线对CW1、 CW2连接的差动放大器4、以及开关控制部6A。数据线DL1 —2、 DR1—2经由放大器开关ASU、 ASL2、 ASR1、 ASR2与连接配线对 CW1—2连接。S卩，差动放大器4被数据输出部2L、 2R共用。另外，数据线DL1—2、 DR1—2经由预充电开关PSL1、 PSL2、 PSR1、 PSR2分别与基准电压线VREF连接。数据线对DL1—2经由均压 开关ESL1互相连接。数据线对DR1—2经由均压开关ESR1互相连接。各 开关ASL1—2、 ASR1—2、 PSL1—2、 PSR1—2、 ESL1、 ESR1由nMOS 晶体管、pMOS晶体管、或者组合了 nMOS晶体管和pMOS晶体管的 CMOS传输门构成。数据输出部2L、 2R其中一个进行动作，从而将数据输出到数据线对 DR1—2中的一个数据线(或者DL1—2中的一个数据线)上。开关控制部 6A分别向控制信号线输出如下信号放大器开关控制信号，用于分别控 制放大器开关ASL1—2、 ASR1—2的动作；预充电开关控制信号，用于分 别控制预充电开关PSL1—2、 PSR1—2的动作；以及均压开关控制信号， 用于分别控制均压开关ESL1、 ESR2的动作。各个控制信号线与各个开关 ASL1—2、 ASR1—2、 PSL1—2、 PSR1—2、 ESL1、 ESR1的晶体管的栅极 连接。例如，当从数据输出部2R的数据线DR1输出数据时，开关控制部6A 接通放大器开关ASR1—2。由此，数据线DR1—2经由连接配线对CW1 — 2与差动放大器4连接。差动放大器4对输出数据的数据线DR1与被预充 电到基准电压的对应的数据线DR2的电压差进行放大，并输出放大后的数 据。在半导体集成电路为半导体存储器的情况下，数据线DL1—2、数据输出部2L、 2R、以及差动放大器4与互补的位线对、存储单元阵列、以 及灵敏放大器相对应。或者这些单元与用于向外部传输由灵敏放大器放大 的数据的互补数据总线、用于向数据总线输出由灵敏放大器放大的数据的 数据总线开关、以及放大数据总线上的数据信号量的读出放大器相对应。 图1的结构也可应用在逻辑LSI上。图2示出了图1所示的半导体集成电路的数据输出动作。在该例子 中，从数据输出部2R的数据线输出数据。图中"ON"表示开关的接通， "OFF"表示开关的断开。在开始数据的输出动作之前，所有的开关 ASL1—2、 ASR1—2、 PSL1—2、 PSR1—2、 ESR1、 ESL1处于接通状态。 因此，数据线DL1—2、 DR1—2以及连接配线对CW1—2被预充电到基准 电压VREF。在数据输出部2R向数据线DR1输出数据之前，开关控制部6A将与 要被输出数据的数据线对DR1—2相对应的开关PSR1—2、 ESR1断开(图2中的(a))。另外，在数据输出部2R向数据线DR1输出数据之 前，开关控制部6A将开关ASL1断开(图2中的(b))，开关ASL1被 连接于在不输出数据的数据输出部2L中与被输出数据的数据线DR1相对 应的数据线DL1上。由此，数据线DR1的负载量减少，因此能够增大响 应于输出到数据线DR1上的数据而变化的数据线DR1的电压变化量。与 不输出输出数据的数据输出部2L的数据线DLl—2相对应的开关PSL1—2 在从数据输出部2R输出数据的输出动作期间持续接通(图2中的(c))。因此，在输出动作期间总是向数据线DL1—2供给基准电压 VREF。另外，通过接通开关ESL1、 ASL2，连接配线CW2和数据线DR2 不仅与数据线DL2连接，而还与数据线DL1连接。连接配线CW2和数据 线DR2的负载量在数据输出时增加。因此，能够可靠地防止连接配线 CW2以及数据线DR2的电压因数据输出时的耦合电容的影响而发生变 化。为了将被输出数据的数据线对DR1—2的电压差在差动放大器4中放 大，开关ASR1—2在输出动作期间持续接通(图2中的(d))。当数据被输出到数据线DR1上时，与不输出被输出数据的数据线DR2相对应的 数据输出部2L —侧的开关ASL2处于接通状态。因此，数据线DR2经由 开关ASR2、 ASL2、 PSL2与基准电压线VREF连接。并且，数据线DR2 经由开关ASR2、 ASL2、 ESL1、 PSL1被连接到基准电压线VREF上。由 此，当数据线对中的一个数据线DR1被输出数据而电压发生了变化时，能 够可靠地防止数据线对中的另一数据线DR2的电压因耦合电容的影响而发 生变化(图2中的(e))。艮卩，能够防止差动放大器4开始动作时数据线 对DR1—2的电压差变小。在差动放大器4就要开始放大动作之前，开关控制部6A将与不输出 被输出数据的数据线DR2相对应的数据输出部2L —侧的开关ASL2断开 (图2中的(f))。由此，数据线DR2以及连接配线CW2在放大动作前 不与基准电压线VREF连接，而变为悬浮状态。因此，通过此后动作的差 动放大器4，能够可靠地对连接配线对CW1、 CW2以及数据线DR1、 DR2的电压差进行差动放大。另外，如上所述，由于防止了数据线对DR1 —2的电压差变小，因此差动放大器4能够可靠地放大从数据输出部2R输 出的数据。在差动放大器4的放大动作完成之后，开关控制部6A接通开 关ASL1—2、 PSR1—2、 ESR1 (图2中的(g))。由此，数据线对DR1 一2以及连接配线对CW1—2与基准电压线VREF连接，被预充电到基准 电压VREF。并且完成数据的输出动作。可以不形成使图1所示的数据线对DL1—2、 DR1—2相等的均压开关 ESL1、 ESL2。但是，如在图2中进行说明的那样，通过形成均压开关 ESL1—2，将不被输出数据的数据线DR2不仅可以经由数据线DL2而且 还可以经由数据线DL1连接到基准电压线VREF上。因此，在从输出数据 后到差动放大器4开始动作之前的期间，能够可靠地防止数据线DR2的电 压受到数据线DR1的电压变化的影响而发生变化。另外，在图1中，对开关PSL1—2、 ESL1、以及开关PSR1 — 2、 ESR1独立地布置控制信号线。但是可以对开关PSLl-2、 ESL1布置共用 的控制信号线，对开关PSR1—2、 ESR1布置共用的控制信号线。如上所述，在第一实施方式中，通过在从输出数据后到差动放大器4就要开始放大动作之前的期间，将不输出被传输数据的数据线DR2以及连接配线CW2连接到基准电压线VREF上，能够防止数据线DR2以及连接 配线CW2的电压因数据输出时的数据线对DR1—2以及连接配线对CW1 一2的耦合电容的影响而发生变化。其结果是，在差动放大器4开始放大 动作时，能够防止数据线对DR1—2以及连接线对CW1—2的电压差变 小。即，能够防止数据读出裕量由于耦合电容而下降。在差动放大器4就 要开始放大动作之前，通过断开开关控制信号ASL2，能够在放大动作之 前将数据线DR2和连接配线CW2设定为悬浮状态。因此，能够通过差动 放大器4可靠地对连接配线对CW1—2的电压差进行差动放大。图3示出了本发明的第二实施方式。对于与第一实施方式相同的部 件，标以相同的符号并省略详细的说明。半导体集成电路包括具有互补的 数据线对Dl、 D2的数据输出部2，与数据线对Dl、 D2连接的差动放大 器4，以及开关控制部6B。该实施方式与第一实施方式的不同点在于差 动放大器4不被共用，以及数据线D1、 D2经由预充电电容C1、 C2而与 接地线VSS连接。数据线Dl-2分别经由预充电开关PS1、 PS2与基准电压线VREF连 接。数据线对D1 — 2经由均压开关ES1而互相连接。另外，数据线D1—2 经由电容开关CS1—2以及预充电电容Cl一2与接地线VSS连接。各个开 关PS1—2、 ES1、 CS1—2的电路结构与第一实施方式的开关PSR1—2等 相同。数据输出部2向数据线对Dl—2中的一个数据线输出数据。开关控制 部6B输出如下信号预充电开关控制信号，用于分别控制预充电开关 PS1—2动作；均压开关控制信号，用于控制均压开关ES1动作；以及电 容开关控制信号，用于控制电容开关CS1—2的动作。图4示出了图3所示的半导体集成电路的数据的输出动作。在该例 中，数据输出部2向数据线Dl输出数据。在数据的输出动作开始之前， 所有的开关PS1—2、 ES1、 CS1—2处于接通状态。因此，数据线Dl—2 分别被预充电到基准电压VREF。预充电电容Cl一2分别与数据线Dl—2 连接。因此，数据线D1 — 2的负载电容通过预充电电容C1一2而增加。在数据就要被输出到数据线Dl上之前，开关控制部6B断开开关PS1—2、 ES1 (图4中的(a))。另外，在数据就要被输出到数据线D1上之 前，开关控制部6B断开开关CS1 (图4的(b))。数据线Dl通过开关 CS1的断开而从预充电电容Cl切断。由此，数据线Dl的负载电容值减 少，从而能够增大因数据的输出而产生的数据线D1的电压的变化量。当数据被输出到数据线Dl上时，由于与数据线D2连接的预充电电容 C2，不被输出数据的数据线D2的负载电容值增加。由此，当数据线对中 的一个数据线Dl因被输出数据而电压发生了变化时，抑制了数据线对中 的另一个数据线D2的电压因耦合电容的影响而发生变化(图4中的 (c) ) 。 S口，防止了数据线对D1—2的电压差变小。在差动放大器4就要开始放大动作之前，开关控制部6B断开开关 CS2 (图4中的(d))。因此，预充电电容C2从不输出被输出数据的数 据线D2切断。由于数据线D2的负载电容值减少，防止了差动放大器4对 数据线对DR1—2的电压差进行放大的放大速度降低。换而言之，差动放 大器4能够可靠地放大从数据输出部2输出的数据。在差动放大器4的放 大动作完成之后，开关控制部6B接通开关PS1—2、 ES1、 CS1—2 (图4 中的(e))。由此，数据线对Dl — 2连接到基准电压线VREF上，被预 充电到基准电压VREF。与第一实施方式相同，也可以不形成均压开关ES1。另外，可以对开 关PS1—2、 ES1布置共用的控制信号线。在对开关PS1—2、 ES1分别布 置独立的控制信号线的情况下，能够在差动放大器4就要开始动作之前将 与不被输出数据的数据线(例如，D2)连接的预充电开关(例如，PS2) 断开。此时，在从输出数据后到差动放大器4开始动作之前的期间，能够 将不被输出数据的数据线连接在基准电压线VREF上。因此，在该期间， 能够将由数据线Dl的电压变化而引起的数据线D2的电压变化量限制在最 小限度上。如上所述，在该实施方式中也能够获得与上述实施方式相同的效果。 另外，通过在输出数据之前减少数据线Dl的负载量，能够增大根据数据 的输出而变化的数据线Dl的电压变化量。在差动放大器4就要开始放大动作之前，通过预先增大不输出被输出数据的数据线D2的负载量，能够防止数据线D2的电压因数据输出时的数据线对Dl—2的耦合电容的影响而发生变化。其结果是，能够防止数据的读出裕量由于耦合电容而下降。图5示出了本发明第三实施方式的数据的输出动作。对于与第一和第二实施方式相同的部件，标以相同的符号并省略详细的说明。在该实施方式中，与不被输出数据的数据线(在该例中为D2)连接的开关PS2、 CS2 的动作与第二实施方式不同。因此，开关控制部与第二实施方式不同。半 导体集成电路的其他结构与第二实施方式(图3)相同。在数据被输出之后开关PS2被断开之前开关控制部断开开关CS2 (图 5中的(a))。开关PS2在差动放大器4就要开始动作之前被断开(图5 中的(b))。在从输出数据后到差动放大器4开始动作之前的期间Pl， 数据线D2的负载电容值在开关CS2接通的期间增加。另外，在期间P1， 不被输出数据的数据线D2通过开关PS2的接通而与基准电压线VREF连 接。因此，能够将由数据线D1的电压变化引起的数据线D2的电压变化量 限制在最小限度。另外，在期间Pl，预充电电容C2和数据线D2的连接通过开关CS2 的断开而被解除。由于数据线D2的负载电容值减小，因而可使受到数据 线Dl的电压变化的影响而变化了的数据线D2的电压迅速返回到基准电压 VREF。图6示出了在图5的期间Pl内数据线对Dl—2的电压变化的详细情 况。粗曲线(d)示出了应用本发明时的数据线D2的变化。当数据线D2 在期间Pl不被连接到基准电压线VREF以及电容C2上时，数据线D2受 到数据线Dl的电压变化的影响而发生大的变化(曲线a)。当数据线D2 在期间Pl不与基准电压线VREF连接，并且在期间Pl的前半部分与电容 C2连接时，数据线D2由于负载电容值增加而难以受到数据线Dl的电压 变化的影响(曲线b)。当数据线D2在期间Pl与基准电压线VREF连接并且不与电容C2连 接时，数据线D1的负载电容值小。因此，数据线D2的电压临时受到数据 线Dl的电压变化的影响而上升。但是，此后通过经由开关PS2提供来的基准电压VREF而朝着基准电压VREF下降(曲线c)。当数据线D2在期间Pl与基准电压线VREF连接并且在期间Pl的前 半部分与电容C2连接时，数据线D2由于负载电容值增加而难以受到数据 线Dl的电压变化的影响(曲线d，本实施方式)。即，数据输出时的数 据线D2的电压变化很小。之后，电容C2从数据线D2切断，负载电容值 减小。因此，数据线D2的电压通过经由开关PS2提供来的基准电压 VREF而迅速返回到基准电压VREF。其结果是，可使差动放大器4开始 动作时的数据线Dl—2的电压差VD最大。在使电压差VD与以往的电压 差相当的情况下，能够提前开始差动放大器4的动作的定时。在此情况 下，能够縮短在数据输出部18开始数据输出后到差动放大器4输出放大 后的数据的时间。例如，能够縮短存取存取时间。如上所述，在该实施方式中也能获得与上述实施方式相同的效果。并 且，在从数据被输出后到差动放大器4开始放大动作之前的期间，通过依 次断开与不被输出数据的数据线D2相对应的开关CS2以及开关PS2，能 够在差动放大器4开始放大动作之前可靠地将数据线D2的电压设定在基 准电压线REF上。即，能够防止不被输出数据的数据线D2的电压因数据 输出时的耦合电容的影响而发生变化。通过在数据被输出到信号线Dl之前将与数据线Dl相对应的开关 CS1、 PS1断开，可使数据线Dl为悬浮状态，并且可减少数据线Dl的负 载量。因此能够增大响应于输出到数据线Dl上的数据而变化的数据线Dl 的电压变化量。图7示出了本发明的第四实施方式。该半导体存储器使用CMOS技术 而形成为FCRAM (Fast Cycle RAM，快速循环随机存储器)，其具有 DRAM的存储单元(动态存储单元)和SRAM的接口。 FCRAM是一种虚 拟SRAM，其不接受来自外部的刷新指令而是在芯片内部定期地执行刷新 动作，来保存被写入存储单元中的数据。另外，本发明可应用在时钟同步 式的FCRAM和时钟不同步式的FCRAM双方上。FCRAM包括指令输入电路IO、指令译码器12、动作控制电路14、 地址输入电路16、预译码器18和20、数据输入输出电路22、以及存储器核24。存储器核24包括预充电控制电路26、灵敏放大器部SA、位线 传输部BT、预充电部PRE、行译码器部RDEC、列开关部CSW、列译码 器部CDEC、读出放大器部RA、以及写入放大器部WA。 FCRAM除图示 的以外，还包括刷新定时器、刷新计数器、以及用于决定外部存取请求 和来自刷新定时器的内部刷新请求的优先级的裁定电路、用于生成字线等 的高电平电压的升压电路、以及用于生成后述的位线BL和/BL的预充电 电压的预充电电压生成电路等。指令输入电路10接收经由指令端子CMD而提供的指令信号CMD (外部存取请求信号、模式寄存器设定信号、以及试验指令信号等)，并 将接收的信号作为内部指令信号ICMD输出。指令信号CMD例如包括芯 片使能信号/CE、输出使能信号/OE、写使能信号/WE、高位字节信号 /UB、以及低位字节信号/LB。指令译码器12对内部指令信号ICMD进行译码，并输出用于执行读 出动作的读出信号RDZ或者用于执行写入动作的写入信号WRZ。另外， 指令译码器12对试验指令信号CMD和地址信号RAD进行译码，并将定 时调整信号TADJ0—4中的任一个激活为高逻辑电平。当FCRAM的状态 根据试验指令信号CMD而从通常动作模式转移到试验模式时，可进行定 时调整信号TADJ0—4的选择。在FCRAM被加电后，作为默认，定时调 整信号TADJ2被激活为高逻辑电平，其他的信号TADJO、 1、 3、 4被非激 活为低逻辑电平。通常动作模式是响应于外部存取请求而执行存取动作 (读出动作以及写入动作)的动作模式。动作控制电路14在接受了读出信号RDZ、写入信号WRZ、或者未图 示的刷新请求信号时，向存储器核24输出位线复位信号BRS、位线传输 信号BTZ、锁存使能信号LEZ、字线激活信号WLZ等基本定时信号，以 使其执行读出动作、写入动作、或者刷新动作。地址输入电路16经由地址端子AD来接收地址信号AD，并将接收的 信号作为行地址信号RAD以及列地址信号CAD进行输出。该FCRAM是 同时接收高位地址和低位地址的地址非复用式存储器。预译码器18对行 地址信号RAD进行译码，生成行译码信号RAZ。预译码器20对列地址信号CAD进行译码，生成列译码信号CAZ。数据输入输出电路22经由公共数据总线CDB而接收来自存储单元 MC的读出数据，并将接收的数据输出给数据端子DQ。另外，数据输入 输出电路28经由数据端子DQ而接收写入数据，并将接收的数据输出到公 共数据总线CDB上。预充电控制电路26接收位线复位信号BRS、位线传输信号BTZ、定 时调整信号TADJ0—4、以及来自行译码器RDEC的行地址信息，并向预 充电部PRE以及位线传输部BT输出开关控制信号。预充电控制电路26 作为后述的开关控制部进行动作，该开关控制部为了控制位线传输开关 (放大器开关)、预充电开关以及均压开关的动作而输出放大器开关控制 信号(BLTL1—2、 BLTR1—2)、预充电开关信号(BRS1—2)、以及均 压开关控制信号(BRS1—2)。存储单元阵列ARY包括多个易失性的动态存储单元MC、以及与动态 存储单元MC连接的多个字线WL和多个互补的位线对BL、 /BL。各个存 储单元MC与一般的DRAM的存储单元相同，包括用于将数据保存为电 荷的存储单元电容、以及被配置在该电容和位线BL (或者/BL)之间的传 输晶体管。传输晶体管的栅极与字线WL连接。通过选择字线WL，来执 行读出动作、写入动作、以及刷新动作中的任一个。存储单元MC的三角 形标记表示存储单元电容被连接在单元板电压线VCP上。存储单元阵列 ARY在执行了读出动作、写入动作、以及刷新动作中的任一个之后，与位 线复位信号BRS同步地执行将位线BL、 /BL设定为预充电电压VPR (基 准电压)的预充电动作。灵敏放大器部SA具有分别与位线对BL、 /BL连接的多个灵敏放大器 (差动放大器)。各个灵敏放大器与从锁存使能信号LEZ生成的灵敏放大 器激活信号PSD、 NSD的激活同步地进行动作，并放大位线对BL、 /BL (图9的连接配线对CW、 /CW)的电压差。由读出放大器放大的数据在 读出动作时经由列开关而被传输局部数据总线LDB上，在写入动作时经 由位线BL、 /BL而被写入到存储阵列MC中。位线传输部BT具有用于将位线BL、 /BL与灵敏放大器连接的多个位线传输开关(放大器开关)。各个位线传输开关与位线传输信号BTZ同步进行动作。在本实施方式中，灵敏放大器由多个存储单元阵列ARY共 用。位线传输部BT是为了将各个存储单元阵列ARY的位线BL、 /BL有 选择地连接到灵敏放大器上而所需的。预充电部PRE具有分别与位线对BL、 /BL连接的多个预充电电路。 各个预充电电路与位线复位信号BRS的激活(高逻辑电平)同步地进行动 作，从而将位线BL、 /BL连接在预充电电压线VPR上，并使位线BL、 /BL互相连接。行译码器部RDEC在接收了高逻辑电平的字线激活信号时，根据行译 码信号RAZ来选择字线WL中的一个，并使选中的字线WL变为高电 平。列译码器部CDEC根据列译码信号CAZ，输出后述的列选择信号 CL，以接通列开关。列开关部CSW具有分别与位线BL、 /BL连接的多个列开关。各个列 开关在由列译码器CDEC生成的列选择信号CL的激活期间，将位线BL、 /BL连接到图9所示的局部数据总线LDB上。读出放大器RA放大局部数据总线LDB上的读出数据的信号量，并将 其输出到公共数据总线CDB上。写入放大器WA放大公共数据总线CDB 上的写入数据的信号量，并将其输出到局部数据总线LDB上。图8示出了图7所示的存储器核部24的概要。存储器核部24具有被 交替配置的存储器阵列ARY以及边界区域BA。边界区域BA中的粗线框 表示一个灵敏放大器的形成区域。灵敏放大器部SA、预充电部PRE、位 线传输部BT、以及列开关部CSW被配置在边界区域BA中。边界区域 BA被相邻的一对存储单元阵列ARY的位线对BL、 /BL (数据线)共用。 更具体而言，各个边界区域BA与末尾的数字为偶数的位线对BL、 /BL或 者为奇数的位线对BL、 /BL连接。 一对存储单元阵列ARY作为向位线 BL、 /BL中的一个输出数据的一对数据输出部来进行动作。各个存储单元阵列ARY例如具有64条的字线WL (WL0—WL63)和 冗余字线RWL。冗余字线RWL被用于补偿不良的存储单元等。字线 WL、 RWL与位线BL (或者/BL)的交叉部分的圆形标记表示存储单元MC。在边界区域BA上布置了局部数据总线LDB (LDBO —3、 /LDBO — 3)。局部数据总线LDBO —3、 /LDBO —3经由在图中用黑圆圈所示的列开 关而与位线BL、 /BL连接。使用被传输到在位线BL、 /BL上平行配线的 列选择线CL (CLO等)上的列选择信号来选择列开关。在各个存储单元 阵列ARY中，在图的上下方向上排列的位线对BL、 /BL (BLO、 /BLO 等)交替地连接在左右两侧的边界区域BA上。图9示出了图8所示的边界区域BA的详细情况。在以后的说明中， 将形成在预充电部PRE、位线传输部BT、列开关部CSW、以及灵敏放大 器部SA中的用虚线框表示的电路元件还称为预充电电路PRE、位线传输 开关BT、列开关CSW、以及灵敏放大器SA。在图9中，在形成于边界 区域BA的左侧以及右侧的存储单元阵列ARY的位线BL、 /BL的末尾分 别标注"L"以及"R"。0063预充电电路PRE相对于位线传输部BT而配置在存储单元阵列ARY 一侧。预充电电路PRE包括用于将位线BL、 /BL与预充电电压线VPR连 接的一对nMOS晶体管(预充电开关)、和用于使字线BL、 /BL互相连 接的nMOS晶体管(均压开关)。预充电电路PRE的nMOS晶体管的栅 极接收位线复位信号BRS1—2 (预充电开关控制信号、均压开关控制信 号)中的任一个。位线复位信号BRS1—2是由图7所示的预充电控制信号 26使用位线复位信号BRS和行地址信息而生成的。位线传输开关BT由nMOS晶体管(放大器开关)构成。位线传输开 关BT将位线BL、 /BL经由连接配线对CW、 /CW (CW0、 CW2、 /CW0、 /CW2)而连接到灵敏放大器SA上。位线传输开关BT的栅极接收位线传 输信号BLT1 —2、 BLR1—2 (放大器开关控制信号)。位线传输信号 BLTL1—2、 BLTR1—2是由预充电控制电路26使用位线传输信号BLT和 行地址信息生成的。为了提高nMOS晶体管的栅极-源极间的电压，并降 低接通电阻，位线复位信号BRS1—2以及位线传输信号BLTL1—2、 BLTR1 — 2的高电平电压使用了升压电压。列开关CSW由连接位线BL和局部数据总线LDB的nMOS晶体管、以及连接位线/BL和局部数据总线/LDB的nMOS晶体管构成。列开关 CSW的各个nMOS晶体管的栅极接收列选择信号CL (在图9中的cxo)。灵敏放大器SA由电源端子分别被连接在灵敏放大器激活信号线 NSD、 PSD上的锁存电路构成。灵敏放大器激活信号线NSD、 PSD分别与 构成锁存电路的pMOS晶体管的源极以及nMOS晶体管的源极连接。灵敏 放大器激活信号线NSD、 PSD是由图7所示的预充电控制电路26使用锁 存使能信号LEZ和行地址信息而生成的。灵敏放大器SA被图的左右两侧 的存储单元阵列ARY共用。图IO示出了第四实施方式的FCRAM的读出动作。在该例中，选择图 9所示的右侧的存储单元阵列ARY的字线WL0，从与图9中粗虚线框所 示的位线BL0R、 BL1R、 BL2R连接的存储阵列MC读出数据。读出到位 线BL1R上的数据通过未图示的灵敏放大器SA被放大。对于与上述图2 相同的动作，省略详细的说明。在以后的说明中，将包含读出数据的存储 单元MC的右侧的存储单元阵列ARY称为活动阵列，将包含不读出数据 的存储单元MC的左侧的存储单元阵列ARY称为非活动阵列。在读出动作中，在通过字线WLO的激活而从图右侧的存储单元阵列 ARY的存储单元MC向位线BLOR读出数据之后，位线对BL0R、 /BLOR 的电压差被灵敏放大器SA放大。在读出动作之前，预充电电路PRE的 nMOS晶体管和位线传输开关BT全部处于接通状态。由此，所有的位线 BL、 /BL被预充电到预充电电压VPR。位线BL0R、 /BL0R与图2的数据线DR1、 DR2相对应。位线BL0L、 /BL0L与图2的数据线DL1、 DL2相对应。位线复位信号BRS1与控制图 2的开关PSL1—2、 ESL1的动作的开关控制信号相对应。位线复位信号 BRS2与控制图2的开关PSR1—2、 ESR1的动作的开关控制信号相对应。 位线传输信号BLTL1、 BLTL2与控制图2的开关ASL1、 ASL2的动作的 开关控制信号相对应。位线传输信号BLTR1、 BLTR2与控制图2的开关 ASR1、 ASR2的动作的开关控制信号相对应。在字线WLO就要被激活为高电平电压VPP之前，位线复位信号BRS2被非激活为低逻辑电平，从而活动阵列一侧的位线BL、 /BL与预充电电压线VPR的连接被解除。同时，位线传输信号BLTL1被非激活为低逻辑电 平，从而与被输出数据的位线BLOR对应的非活动阵列一侧的位线BLOL 与灵敏放大器SA的连接被解除(图10中的(a))。位线复位信号BRS1和位线传输信号BLTR1—2在读出动作期间被维 持在高电平电压VPP上(图10中的(b))。在字线WL0被激活之后， 并且在灵敏放大器激活信号PSD、 NSD就要被激活之前，位线传输信号 BLTL2被维持在高电平电压VPP (图10的(c))。另外，在该实施方式中，在试验模式下，可调整与不输出被输出数据 的位线/BL0R相对应的非活动阵列一侧的位线传输开关BT的断开定时。 在该实施方式中，可调整位线传输信号BLTL2的非激活定时。调整所需 的电路以及调整方法在后面所述的图11和图12中进行说明。在位线传输信号BLTL2的高逻辑电平期间(VPP)，在活动阵列一侧 中不输出被输出数据的位线/BLOR经由非活动阵列一侧的位线传输开关 BT以及预充电电路PRE而与预充电电压线VPR连接。并且，位线/BL0R 通过非活动阵列一侧的预充电电路PRE的均压开关还与被预充电电压 VPR充电的位线BLOL连接。由此，当通过字线WLO被激活而数据被读 出到位线BLOR上时，能够可靠地防止位线/BLOR的电压因与位线BLOR 的耦合电容的影响而发生变化(图10中的(d) ) 。 S卩，可防止位线对 BLOR、 /BLOR的电压差变小。接着，灵敏放大器激活信号PSD、 NSD分别从非激活电平(VPR)被 激活。灵敏放大器SA开始进行放大动作，放大位线对BLOR、 /BLOR的电 压差(图10中的(e))。之后，未图示的列选择信号CLO被激活为高逻 辑电平，读出数据被输出到局部数据总线LDB、 /LDB上。接着，字线WLO和灵敏放大器激活信号PSD、 NSD依次被非激活 (图IO的(f))。通过灵敏放大器激活信号PSD、 NSD被非激活，灵敏 放大器SA停止放大动作。接着，位线复位信号BRS2以及位线传输信号 BLTL1—2变为高电平电压VPP，活动阵列一侧的位线对BL0R、 /BL0R 被预充电到预充电电压VPR，由此完成读出动作(图10中的(g))。从而，不用向现有的灵敏放大器部SA添加特别的元件，就能够防止位线的 电压因耦合电容的影响而发生变化。图11示出了变更与被输出数据的位线相对应的非活动阵列一侧的位线 传输开关BT的断开定时时的试验指令顺序。通过使芯片使能信号/CE、输出使能信号/OE、写入使能信号/WE、高位字节信号/UB、以及地位字节信 号/LB连续四次断言(assert)为低逻辑电平来接收试验指令。此时， FCRAM的状态从通常动作模式转移到试验模式。位线传输信号BLTL2的断开定时通过与试验指令一并提供给地址端子 AD (RAD4—0)上的试验码CODE而变更。即，图12所示的定时变更电 路26能够在试验模式下调整位线传输信号BLTL2的断开定时。另外，指 令输入电路10以及地址输入电路16作为接收定时变更指令的指令输入电 路而进行动作，该定时变更指令用于变更位线传输开关BT的断开定时。输出使能信号/OE在执行读出动作时被设定为低逻辑电平，写入使能 信号/WE在执行写入动作时被设定为低逻辑电平。因此，信号/OE、 /WE 同时变为低逻辑电平的试验指令是在通常的读出动作以及写入动作中不被 使用的非法指令。在该实施方式中，图7所示的指令译码器12在接收了试验指令以及二 进制数的"000"的地址信号RAD2—0时，将位线传输开关BT的断开定 时设定为最小值DLYO,只将定时调整信号TADJO激活为高逻辑电平。同 样地，为了根据与试验指令一并提供来的地址信号RAD2 — 0来设定位线 传输开关BT的断开定时DLY1—4，指令译码器12将定时调整信号 TADJ0—4中的任一个激活为高电平。另外，指令译码器12在接收到二进制数"111"的地址信号RAD2—0 时，退出试验模式，返回到通常动作模式(退出指令)。通过使用地址端 子AD来接收试验码CODE，能够容易地变更多个开关的定时。例如，通 过利用预留的地址信号RAD4 — 3来选择开关，能够按照每个开关调整断 开定时。在试验模式下被调整的断开定时维持到FCRAM的电源断开、或 者通过试验指令再次调整断开定时为止。在本实施方式中，使用试验指令来评价位线传输信号BLTL2的非激活定时(断开定时)。根据该评价，当判断出默认的定时(TADJ2)不是最佳时，为了将位线传输信号BLTL2的非激活定时设定为最佳，例如变更 用于制造FCRAM的光掩模。通过将本实施方式与后述的第七实施方式(熔丝电路34)进行组合， 不用变更光掩模，就能够将位线传输信号BLTL2的非激活定时设定为最 佳。具体而言，首先使用试验指令来评价最佳的位线传输信号BLTL2的 非激活定时。然后，只要根据评价结果来对熔丝进行编程即可。图12示出了在图7所示的预充电控制电路26生成用于决定位线传输 开关BT的断开定时的定时信号BLTF1的定时变更电路26a。定时变更电 路26a具有缓冲电路26b、级联连接的四个延迟电路26c、用于选择缓冲电 路26b和延迟电路26c的输出中的任一输出的选择电路26d。缓冲电路26b使来自动作控制电路14的位线传输信号BT延迟来生成 定时信号BLTF0。定时信号BLTF0设定与被输出数据的位线相对应的非 活动阵列一侧的位线传输开关BT的断开定时(图10中(a)的位线传输 信号BLTL1)。延迟电路26c包括一对反相器和连接在反相器之间的电 容。选择电路26a具有CMOS传输门，该CMOS传输门用于有选择地将来 自各个延迟电路26c的输出信号以及来自缓冲电路26b的输出信号经由反 相器而输出为定时信号BLTF1。定时信号BLTF1设定与不输出被输出数 据的位线相对应的非活动阵列一侧的位线传输开关BT的断开定时(图10 中(c)的位线传输信号BLTL2)。当选择字线WL1时，由定时信号BLTF0设定位线传输信号BLTL2的 非激活定时，并由定时信号BLTF1设定位线传输信号BLTL1的非激活定 时。另外，当图9左侧的存储阵列ARY被存取时，由定时信号BLTFO设 定位线传输信号BLTR1—2中的一个的非激活定时。由定时信号BLTF1 设定位线传输信号BLTR1—2中的另一个的非激活定时。当分别接收到定时调整信号TADJ1—4的激活时，选择电路26d选择 第l一4级的延迟电路26c的输出，并将选择的输出电平翻转后输出，作为 定时信号BLTF1.即，选择电路26d通过改变在用于生成位线传输信号BLTL2的信号路径上存在的负载量，来改变位线传输信号BLTL2的非激 活定时。当接收了定时调整信号TADJ0的激活时，选择电路26d将缓冲电路 26b的输出翻转后输出，作为定时信号BLTF1。因此，当定时调整信号 TADJ0被激活时，非活动阵列一侧的一对位线传输开关BT的断开定时相 同。S卩，与不被输出数据的位线相对应的非活动阵列一侧的位线传输开关 BT的断开定时在字线WL被激活前被设定。通过在预充电控制电路26内形成多个定时变更电路26a，也可以调整 其他的位线传输信号BLTL1或位线复位信号BRS1—2等开关控制信号的 非激活定时(断开定时)。或者，也可以调整开关控制信号的激活定时 (接通定时)。此时，通过增大在与试验指令一并提供的试验CODE中使 用的地址信号RAD的位，能够容易地调整开关控制信号的定时。图13示出了安装了上述FCRAM的多芯片封装MCP (系统)。多芯 片封装MCP除FCRAM之外，还安装了闪存(下面称为FLASH)以及用 于存取FCRAM和FLASH的存储器控制器。本发明也能够应用于安装在 多芯片封装MCP中的FCRAM等半导体集成电路。如上所述，在本实施方式中也能够获得与上述的实施方式相同的效 果。并且，通过定时变更电路26a，能够评价位线传输信号(BLTL2等) 的最佳的非激活定时。通过将评价结果反馈到制造工序或者设计工序中， 能够构成数据的读出裕量大的FCRAM。换而言之，能提高FCRAM的成 品率。通过由选择电路26d改变在用于生成位线传输信号BLTL2的信号路径 上存在的负载量，能够容易地改变位线传输信号BLTL2的非激活定时。 位线输出信号BLTL2的非激活定时也一样。图14示出了本发明的第五实施方式。对于与在上述的实施方式中说明 的部件相同的部件，标以相同的符号并省略详细的说明。在该实施方式 中，代替第四实施方式(图7)的指令译码器12以及预充电控制电路 26，形成了指令译码器12A以及预充电控制电路28。另外，新形成了模 式寄存器30。其他结构与第四实施方式相同。即，该实施方式的半导体集成电路形成为FCRAM。指令译码器12A除第四实施方式的功能之外，还具有在译码了模式寄 存器设定指令时，将模式寄存器设定信号MRSZ激活的功能。模式寄存器 30与模式寄存器设定信号MRSZ的激活同步地接收地址信号RAD，并根 据接收的地址信号RAD来激活定时调制信号TADJ0 — 4中的任一个。 即，在该实施方式中，根据设定于模式寄存器30中的值来变更位线传输 信号BLTL2的非激活定时。地址信号RAD与被激活的定时调整信号 TADJ0—4的关系与图ll相同。与第四实施方式相同，预充电控制电路28根据定时调整信号TADJO 一4，调整与不输出被输出数据的位线相对应的非活动阵列一侧的位线传 输开关BT的断开定时。图15示出了在图14所示的预充电控制电路28中生成用于决定位线传 输开关BT的断开定时的定时信号BLTF1的定时变更电路28a。定时变更 电路28a包括缓冲电路28b、四个延迟电路28c、以及用于选择缓冲电路 28b和延迟电路28c的输出中的一输出的选择电路28d。缓冲电路28b以及选择电路28d与第四实施方式的缓冲电路26b以及 选择电路26d相同。延迟电路28c包括一对反相器、以及连接在反相器之 间的电阻和电容。延迟电路28c共同接收位线传输信号BTZ，并将延迟了 的信号输出给选择电路28d。延迟电路28c的延迟时间根据由电阻和电容 决定的时间常数而被设定。因此，电阻值和电容值之积越大，延迟电路 28c的延迟时间就越长。电阻R/2、 2R表示具有电阻R的1/2倍以及2倍 的电阻值。同样地，电容2C表示具有电容C的2倍的电容值。与第四实施方式相同，选择电路28d根据被激活的定时调整信号 TADJ0—4，选择延迟电路28c中任一个的输出或者缓冲电路28b的输出。 即，选择电路28d通过改变在用于生成位线传输信号BLTL2的信号路径 上存在的负载量来改变位线传输信号BLTL2的非激活定时。图16示出了嵌入有上述FCRAM的单晶片SOC (系统)。SOC除 FCRAM之外，还具有CPU、存储器控制器、周边电路、FLASH、以及电 源单元。存储器控制器为了通过CPU来存取FCRAM以及FLASH而动作。周边电路是定时器、通信接口等。电源单元生成在SOC内使用的多种电源电压。本发明也可应用于嵌入单晶片SOC中的FCRAM等半导体集成电路。如上所述，在该实施方式中也能够获得与上述的实施方式相同的效果。并且，可通过模式寄存器30来调整位线传输信号(例如，BLTL2) 的非激活定时。图17示出了本发明的第六实施方式。对于与在上述的实施方式中说明 的部件相同的部件，标以相同的符号并省略详细的说明。在该实施方式 中，代替第四实施方式(图7)的指令译码器12，形成了指令译码器 12B。另外，新形成了定时译码器32。其他结构与第四实施方式相同。 即，该实施方式的半导体集成电路形成为FCRAM。指令译码器12B除了不具有输出定时调整信号TADJ0—4的功能之 外，其他与图7的指令译码器相同。定时译码器32对从FCRAM的外部经 由试验垫片EXT2—0而提供的外部试验信号EXT2—0的逻辑电平进行译 码，并激活定时调整信号TADJ0—4中的一个。外部试验信号EXT2—0和被激活的定时调整信号TADJ0—4的关系与 图11的地址信号RAD2—0和定时调整信号TADJ0—4的关系相同。预充 电控制电路26内的未图示的定时变更电路26a根据定时调整信号TADJO 一4来改变位线传输信号BLTL2的非激活定时(断开定时)。即，在该实 施方式中，根据向试验垫片EXT2—0提供的信号的逻辑电平，改变位线传 输信号BLTL2的非激活定时。在该实施方式中，试验垫片EXT2—0在FCRAM内部被上拉到电源线 上。因此，当不提供外部实验信号EXT2—0时(默认状态)，定时译码器 32接收高逻辑电平的外部试验信号EXT2—0。此时，定时译码器32仅将 定时调整信号TADJ2激活为高逻辑电平。在封装FCRAM之前，将试验垫片EXT2—0压焊在电源线或者接地线 上，由此能够按照每个FCRAM芯片将位线传输信号BLTL2的非激活定 时设定为最佳，并能够以此状态出厂。如上所述，在该实施方式中，也能够获得与上述的实施方式相同的效果。并且，能够根据从FCRAM的外部提供的外部试验信号EXT2—0来调 整位线传输信号BLTL2的非激活定时。因此，在FCRAM的制造工序 (例如，试验工序)中，能够对每个FCRAM芯片调整读出裕量。图18示出了本发明的第七实施方式。对于与在上述实施方式中说明的 部件相同的部件，标以相同的符号并省略详细说明。在该实施方式中，代 替第四实施方式(图7)的指令译码器12，形成了指令译码器12B。另 外，新形成了熔丝电路34以及定时译码器32。其他结构与第四实施方式 相同。即，该实施方式的半导体集成电路形成为FCRAM。熔丝电路34具有熔丝FS2—0。当各个熔丝FS2 — 0被熔断(编程) 时，熔丝电路34输出低逻辑电平的熔丝信号F2—0，当各个熔丝FS2—0 不被熔断时，熔丝电路34输出高逻辑电平的熔丝信号F2—0。 g口，熔丝信 号F2—0分别示出了熔丝FS2—0的编程状态。与第六实施方式相同，定时译码器32对从熔丝电路34输出的熔丝信 号F2—0的逻辑电平迸行译码，激活定时调整信号TADJ0—4中的一个。 熔丝信号F2—0与被激活的定时调整信号TADJ0—4的关系与图11的地址 信号RAD2—0和定时调整信号TADJ0—4的关系相同。预充电控制电路 26中的未图示的定时变更电路26a根据定时调整信号TADJ0—4来改变位 线传输信号BLTL2的非激活定时(断开定时)。即，在该实施方式中， 根据表示熔丝FS2—0的编程状态的熔丝信号F2—0的逻辑电平来改变位 线传输信号(例如，BLTL2)的非激活定时。如上所述，在该实施方式中也能够获得与上述的实施方式相同的效 果。另外，能够根据熔丝FS2 — 0的编程状态来调整位线传输信号(例 如，BLTL2)的非激活定时。图19示出了本发明的第八实施方式。对于与在上述实施方式中说明的 部件相同的部件，标以相同的符号并省略详细的说明。在该实施方式中， 代替第四实施方式(图7)的指令译码器12以及预充电控制电路26，形 成了指令译码器12A以及预充电控制电路36。另外，新形成了模式寄存 器30。其他构成与第四实施方式相同。即，该实施方式的半导体集成电路 形成为FCRAM。指令译码器12A以及模式寄存器30与第五实施方式相同。但是模式寄存器30输出除定时调整信号TADJ0之外的定时调整信号TADJ1—4。 因此，在图11所示的试验码CODE中，RAD2—0 "000"被设定为禁止 使用(预留)。与第四实施方式相同，预充电控制电路36根据定时调整信号TADJ1 —4，调整与不被输出数据的位线相对应的非活动阵列一侧的位线传输开 关BT的断开定时。图20示出了在图19所示的预充电控制电路36中生成用于决定位线传 输开关BT的断开定时的定时信号BLTF1的定时变更电路36a。定时变更 电路36a包括缓冲电路28b、延迟电路36b、以及根据定时调整信号 TADJ1—4而选择来自延迟电路36b的延迟信号/BLTFl—4中的任一个的 选择电路36c。图21示出了图20的延迟电路36b的详细情况。延迟电路36b包括由 级联连接的两级反相器构成的延迟级36d、 36e、 36f、 36g。延迟级的延迟 时间为36d < 36e < 36f < 36g。为了縮短延迟时间，延迟级36d在前级的 CMOS反相器的输出上形成了与内部电源线VII连接的pMOS晶体管，在 后级的CMOS反相器的输出上形成了与接地线VSS连接的nMOS晶体 管。由此，从延迟信号/BLTF0的上升沿到延迟信号/BLTFl的下降沿的延 迟时间变短。向内部电源线VII提供的内部电源电压VII使用从FCRAM经由外部 电源端子而提供的外部电源电压来生成。内部电源电压VII是不依赖于外 部电源电压或芯片温度的固定电压。延迟级36e由通常的CMOS反相器构成。为了延长延迟时间，延迟级 36f的各个CMOS反相器在pMOS晶体管和nMOS晶体管之间配置了沟道 长度l比其他晶体管短的pMOS晶体管PS / nMOS晶体管NS。为了使延 迟时间最长，延迟级36g的各个CMOS反相器在pMOS晶体管和nMOS 晶体管之间配置了沟道长度L比其他晶体管长的pMOS晶体管PL / nMOS 晶体管NL。在延迟电路36b中，晶体管PS / NS、 PL / NL以外的晶体管的沟道长度L具有标准尺寸。例如，当将pMOS晶体管PS、 PL的沟道长度L设为 标准尺寸，使pMOS晶体管PS的栅极宽度W比标准尺寸长，并使pMOS 晶体管PL的栅极宽度W比标准尺寸短时，也能够获得相同的延迟时间。 即，在该实施方式中，通过选择具有晶体管沟道长度L或栅极宽度W不 同的晶体管的延迟级36d、 36e、 36f、 36g中的任一个，能够改变位线传输 信号(例如，BLTL2)的非激活定时。一般地，pMOS晶体管PS、 PL的延迟时间能够通过使栅极宽度W和 沟道长度L的W/L变大而减少，通过使W/L变小而增加。因此，即使使 pMOS晶体管PS的W/L变大，使pMOS晶体管PL的W/L变小也能得到 相同的延迟时间。即，通过在定时变更电路36形成栅极宽度W和沟道长 度L的至少任一个不同的晶体管，能够变更图10所示的位线传输信号 BLTL2的下降沿的生成定时。如上所述，在第八实施方式中，也能够获得与上述实施方式相同的效 果。并且，能够通过由选择电路36c选择晶体管尺寸不同的延迟级36d、 36e、 36f、 36g中的一个，来容易地变更位线传输信号(例如，BLTL2) 的非激活定时。图22示出了本发明第九实施方式中的模式寄存器30a以及定时变更电 路37a。对于与在上述的实施方式中说明的部件相同的部件，标以相同的 符号并省略详细的说明。在该实施方式中，代替第八实施方式的模式寄存 器30以及定时变更电路36a，形成了模式寄存器30a以及定时变更电路 37a。其他的结构与第八实施方式相同。即，该实施方式的半导体集成电 路形成为FCRAM。模式寄存器30a具有输出定时调整信号TADJ1—4和对定时调整信号 TADJ1—4的逻辑电平进行反转的定时调整信号/TADJl—4的功能。模式 寄存器30a的其他功能与模式寄存器30相同。定时变更电路37a包括缓冲电路28b、以及根据定时调整信号TADJ1 一4、 /TADJ1—4使延迟信号/BLTF0延迟并生成定时信号BLTF1的延迟电 路37b。图23示出了详细的延迟电路37b。延迟电路37b具有由级联连接的两级反相器构成的延迟级37d、 37e、 37f、 37g。延迟级的延迟时间是 37d<37e<37f<37g。延迟级37d、 37e、 37f、 37g被构成为在后级的CMOS 反相器的电源线VII、 VSS —侧添加了 pMOS晶体管以及nMOS晶体管。 延迟级37d、 37e、 37f、 37g的其他构成与图21所示的延迟级36d、 36e、 36f、 36g相同。新附加的pMOS晶体管以及nMOS晶体管的栅极接收定时调整信号 TADJ1—4、 /TADJ1—4。由此，使延迟信号/BLTF0延迟了的信号是根据 定时调整信号TADJ1—4、 /TADJ1—4从被选择的延迟级37d、 37e、 37f、 37g中的一个作为延迟信号/BLTFl—4中的一个而被输出。如图22所示， 延迟信号/BLTFl—4的信号线互相连接(连线或，Wired OR)。因此，与 第八实施方式相同，延迟电路37b能够根据定时调整信号TADJ1—4、 /TADJ1—4调整定时信号BLTF1的延迟时间。如上所述，即使在该实施方 式中也能得到与上述的实施方式相同的效果。图24示出了本发明的第十实施方式。对于与在上述的实施方式中说明 的部件相同的部件，标以相同的符号并省略详细的说明。在该实施方式 中，代替第四实施方式(图7)的指令译码器12以及预充电控制电路26 形成有指令译码器12A以及预充电控制电路40。另外，新形成了生成模 式寄存器30以及多种基板电压BP、 BN的基板电压生成电路38。该方式 的其他结构与第四实施方式相同。即，该实施方式的半导体集成电路形成 为FCRAM。基板电压生成电路38根据定时调整信号TADJ1—4变更基板电压 BP、 BN的电压值。基板电压BP被提供给构成图26所示的延迟电路40b 的pMOS晶体管的基板。基板电压BN被提供给构成延迟电路40b的 nMOS晶体管的基板。预充电控制电路40使用基板电压BP、 BN生成位线 传输信号BLTL2的下降沿的定时。图25示出了详细的图24所示的基板电压生成电路38。基板电压生成 电路38包括电阻列Rl、 R2以及选择电路38a、 38b。电阻列Rl在升压电 压线VPP和内部电源线VII之间具有串联配置的多个电阻。当接收了高逻 辑电平的定时调整信号TADJ1—4时，选择电路38a分别选择从电阻列Rl输出的电压VP1—4 (VP1<VP2<VP3<VP4)，并作为基板电压BP输出。电阻列R2在接地线VSS和负电压线VNG之间具有串联配置的多个 电阻。当接收了高逻辑电平的定时调整信号TADJ1—4时，选择电路38b 分别选择从电阻列R2输出的电压VN1—4 (VN1>VN2>VN3>VN4)，并 作为基板电压BN输出。换而言之，定时调整信号TADJ1—4的末尾的数 字越小基板电压BP越低，基板电压BN越高。图26示出了在图25所示的预充电控制电路40生成决定位线传输开关 BT的断开定时的定时信号BLTF1的定时变更电路40a。定时变更电路40a 包括缓冲电路28b以及延迟电路40b。延迟电路40b通过级联连接的一对CMOS反相器构成。各个CMOS 反相器的pMOS晶体管以及nMOS晶体管的基板分别接受基板电压BP、 BN。基板电压BP越低PMOS晶体管的阈值电压(绝对值)越低，pMOS 晶体管越容易接通。基板电压BN (负电压)越高nMOS晶体管的阈值电 压越低，nMOS晶体管越容易接通。如图25所述，定时调整信号TADJ1—4的末尾的数字越小基板电压 BP越低，基板电压BN越高。此时，由于pMOS晶体管以及nMOS晶体 管的阈值电压下降，因此延迟电路40b的延迟时间变短。这样，定时变更 电路40a利用可变的基板电压并根据定时调整信号TADJ1—4调整定时信 号BLTF1的延迟时间。如上所述，在该实施方式中，也能够获得与上述实施方式相同的效 果。并且，能够通过变更基板电压BP、 BN而容易地变更位线传输信号 (例如，BLTL2)的下降沿的生成定时。图27示出了本发明的第十一实施方式。对于与在上述实施方式中说明 的部件相同的部件，标以相同的符号并省略详细的说明。在该实施方式 中，代替第十实施方式的基板电压生成电路38以及预充电控制电路40形 成有基板电压生成电路39以及预充电控制电路41。该方式的其他结构与 第十实施方式相同。即，该实施方式的半导体集成电路形成为FCRAM。基板电压生成电路39生成电压彼此不同的基板电压BP1—4、 BN1 — 4。基板电压BPl—4的值被设定为BP1<BP2<BP3<BP4。基板电压BN1 —4的值被设定为BN1〉BN2〉BN3>BN4。预充电控制电路41根据定时调整 信号TADJ1—4，并使用基板电压BP1—4中的一个以及基板电压BN1—4 中的一个来生成位线传输信号(例如，BLTL2)的下降沿的定时。图28示出了在图27所示的预充电控制电路41生成决定位线传输开关 BT的断开定时的定时信号BLTF1的定时变更电路41a。定时变更电路41a 包括缓冲电路28b、延迟电路41b、 41c、 41d、 41e、以及与图20相同的选 择电路36c。延迟电路41b、 41c、 41d、 41e分别通过级联连接的一对CMOS反相 器构成。各个CMOS反相器的pMOS晶体管以及nMOS晶体管的基板分 别接受基板电压BP1—4、 BN1—4。根据基板电压BP1—4、 BN1—4的关 系，延迟电路41b 、 41c 、 41d 、 41e的延迟时间被设定为 41b<41c<41d<41e。延迟电路41b、 41c、 41d、 41e使延迟信号/BLTF0延 迟，并分别生成定时信号/BLTFl—4。选择电路36c根据定时调整信号TADJ1—4而选择/BLTF-4中的一 个，并作为定时信号BLTF1输出。由此，能够变更图IO所示的位线传输 信号BLTL2的下降沿的生成定时。如上所述，在第十一实施方式中，也能够获得与上述实施方式相同的 效果。并且，通过由选择电路36c选择被提供不同的基板电压BP1—4、 BN1—4的延迟电路41b、 41c、 41d、 41e中的一个，由此能够容易地变更 位线传输信号(例如，BLTL2)的下降沿的生成定时。图29示出了本发明的第十二实施方式。对于与在上述实施方式中说明 的部件相同的部件，标以相同的符号并省略详细的说明。在该实施方式 中，代替第十实施方式的基板电压变更电路38以及预充电控制电路40而 形成内部电压生成电路42以及预充电控制电路44。该方式的其他结构与 第十实施方式相同。即，该实施方式的半导体集成电路形成为FCRAM。内部电压生成电路42使用外部电源电压VDD生成内部电源电压 VII，并生成内部电源电压VIIl。内部电源电压VII是固定的电压，内部电 源电压VIII是可变的电压。内部电压生成电路42根据定时调整信号 TADJ1—4变更内部电源电压VIII的值。具体而言，定时调整信号TADJ1，内部电源电压VIII越高。预充电控制电路44使用内部电源电压VIII生成位线传输信号BLTL2的下降沿的定时。图30示出了在图29所示的预充电控制电路44生成用于决定位线传输 开关BT的断开定时的定时信号BLTF1的定时变更电路44a。定时变更电 路44a包括缓冲电路28b以及延迟电路44b。延迟电路44b通过级联连接 的一对CMOS反相器构成。各个CMOS反相器的pMOS晶体管的源极与 内部电源线VIII连接。如对图29的说明所示，定时调整信号TADJ1—4的末尾的数字越小内 部电源电压VIII越高。内部电源电压VIII越高延迟电路44b的延迟时间 越短。这样，定时变更电路44a利用可变的内部电源电压VIIl并根据定时 调整信号TADJ1—4调整定时信号BLTF1的延迟时间。由此，能够变更图 10所示的位线传输信号BLTL2的下降沿的生成定时。如上所述，在第十二实施方式中，也能够获得与上述实施方式相同的 效果。并且，能够通过变更内部电源线VIII来容易地变更位线传输信号 (例如，BLTL2)的下降沿的生成定时。图31示出了本发明第十三实施方式。对于与在上述实施方式中说明的 部件相同的部件，标以相同的符号并省略详细的说明。在该实施方式中， 代替第四实施方式(图7)的指令译码器12以及存储器核24形成有指令 译码器12B以及存储器24A。该方式的其他结构与第四实施方式相同。 即，该实施方式的半导体集成电路形成为FCRAM。 FCRAM与第四或第 五实施方式(图13、图16)相同，可构成为MCP或SOP。指令译码器12B根据试验指令以及被供给的试验码(行地址信号 RAD)将定时调整信号TADJ0-6中的一个激活为高逻辑电平。另外， FCRAM被加电后，作为默认定时调整信号TADJ2被激活为高逻辑电平。存储器核24A代替第四实施方式的预充电控制电路26而具有预充电 控制电路46。在该实施方式中，各个灵敏放大器SA仅与一对位线BL、 /BL连接。因此，存储器核24A不具有图7的位线传输部BT。另外，存 储器核24A具有如后所述的图32示出的预充电电容部PC。电容部PC的功能。即，为了控制如后所述的电容开关PSW、预充电开 关、以及均压开关的动作，预充电控制电路46作为输出开关控制信号CNT1—2、 BRS的开关控制部而进行动作。另外，预充电控制部46具有 根据定时调整信号TADJ0-6来变更开关控制信号(CNT1—2中的一个) 的非激活定时的功能，其中所述开关控制信号控制与如后所述的不被输出 数据的位线(BL、 /BL中的一个)连接的电容开关PSW的动作。预充电 控制电路46的其他功能与预充电控制电路26相同。图32示出了图31所示的存储器核24A的主要部分。预充电电容部 PC、预充电部PRE、列开关部CSW、以及灵敏放大器SA被设置在边界 区域BA1。存储单元阵列ARY的互补的位线对BL0-1、 /BL0-1分别与灵 敏放大器SA连接。距离边界区域BA1最近的存储阵列MC是冗余存储阵 列，并与冗余字线RWL连接。其他的基本结构除预充电电容部PC之外与 图9相同。预充电电容部PC具有分别与位线BL、 /BL相对应并由nMOS晶体管 构成的电容开关PSW以及被设置在电容开关PSW与预充电电压线VPR 之间的预充电电容PCA。预充电电容PCA作为连接在位线BL、 /BL上的 负载而被使用。被连接在位线BL、 /BL电容开关PSW的栅极分别接受开 关控制信号CNT1、 CNT2。开关控制信号CNT1—2由预充电控制信号46 生成。电容开关PSW与预充电电容PCA被形成在位于存储阵列ARY的外侧 的边界区域BA1。因此，可将预充电电容PCA与存储阵列MC的排列间 距无关地形成。即，可任意设定预充电电容PCA的电容值。图33示出了该实施方式的FCRAM的读出动作。在该例中，选择图 32所示的字线WL62并从粗虚线所示的与位线BL0、 /BL0连接的存储单 元MC中读出数据。基本的动作与上述图4相同。下面，着眼于位线 BL0、 /BL0进行说明。在这里，位线BL0、 /BL0与图4的数据线Dl、 D2 相对应。开关控制信号CNT1—2与用于断开图4开关CS1—2的开关控制 信号相对应。位线复位信号BRS2与用于断开图4开关PS1、 PS2、 ES1的 开关控制信号相对应。首先，在就要字线WL62被激活时，位线复位信号BRS被非激活在低 逻辑电平，并解除位线BL0、 /BL0与预充电电压线VPR的连接。同时， 与输出数据的位线BLO相对应的开关控制信号CNT1被非激活在低逻辑电 平(图33中的(a))。与位线BLO连接的电容开关PSW由开关控制信 号CNT1断开。由此，解除位线BLO与预充电电容PCA的连接。由于输 出数据的位线BLO的负载电容值减少，因此由数据输出而引起的位线BLO 的电压的变化量变大。之后，字线WL62被激活，数据被输出到位线BLO (图33中的 (b))。此时，与不被输出数据的位线/BLO连接的电容开关PSW接通。 因此，位线/BLO与预充电电容PCA连接，负载电容值增加。因此，当向 位线BLO输出数据而电压变化了时，能够抑制位线/BLO的电压因耦合电 容的影响而发生变化(图33中的(c))。即，可防止位线对BLO、 /BLO 的电压差变小。接着，在灵敏放大器SA就要开始放大动作时，与不被输出数据的位 线/BLO相对应的开关控制信号CNT2被非激活在低逻辑电平(图33中的 (d))。与不被输出数据的位线/BLO相对应的耦合电容的PCA从位线 /BLO切断。位线/BLO的负载电容值减少，由此可防止灵敏放大器SA对位 线对BLO、 /BLO的电压差进行放大的放大速度下降。接着，灵敏放大器SA进行动作，位线对BLO、 /BLO的电压差被放大 (图33中的(e))。在字线WL62被非激活后，完成灵敏放大器SA的 放大动作(图33中的(f))。之后，位线复位信号BRS以及开关控制信号CNT1—2被激活(图33 中的(g))。由此，位线对BLO、 /BLO被预充电到预充电电压线VPR (图33中的(h))。并且，完成读出动作。图34示出了变更与不被输出数据的位线相对应的开关控制信号的断开 定时时的试验指令序列。除了地址信号RAD的分配不同之外，其他与图 11相同。指令译码器12B根据试验指令以及被提供的试验码CODE将定 时调整信号TADJ0-6中的一个激活为高逻辑电平。在该实施方式中，与不被输出数据的位线相对应的开关控制信号CNT的非激活定时(断开定时)被试验码CODE改变。由此，图35所示的定时变更电路46a能够调整仅试验模式中开关控制信号CNT的断开定时。另 外，指令输入电路10以及地址输入电路16作为指令输入电路而进行动 作，所述指令输入电路接受用于变更开关控制信号CNT (CNT1或 CNT2)的断开定时的定时变更指令。被预留的地址信号RAD4 — 3能够用于变更控制位线复位信号BRS等 的预充电动作的其他信号的定时。在试验模式中被调整的断开定时被维持 到FCRAM电源被断开，或者被维持到通过试验指令再次调整断开定时。 另外，通过将本实施方式与第七实施方式(熔丝电路34)组合，能够不变 更光掩模而将开关控制信号CNT的非激活定时设定为最佳。图35示出了在图31所示的预充电控制电路46生成决定开关控制信号 CNT的断开定时的定时信号CNTF1的定时变更电路46a。定时变更电路 46a包括缓冲电路26b、级联连接的四个延迟电路26c、选择电路26d、以 及信号生成电路46b。缓冲电路26b、延迟电路26c、以及选择电路26d与第四实施方式(图 12)相同。信号生成电路接受定时信号BLTF0-1并生成开关控制信号 CNT1—2。但是当定时调整信号TADJ5被激活时，信号生成电路46b将与 不被输出数据的位线(BL、 /BL中的一个)相对应的开关控制信号 (CNT1—2中的一个)固定在接地电压VSS。此时，对应的电容开关 PSW总是断开，对应的位线不被连接在预充电电压线VPR上。g卩，对应 的位线维持不连接负载电容的状态。另外，当定时调整信号TADJ6被激活时，信号生成电路46b将与不被 输出数据的位线(BL、 /BL中的一个)相对应的开关控制信号(CNT1—2 中的一个)固定在内部电源电压VII上。此时，对应的电容开关PSW总是 接通，对应的位线总是被连接在预充电电压线VPR上。即，对应的位线总 是被维持在连接负载电容的状态。如上所述，在该实施方式中，也能够获得与上述实施方式相同的效 果。特别是能获得与第二实施方式相同的效果。图36示出了本发明的第十四实施方式。对于与在上述的实施方式中说明的部件相同的部件，标以相同的符号并省略详细说明。在该实施方式中，代替第十三实施方式(图31)的指令译码器12B、存储器核24A形成 有指令译码器12C以及存储器核24B。另外，新形成了熔丝电路34A。该 方式的其他构成与第十三实施方式相同。即，该实施方式的半导体集成电 路形成为FCRAM。根据随着试验指令以及被提供的试验码(行地址信号RAD)，指令译 码器12C将定时调整信号TADJ0—4中的一个激活为高逻辑电平(默认为 TADJ2)，并输出冗余字使能信号RWLEN。冗余字使能信号RWLEM是 确定是否将如后所述的图37所示的预充电电容部PC作为冗余存储单元使 用的信号。熔丝电路34A具有熔丝FS。当熔丝FS被切断(编程)时，熔丝电路 34A输出低逻辑电平的熔丝信号FSO，当熔丝FS不被切断时，熔丝电路 34A输出高逻辑电平的熔丝信号FSO。 g卩，熔丝信号FSO表示熔丝FS的 编程状态。熔丝信号FSO是确定是否将图37所示的预充电电容部PC作为 冗余存储单元使用的信号。熔丝信号FSO优先于冗余字使能信号 RWLEN。存储器核24B代替第十三实施方式的预充电控制电路46以及行译码 器RDEC具有预充电控制电路48以及行译码器RDEC2。在该实施方式 中，按照每个位线BL、 /BL在存储单元阵列ARY上形成多个预充电电容 部PC。存储器核24B除了预充电控制电路48和行译码器RDEC2的功能 之外，与第十三实施方式的存储器核24A相同。g卩，各个灵敏放大器SA 仅与一对位线BL、 /BL连接。行译码器RDEC2在接受了冗余字使能信号RWLEN的激活时，为了 将预充电电容部PC的一部分作为冗余存储单元使用，而切换译码功能。 当接受了低逻辑电平的熔丝信号FSO时，行译码器RDEC2为了与冗余字 使能信号RWLEN的逻辑电平无关地将预充电电容部PC的一部分作为冗余存储单元使用而切换译码功能。预充电控制电路48具有控制多个预充电电容部PC的功能。另外，预充电控制电路48与第十三实施方式相同，具有根据定时调整信号TADJO-6而变更开关控制信号CNT1—2的非激活定时的功能。当接受了激活的冗余字使能信号RWLEN时，预充电控制电路48停止向预充电电容部PC的 一部分提供开关控制信号CNT1—2。 g卩，预充电控制电路48作为根据冗 余字使能信号RWLEN来设定使用为负载的预充电电容PCA (图37)的 数量的开关选择电路而发挥作用。当接受了低逻辑电平的熔丝信号FS0时，预充电控制电路48与冗余 字使能信号RWLEN的逻辑电平无关地、停止向预充电电容部PC的一部 分提供开关控制信号CNT1 — 2。预充电控制电路48的其他功能与预充电 控制电路46相同。SP，预充电控制电路48具有与图35相同的定时变更电 路46a。图37示出了图36所示的存储器核24B的主要部分。各个预充电电容 部PC利用存储单元MC而形成。具体而言，电容开关PSW利用存储单元 MC的传输晶体管而构成，预充电电容PCA利用存储单元MC而构成。因 此，例如可利用已经被设计的存储单元阵列ARY。在该实施方式中，按照各个位线BL、 /BL形成一对电容开关PSW以 及预充电电容PCA。但是，当从指令译码器12C输出高逻辑电平的冗余字 使能信号RWLEN时，或者当从熔丝电路34A输出低逻辑电平的熔丝信号 FS0时，电容开关PSW中的一个以及预充电电容PCA中的一个作为冗余 存储单元而被使用。此时，作为冗余存储单元而被使用的电容开关PSW 的栅极从开关控制信号CNT1—2的信号线上切断，而被连接在冗余字线 RWU—2上。图38示出了变更与不被输出数据的位线相对应的开关控制信号的断开 定时时的试验指令序列。当地址信号RAD4 — 3为"00"时，指令译码器 12C将冗余字使能信号RWLEN激活为高电平。地址信号RAD的其他分 配与图34相同。被预留的地址信号RAD4—3可使用在变更控制位线复位信号BRS等 的预充电动作的其他信号的定时。在试验模式中被调整的定时被维持到 FCRAM的电源断开或者被维持到由试验指令再次调整断开定时。另外， 通过将本实施方式与第七实施方式(熔丝电路34)组合，由此能够不变更光掩模而将开关控制信号CNT的非激活定时设定为最佳。如上所述，在该实施方式中也能够获得与上述实施方式相同的效果。并且，利用存储阵列MC形成电容开关PSW以及预充电电容PCA，由此 能容易地进行存储器核24B的布局设计。为了能变更与各个位线BL、 /BL 连接的预充电电容PCA的数量，可按照每个被制造出的FCRAM得到最佳 的读出动作特性。换而言之，由于能转用已设计好的存储阵列单元ARY 的布局设计数据，因此可提高FCRAM的设计效率。由于能将不使用的预 充电电容PCA作为冗余存储单元使用，因此能提高补偿不良情况的效率， 并提高FCRAM的成品率。图39示出了本发明第十五实施方式。对于与在上述实施方式中说明的 部件相同的部件，标以相同的符号并省略详细说明。在该实施方式中，代 替第十三实施方式(图31)的存储器核24A形成有存储器核24C。该方式 的其他构成与第十三实施方式相同。即，该实施方式的半导体集成电路被 形成为FCRAM。另外，指令输入电路10以及地址输入电路16作为指令 输入电路而进行动作，所述指令输入电路接受用于变更后述的开关控制信 号CNT (CNT1或者CNT2)的断开定时的定时变更指令。试验指令序列 与上述图34相同。代替第十三实施方式的预充电控制电路46，存储器核24具有预充电 控制电路50。在该实施方式中，各个灵敏放大器SA仅与一对位线BL、 /BL连接。预充电控制电路50控制预充电电容部PC以及预充电部PRE的 功能与预充电控制电路46不同。预充电控制电路50的其他功能与预充电 控制电路46相同。图40示出了图39所示的存储器核24C的主要部分。存储器核24C除 了预充电部PRE的电路结构不同之外，与第十三实施方式的存储器核24A (图32)相同。在预充电部PRE的各个预充电电路中，将位线BL、 /BL 连接在预充电电压线VPR上的nMOS晶体管(预充电开关)的栅极接收 互相不同的位线复位信号BRS1—2。另外，将位线对BL、 /BL相互连接 的均压用的nMOS晶体管(均压开关)的栅极接受具有位线复位信号 BRS1—2的AND逻辑的位线复位信号BRS12。由此，位线对BL、 /BL的各个位线能够互相独立地接受预充电电压VPR。预充电电容PCA作为连接在位线BL、 /BL上的负载来使用。图41示出了该实施方式的FCRAM的读出动作。在该例中，字线 WL62被选择，从与图40中用粗虚线示出的位线BL0、 BL1连接的存储单 元MC读出数据。基本的动作与上述图5相同。下面，着眼于位线BLO、 /BLO来进行说明。从字线WL62被激活到灵敏放大器SA开始放大动作之 前的位线BLO、 /BLO的具体波形与图6中的(d)相同。在这里，位线 BLO、 /BLO与图6的数据线Dl、 D2相对应。开关控制信号CNT2以及位 线复位信号BRS2与用于断开图6的开关CS2以及开关PS2的开关控制信 号相对应。首先，在字线WL62就要被激活之前，位线复位信号BRS1被非激活 为低逻辑电平，从而被输出数据的位线BLO和预充电电压线VPR的连接 被解除。响应于位线复位信号BRS1的变化，位线复位信号BRS12被非激 活为低逻辑电平，从而位线对BLO、 /BLO的均压动作停止。同时，与被输 出数据的位线BLO相对应的开关控制信号CNT1被非激活为低逻辑电平 (图41中的(a))。与位线BLO连接的电容开关PSW通过开关控制信号CNT1断开。由 此，位线BLO与预充电电容PC的连接被解除。通过该解除，被输出数据 的位线BLO的负载电容值减少，因此因数据的输出而产生的位线BLO的 电压变化量变大。之后，字线WL62被激活，数据被输出到位线BLO上(图41中的 (b))。此时，与不被输出数据的位线/BLO连接的电容开关PSW接通。 因此，位线/BLO与预充电电容PCA连接，负载电容值增加。因此，当数 据被输出到位线BLO上且电压发生了变化时，能够抑制位线/BLO的电压 因耦合电容的影响而发生变化(图41中的(c))。即，能够防止位线对 BLO、 /BLO的电压差变小。在字线WL62被激活之后，在灵敏放大器SA开始放大动作之前，开 关控制信号CNT2被非激活为低逻辑电平(图41中的(d))。通过开关 控制信号CNT2的非激活，与不被输出数据的位线/BLO连接的电容开关PSW断开。由于位线/BLO和预充电电容PCA的连接被解除，因此位线 /BLO的负载电容值减少。通过位线复位信号BRS2的高逻辑电平，位线 /BLO与预充电电压线VPR连接。由于位线/BLO的负载电容值小，因此， 如图6的(d)所示，位线/BLO的电压迅速地下降到预充电电压VPR (与 基准电压VREF对应)。接着，在灵敏放大器SA就要开始放大动作之前，与不被输出数据的 位线/BLO相对应的位线复位信号BRS2被非激活为低逻辑电平(图41中 的(e))。由此，被充电到预充电电压VPR的位线/BLO被设定为悬浮状 态。接着，灵敏放大器SA开始动作，放大位线对BLO、 /BLO的电压差 (图41中的(f))。此后的动作与上述的图33相同，因此省略其说明。 如上所述，在该实施方式中，也能够获得与上述的实施方式相同的效果。 特别是能够获得与第三实施方式相同的效果。图42示出了本发明的第十六的实施方式。对于与在上述实施方式中说 明的部件相同的部件，标以相同的符号并省略详细说明。在该实施方式 中，代替第十四实施方式(图36)的存储器核24B，形成了存储器核 24D。其他的结构与第十四实施方式相同。即，该实施方式的半导体集成 电路形成为FCRAM。存储器核24D具有预充电控制电路52，以代替第十四实施方式的预充 电控制电路48。存储器核24D除了预充电控制电路50以及后面所述的图 43示出的预充电电路PRE之外，与第十四实施方式的存储器核24B相 同。即，各个灵敏放大器SA仅与一对位线BL、 /BL连接。与第十五实施方式的预充电控制电路50相同，预充电控制电路52具 有生成位线复位信号BRS11—2、 BRS12的功能。预充电控制电路50的其 他功能与第十四实施方式中的预充电控制电路48相同。图43示出了图42所示的存储器核24D的主要部分。存储器核24D只 是预充电电路PRE的结构与第十四实施方式(图37)不同。g卩，多个预 充电电容部PC按照每个位线BL、 /BL而形成。电容开关PSW利用存储 单元MC的传输晶体管而构成，预充电电容PCA利用存储单元MC的电容而构成。预充电电路PRE与第十五实施方式(图40)相同。预充电电路PRE 的动作与第十五实施方式(图41)相同。另外，与第十四实施方式相同， 在该实施方式中可将预充电电容部PC的一部分作为冗余存储单元来使 用。如上所述，在该实施方式中也能够获得与上述实施方式相同的效果。图44示出了本发明第十七实施方式的存储器核的主要部分。对于与在 上述实施方式中说明的部件相同的部件，标以相同的符号并省略详细说 明。在该实施方式中，用具有位线扭曲(twist)结构的存储单元阵列ARY 置换了第十三实施方式(图31)中的存储单元阵列ARY。位线扭曲结构 具有位线BL、 /BL相互交叉的交叉部CRS。预充电电容部PC按照每个位 线对BL、 /BL被配置在交叉部CRS的两侧。另外，也可以将具有位线扭 曲结构的存储单元阵列ARY应用于第十四 第十六实施方式。如上所述，在该实施方式中也能够获得与在上述实施方式相同的效 果。并且，通过将预充电电容部PC配置在交叉部CRS的两侧，能够容易 地控制各个预充电电容部PC的动作。另外，在位线BL、 /BL较长的情况 下，也能够可靠地实施对位线BL、 /BL的预充电控制。另外，也可以在第十三 十七的实施方式中应用第五实施方式(图 14)的模式寄存器的方法，并根据模式寄存器中设定的值来改变开关控制 信号CNT2的非激活定时。同样地，在第十四和第十六实施方式中，也可 以通过模式寄存器来设定作为负载使用的预充电电容PCA的数量。也可以在第十三 十七的实施方式中，形成与第六实施方式(图17) 相同的垫片和定时译码器，并根据模式寄存器中设定的值来改变开关控制 信号CNT2的非激活定时。同样地，在第十四以及第十六实施方式中，也 可以通过垫片以及定时译码器来设定作为负载使用的预充电电容PCA的数也可以在第十三 十七实施方式中，形成与第七实施方式(图18)相 同的熔丝电路和定时译码器，并根据模式寄存器中设定的值来改变开关控 制信号CNT2的非激活定时。可以将第四以及第五的实施方式(图12、图15)的定时变更电路4626a、 28a应用在第十四 十七的实施方式中。或者，也可以应用第八 十二 实施方式的定时变更电路36a、 37a、 40a、 41a、 44a。 g卩，在第十四 十七 实施方式中，也可以通过有选择地使用沟道长度L以及栅极宽度W中至 少一个不同的多个延迟级，来调整开关控制信号CNT的非激活定时。可 通过改变向延迟电路的晶体管的基板提供的基板电压，来调整开关控制信 号CNT的非激活定时。或者可通过改变向延迟电路提供的电源电压，来 调整开关控制信号CNT的非激活定时。第四实施方式的MCP (图13)也可以利用第一 第三、第五 第七 实施方式的半导体集成电路芯片来构成。同样地，第五实施方式的SOC (图16)也可以利用第一 第四、第六 第十七实施方式的半导体集成电 路来构成。本发明不仅可应用于与灵敏放大器SA连接的位线BL、 /BL的预充电 控制，还可应用于与读出放大器RA连接的局部数据总线LDB的预充电控 制。或者也可应用于具有差动放大器和与该差动放大器连接的互补的数据 总线的逻辑芯片等中。本发明不仅可应用于FCRAM，还可应用于一般的DRAM、 SDRAM、或者虚拟SRAM中。工业实用性本发明可应用于具有差动放大器和与该差动放大器连接的互补的数据 线的半导体集成电路中。
权利要求
1.一种半导体集成电路，其特征在于，包括一对数据输出部，分别具有互补的数据线对，并向被预充电到基准电压的所述数据线中的一个输出数据；互补的连接配线对；差动放大器，与所述连接配线对连接，并放大所述连接配线对的电压差；放大器开关，分别将所述连接配线连接到所述数据线上；以及开关控制部，输出分别控制所述放大器开关的动作的放大器开关控制信号；所述开关控制部在由所述数据输出部中的一个向所述数据线对中的一个数据线输出数据时，通过所述放大器开关控制信号，接通与输出数据的数据输出部的数据线对连接的一对放大器开关，并且在从所述数据输出部中的一个输出数据后到所述差动放大器开始放大动作之前的期间，接通被连接在不输出数据的数据输出部中的、与不被输出数据的数据线相对应的数据线上的放大器开关。
2. 如权利要求1所述的半导体集成电路，其特征在于， 所述开关控制部在所述数据输出部中的一个输出数据之前，断开被连接在不输出数据的数据输出部中的、与被输出数据的数据线相对应的数据 线上的放大器开关。
3. 如权利要求1所述的半导体集成电路，其特征在于， 所述开关控制部在所述差动放大器开始放大动作之前，断开被连接在不输出数据的数据输出部中的、与不被输出数据的数据线相对应的数据线 上的放大器开关。
4. 如权利要求3所述的半导体集成电路，其特征在于， 包括预充电开关，所述预充电开关分别被配置在所述数据线和被提供所述基准电压的基准电压线之间，所述开关控制部输出分别控制所述预充电开关的动作的预充电开关控制信号，并且通过所述预充电开关控制信号，在从所述数据输出部中的一 个输出数据后到所述差动放大器开始放大动作之前的期间，接通与不输出 数据的数据输出部的数据线对连接的预充电开关。
5. 如权利要求1所述的半导体集成电路，其特征在于， 包括将所述数据线对的数据线互相连接的均压开关，所述开关控制部输出分别控制所述均压开关的动作的均压开关控制信 号，并且通过所述均压开关控制信号，断开与输出数据的数据输出部的数 据线对连接的均压开关，并在从该数据输出部输出数据后到所述差动放大 器开始放大动作之前的期间，接通与不输出数据的数据输出部的数据线对 连接的均压开关。
6. 如权利要求1所述的半导体集成电路，其特征在于， 所述各个数据输出部是具有多个存储单元的存储单元阵列， 所述各个数据线对是分别与所述存储单元连接的互补的位线对。
7. 如权利要求1所述的半导体集成电路，其特征在于，所述开关控制部包括定时变更电路，所述定时变更电路用于变更所述 放大器开关控制信号的生成定时。
8. —种半导体集成电路，其特征在于，包括数据输出部，具有互补的数据线对，并向被预充电到基准电压的所述数据线中的一个输出数据；差动放大器，与所述数据线对连接，并放大所述数据线对的电压差； 电容开关以及可作为负载使用的预充电电容，被串联配置在所述各个 数据线与被提供所述基准电压的基准电压线之间；以及开关控制部，输出分别控制所述电容开关的动作的开关控制信号； 所述开关控制部在由所述数据输出部向所述数据线对中的一个数据线 输出数据时，通过开关控制信号，断开与被输出数据的数据线相对应的接 通着的电容开关，并在从所述数据输出部输出数据后到所述差动放大器开 始放大动作之前的期间，接通与不被输出数据的数据线相对应的接通着的 电容开关。
9. 如权利要求8所述的半导体集成电路的特征在于，所述开关控制部在所述差动放大器开始放大动作之前，断开与不被输 出数据的数据线相对应的接通着的电容开关。
10. 如权利要求8所述的半导体集成电路，其特征在于， 所述各个数据输出部是具有多个存储单元的存储单元阵列， 所述各个数据线对是分别与所述存储单元连接的互补的位线对。
11. 如权利要求io所述的半导体集成电路，其特征在于，所述各个存储单元包括保持数据的存储单元电容和传输晶体管， 所述电容开关以及所述预充电电容使用所述存储单元的传输晶体管和 存储单元电容而形成。
12. 如权利要求11所述的半导体集成电路，其特征在于，包括 与所述各个数据线连接的多个所述电容开关以及多个所述预充电电容；开关选择电路，设定作为负载使用的预充电电容的数量；以及 冗余控制电路，将由不作为负载使用的预充电电容和与该预充电电容 连接的电容开关构成的存储单元作为用于补偿不良的冗余存储单元使用。
13. 如权利要求8所述的半导体集成电路，其特征在于，包括 与所述各个数据线连接的多个所述电容开关以及多个所述预充电电容；以及设定作为负载使用的预充电电容的数量的开关选择电路。
14. 如权利要求8所述的半导体集成电路，其特征在于， 所述开关控制部包括定时变更电路，所述定时变更电路用于变更所述开关控制信号的生成定时。
15. —种半导体集成电路，其特征在于，包括数据输出部，具有互补的数据对，并向被预充电到基准电压的所述数 据线中的一个输出数据；差动放大器，与所述数据线对连接，并放大所述数据线对的电压差；电容开关以及可作为负载使用的预充电电容，被串联配置在所述各个 数据线和被提供所述基准电压的基准电压线之间；预充电开关，被配置在所述各个数据线和被提供所述基准电压的基准电压线之间；以及开关控制部，输出分别控制所述电容开关以及所述预充电开关的动作的开关控制信号；所述开关控制部在所述数据输出部向所述数据线对中的一个数据线输 出数据时，通过所述开关控制信号，断开与被输出数据的数据线相对应的 接通着的电容开关，在从所述数据输出部输出数据之后到所述差动放大器 开始放大动作之前的期间，断开与不被输出数据的数据线相对应的接通着 的电容开关，然后断开与不被输出数据的数据线相对应的接通着的预充电 开关。
16. 如权利要求15所述的半导体集成电路，其特征在于， 所述开关控制部在所述数据输出部输出数据之前，断开与被输出数据的数据线相对应的接通着的电容开关以及预充电开关。
17. 如权利要求15所述的半导体集成电路，其特征在于， 所述各个数据输出部是具有多个存储单元的存储单元阵列， 所述各个数据线对是分别与所述存储单元连接的互补的位线对。
18. 如权利要求17所述的半导体集成电路，其特征在于， 所述各个存储单元包括保持数据的存储单元电容和传输晶体管， 所述电容开关和所述预充电电容使用所述存储单元的传输晶体管以及存储单元电容而形成，所述预充电开关使用所述存储单元的传输晶体管而形成。
19. 如权利要求15所述的半导体集成电路，其特征在于，包括 与所述各个数据线连接的多个所述电容开关以及多个所述预充电电容；以及设定作为负载使用的预充电电容的数量的开关选择电路。
20. 如权利要求15所述的半导体集成电路，其特征在于， 所述开关控制部具有定时变更电路，所述定时变更电路用于变更所述开关控制信号的生成定时。
全文摘要
由一对数据输出部中的一个向被预充电到基准电压的数据线对中的一个数据线输出数据。在向数据线对中的一个输出数据后到差动放大器开始放大动作之前的期间，开关控制部将该数据线对中的一个数据线连接到不输出数据的数据输出部中的、与不被输出数据的数据线相对应的数据线上。由此，数据线对中的一个数据线的负载量增加。因此，能够防止数据线对中的另一个数据线的电压由于输出数据时耦合电容的影响而发生变化。其结果是，能够防止在差动放大器开始放大动作时数据线对和连接线对的电压差变小。即，能够防止数据的读出裕量由于耦合电容而下降。
文档编号G11C11/401GK101258556SQ200580051488
公开日2008年9月3日 申请日期2005年9月9日 优先权日2005年9月9日
发明者小林广之 申请人:富士通株式会社