专利名称：适用于低电压的高线性度cmos模拟开关的制作方法
技术领域：
本发明属于集成电路技术领域，具体涉及一种适用于低电压的高线性度CMOS模拟开关。
背景技术：
在当今混合信号集成电路设计领域中，开关电容电路正扮演着极其重要的角色。过去，电路中往往会使用电阻，但在CMOS工艺里很难精确控制的电阻阻值，因此电路的精度会受到很大制约。相比之下，实现精确的电容则较为容易，因此开关电容电路可以获得更高的精度。此外，开关电容电路利用了电荷存储原理，故具有更大的动态范围和更好的温度特性。凭借其自身的诸多优点，开关电容电路已被广泛的应用于音频调制、无线收发机的基带信号处理等系统中。就具体电路而言，主要为模/数、数/模转换器和各种滤波器。
但随着集成电路的发展，简单的开关电容电路的问题渐渐体现出来。图1显示了一个简单的开关电容电路，当时钟Ck为高电平(电源电压Vdd)时，可以推导出开关1的导通电阻表达式如下RON=1μnCoxWL(Vdd-Vin-VTHN)]]>其中，RON为开关导通电阻，μn为电子迁移率，Cox为单位面积的栅氧化层电容，W/L为MOS管的宽长比，Vin为输入信号，VTHN为MOS管阈值电压。从表达式可以看出两个主要的问题首先，输入信号的最高电平必须低于MOS管栅极电压一个阈值电压(VTHN)才可以使开关导通，在电源电压不断降低的今天，这会严重影响到输入信号的摆幅；其次，开关的导通电阻会随着MOS管栅-源电压(Vdd-Vin)和阈值电压VTHN而变化，这直接影响到整个电路的线性度，使其不能满足当今高精度电路的要求。如何解决这两个问题，已成为开关电容电路的一个重要研究方向。
解决此问题的一个比较有效的方法是利用图2所示的技术，此技术早已在国外提出，具体可见H.Pan，M.Segami，M.Choi，J.Cao，and A.Abidi，″A 3.3-V 12-b 50-MS/sA/D Converter in 0.6-um CMOS with over 80-dB SFDR，″IEEE J.Solid-State Circuits，vol.35，NO.12，pp.1769-1780，Dec.2001。如图2所示，此电路由参考电阻3～4、恒流源5、运算放大器6、复制采样开关7、升压电路8～13、采样开关14组成。其中电阻4的阻值远大于电阻3的阻值，因此在节点15所得的分压值近似等于输入信号Vin。横流源5将复制采样开关7偏置在饱和区，由于运算放大器6和复制采样开关7形成负反馈，因此节点16和节点15的电压相同，都等于输入信号Vin。由于复制采样开关7的电流恒定，根据电流公式可知它的栅-源电压也基本恒定，所以节点17的电压始终比节点16(即Vin)高一个固定的值。最后将节点17的电压经过一个升压电路8～13提升一个固定电压后作为采样开关14栅端的控制电压，就可以使得14管的栅-源电压基本固定，从而消除了其变化所引入的非线性。同时，由于7管和14管的源端都等于Vin，因此它们具有相同的源一体偏衬电压，由下式可知它们的阈值电压相等，从而消除了阈值电压变化引入的非线性。其中升压电路8～13具体采用了图3所示的结构，图3中的Vin连接图2中的节点17，图3中的Vg连接图2中的节点18。
VTHN=VTH0+γsub[2|Φf|+VSB-2|Φf|]]]>这里，VTHO为本征阈值电压，γsub为体效应系数，Φf为表面势，VSB为源体电势差。然而从图2中可以看出，节点17的电压始终要比节点16的电压(即Vin)高一个阈值电压，由于运算放大器6的输出摆幅有限，16点的电压被严重限制，使得使用大摆幅输入信号成为了不可能。随着当今电源电压不断的降低，这个问题日益严重。因此，如何在保证开关线性度的同时增加开关的输入信号摆幅，已成为一个亟待解决的问题。
发明内容
本发明的目的在于提出了一种适用于低电压的高线性度CMOS模拟开关，以克服现有模拟开关摆幅较小的不足，满足当今低电压、高精度电路对模拟开关的严格要求。
本发明提出的新型模拟开关是适用于低电压的高线性度CMOS模拟开关，由3个分压电阻、1个运算放大器、1个复制采样开关、1个采样开关、1个伪采样开关、2个升压电路组成。由运算放大器和复制采样开关形成负反馈电路，从而为复制采样开关复制出与采样开关相同的阈值电压。再将复制采样开关的栅电压作为采样开关的控制信号，以消除采样开关导通电阻随输入信号和阈值电压的变化，从而大大提高了采样开关的线性度。同时利用2个升压电路，消除了运放输出摆幅对电路功能的限制，实现了低电压下的正常工作。
本发明的具体电路结构见图4所示。由分压电阻36～38、复制采样开关39、采样开关40、伪采样开关41、升压电路一、升压电路二、运算放大器56组成，分压电阻37和38形成从输入信号端到地之间的分压，分压输出连接到运算放大器56的正输入端。复制采样管39的漏端连接到输入信号端，栅端连接到升压电路一、升压电路二的共同输出端节点61，源端连接到运算放大器56的负输入端。分压电阻36的一端连接到复制采样开关39的源端，另一端连接到地。
升压电路一由受时钟Φ1控制的开关43、45和47、受反向时钟Φ2控制的开关42、46、48经电路连接组成。升压电路二由受时钟Φ1控制的开关49、53和55，受反向时钟Φ2控制的开关50、52和54经电路连接构成，升压电路一和升压电路二均为常规升压电路，具体电路结构见图5所示。升压电路一中，Vin连接到图4中运算放大器56的输出端，Vg连接到图4中采样开关40的栅端，Vout连接到图4中复制采样开关39的栅端。升压电路二中，Vin连接到图4中运算放大器56的输出端，Vg连接到图4中伪采样开关41的栅端，Vout连接到图4中复制采样开关39的栅端。采样开关40的漏端连接到输入信号端，栅端连接到升压电路一的输出端节点58，源端连接到采样输出端。伪采样开关41的漏端、源端短接在一起后连接到输入信号端，栅端连接到升压电路二的输出端节点62。
本发明中，电阻36和38具有相同的阻值，并大于电阻37的阻值。升压电路一利用两相时钟Φ1、Φ2控制。其中升压电路二利用相反的两相时钟Φ2、Ф1控制。其中复制采样开关39、伪采样开关41应该和采样开关40具有相同的尺寸。下面将具体说明其工作原理。
升压电路一和升压电路二的作用仅仅是将运放56的输出提升一个电压Vdd，并不引入其他的影响，故运算放大器56和复制采样开关39(采用NMOS管)形成负反馈，所以节点59和节点60的电平相等。由于电阻37远远小于电阻36和38，所以在节点60的分压基本等于输入信号Vin，那么节点59的电平也基本等于输入信号Vin。因此复制采样开关39的漏-源电压将非常小，管子工作在深线性区，这与采样开关40(采用NMOS管)的工作状态是一致的。通过调节电阻36、37、38的阻值，可以让39管和40管的漏-源电压基本相等。由于它们的漏端都接着Vin，因此它们的源端电位相等，即拥有相同的源-体偏衬电压VSB，故而拥有相等的阈值电压。
由于节点59和节点60的电平等于Vin，且电阻36和38相等，所以复制采样开关39的导通电阻等于电阻37。那么由下面的推导可以得到节点61的电位。所以将节点61的电压作为采样开关40的控制信号，就可以让采样开关40RON,M39=1μnCoxWL(V61-Vin-VTHN)=R37→V61=Vin+VTHN+1μnCoxWLR37]]>的导通电阻与Vin和VTHN都无关(见下式)，从而实现了很高的线性度。由于升压电路一和升压电路二的存在，使得运算放大器56的输出摆幅大大提高，从而可以实现很高的输入信号摆幅，适合于低电压模式下的工作。
RON,M40=1μnCoxWL(Vin+VTHN+1μnCoxWLR37-Vin-VTHN)=1μnCoxWL(1μnCoxWLR37)=R37]]>这里，RON，M39，RON，M40分别表示MOS管30和31的导通电阻，R20、R32分别表示电阻20、32的阻值，其余符号含义同前。
图1为采样开关原理图。
图2为传统高线性度开关电路图。
图3为传统高线性度开关中的电压提升电路图。
图4为本发明提出的适用于低电压的高线性度CMOS模拟开关结构图。
图5为本发明中所使用的电压提升电路图。
标号说明1、7、14、19、22、25、27、29、31、32、33、34、39、40、41、63、66、69、71、73、75、76、77、78为NMOS管，28、30、72、74、79为PMOS管，2、10、20、23、26、44、51、64、67、70、为电容，3、4、36、37、38为电阻，5为电流源，6、56为运算放大器，21、24、65、68为反向器，8、12、43、45、47、49、53、55为时钟Φ1控制的开关，9、11、13、42、46、48、50、52、54为反相时钟Φ2控制的开关，57、58、59、60、61为节点。
具体实施例方式
下面结合附图进一步描述本发明。
在图4中，电阻36和38具有相同的阻值，并远大于电阻37的阻值。输入信号Vin经过电阻37、38分压后，在节点60产生一个近似等于Vin的信号，作为运算放大器56正端的输入。运算放大器56和复制采样开关39组成负反馈电路，使得节点59的电压等于节点60的电压，即近似等于输入信号Vin，因此复制采样开关39工作在深线性区，与采样开关40的状态一致。通过调节电阻36、37、38的阻值，可以让复制采样开关39和采样开关40的漏-源电压基本相等。由于它们的漏端都接Vin，则源电位相等，即有相同的体效应，从而具有相同的阈值电压VTHN。由于节点43和节点44的电平等于Vin，且电阻20和22相等，可得晶体管23的导通电阻RON，M23等于电阻37的阻值，由此可以推导出节点61的电压如下。最后再把节点61的电压作为采样开关40栅端V61=Vin+VTHN+1μnCoxWLR37]]>
(节点58)的控制电压，则可以计算出40管的导通电阻将与输入信号和阈值电压电压无关(见下式)，因此可以达到很高的线性度。
RON,M40=1μnCoxWL(Vin+VTHN+1μuCoxWLR37+Vin-VTHN)=1μnCoxWL(1μnCoxWLR37)=R37]]>下面再对本开关的低电压工作原理加以阐述。在本开关中，使用了两个升压电路。其中升压电路一在两相时钟Φ1、Φ2下工作，而升压电路二在相反的两相时钟Φ2、Ф1下工作。它们的目的都是将节点57的电位提升一个固定值Vdd，从而实现电路在低电压下正常工作。如果没有这两个电压提升电路，当输入信号Vin接近Vdd时，节点61的电压也会跟随Vin接近Vdd，那么节点57的电平将会超出Vdd。而运放的输出摆幅却不可能超出Vdd，因此电路的工作会受到运放输出摆幅的限制。当加入电压提升电路以后，节点61的电压即使超出Vdd，也不会导致节点57的电压超出运放的输出摆幅。因此电路仍然可以正常工作。从图3中可以看到，当时钟Φ2有效时，采样开关54导通，伪采样开关41截止；当时钟Φ1有效时，采样开关40截止，伪采样开关41导通。无论在那个时钟相位下，运放都有恒定的负载，更保证了电路的正常工作。在实际使用中，升压电路采用图5的结构，它是从图3的电路改进而来。对于升压电路一，应将图5中的Vin接到图4中的57节点，将图5中的Vout接到图4中的61节点，将图5中的Vg接到图4中的58节点。对于升压电路二，应将图5中的Vin接到图4中的57节点，将图5中的Vout接到图4中的61节点，将图5中的Vg接到图4中的58节点。
权利要求
1.一种适用于低电压的高线性度CMOS模拟开关，其特征在于由分压电阻(36、37、38)、复制采样开关(39)、采样开关(40)、伪采样开关(41)、升压电路一、升压电路二、运算放大器(56)经电路连接构成；其中，分压电阻(37)和(38)形成从输入信号端到地之间的分压，分压输出连接到运算放大器(56)的正输入端；复制采样管(39)的漏端连接到输入信号端，栅端连接到升压电路一和升压电路二的共同输出端节点(61)，源端连接到运算放大器(56)的负输入端；分压电阻(36)的一端连接到复制采样开关(39)的源端，另一端连接到地。
2.根据权利要求1所述的适用于低电压的高线性度CMOS模拟开关，其特征在于电压提升电路一的Vin连接到运算放大器(56)的输出端，Vg连接到采样开关(40)的栅端，Vout连接到复制采样开关(39)的栅端。
3.根据权利要求1所述的适用于低电压的高线性度CMOS模拟开关，其特征在于电压提升电路二的Vin连接到运算放大器(56)的输出端，Vg连接到伪采样开关(41)的栅端，Vout连接到复制采样开关(39)的栅端。
4.根据权利要求1所述的适用于低电压的高线性度CMOS模拟开关，其特征在于采样开关(40)的漏端连接到输入信号端，栅端连接到升压电路一的输出端节点(58)，源端连接到采样输出端。
5.根据权利要求1所述的适用于低电压的高线性度CMOS模拟开关，其特征在于伪采样开关(41)的漏端、源端短接在一起后连接到输入信号端，栅端连接到升压电路二的输出端节点(62)。
全文摘要
本发明属集成电路技术领域，具体为一种适用于低电压的高线性度CMOS模拟采样开关。它由3个分压电阻、1个运算放大器、1个复制采样开关、1个采样开关、1个伪采样开关、2个升压电路组成。由运算放大器和复制采样开关形成负反馈电路，从而为复制采样开关复制出与采样开关相同的阈值电压。再将复制采样开关的栅电压作为采样开关的控制信号，以消除采样开关导通电阻随输入信号和阈值电压的变化，从而大大提高了采样开关的线性度。同时利用2个升压电路，消除了运放输出摆幅对电路功能的限制，实现了低电压下的正常工作。
文档编号G11C27/00GK1901372SQ200610029169
公开日2007年1月24日 申请日期2006年7月20日 优先权日2006年7月20日
发明者彭云峰, 严伟, 周锋 申请人:复旦大学