专利名称：输出具有随机计数值的计数信号的计数器的制作方法
技术领域：
本发明总地涉及一种半导体器件，且更具体地涉及一种计数器。
发明内容
一般而言，计数器一般用作一种用于测量半导体存储器件内的特定操作时间(例如，DRAM的刷新周期)的器件，或者一种用于生成具有从初始值逐渐增加的位值的信号的器件(例如，半导体存储器件的地址发生器)。
在现有技术计数器中，当执行计数操作时，累积的计数值逐渐增加或减少。例如，图1中示出由4位计数器输出的计数信号COUNT的时序图，该计数器同时执行计数操作。参见图1，当现有技术计数器执行计数操作时，计数信号COUNT的位B0到B3的逻辑值改变如下表。
表1
同时，随着半导体器件的制造技术的发展，已经开发了具有各种操作性能的半导体器件。因此，存在根据半导体器件的操作性能使计数器的计数操作多样化的需求。
发明内容
本发明的一个实施例是其提供一种可通过输出具有随机计数值的计数信号而执行半导体器件的各种操作的计数器。
根据本发明的一方面的计数器包括时钟发生器和计数电路。时钟发生器基于输入时钟信号生成具有不同相位的第一和第二时钟信号。响应第一和第二时钟信号，计数电路执行计数操作并且输出具有随机计数值的计数信号。
根据本发明的另一方面的计数器包括第一反相器和计数电路。第一反相器将输入信号取反并且输出经取反的输入信号。计数电路响应输入信号和经取反的输入信号执行计数操作，并且输出具有随机计数值的计数信号。计数信号包括第一和第二位。计数电路包括第一触发器，其响应输入信号而接收输出信号并且输出第一位；以及第二触发器，其响应经取反的输入信号而接收第一位并且输出第二位和具有与第二位的逻辑值相对的逻辑值的输出信号。
根据本发明再另一方面的计数器包括时钟发生器和计数电路。时钟发生器基于输入时钟信号生成具有不同相位的第一和第二时钟信号。响应第一和第二时钟信号，计数电路执行计数操作并且输出具有随机计数值的计数信号。计数信号包括第一到第四位。计数电路包括第一反相器，将第一时钟信号取反并且输出经取反的第一时钟信号；第二反相器，将第二时钟信号取反并且输出经取反的第二时钟信号；第一触发器，响应第一时钟信号而接收第一输出信号并且输出第一位；第二触发器，响应经取反的第一时钟信号而接收第一位并且输出第三位和具有与第三位的逻辑值相对的逻辑值的第一输出信号；第三触发器，响应第二时钟信号而接收第二输出信号并且输出第二位；以及第四触发器，响应经取反的第二时钟信号而接收第二位并且输出第四位和具有与第四位的逻辑值相对的逻辑值的第二输出信号。
通过当结合附图考虑时参考下面的详细说明，本发明的更完整理解及其许多伴随的优点将由于其被更好理解而容易地显而易见，图中类似的参考符号指示相同或类似的部件，其中图1是时序图，图示了由相关技术中的计数器生成的计数信号的位；图2是根据本发明的一实施例的计数器的电路图；图3是与图2中所示的时钟发生器的操作相关的信号的时序图；图4和5是图2中所示的触发器的详细电路图；图6是与图2中所示的计数器的操作相关的信号的时序图；图7是根据本发明的另一实施例的计数器的电路图；以及图8是根据本发明的再另一实施例的计数器的电路图。
具体实施例方式
现在将参照附图结合某些示范性实施例详细描述本发明。
图2是根据本发明的一实施例的计数器的电路图。
参见图2，计数器100包括时钟发生器110和计数电路120。
时钟发生器110基于输入时钟信号CLK生成具有不同相位的时钟信号CLK1和CLK2。更详细地，时钟发生器110包括反相器111和D触发器112和113。反相器111将输入时钟信号CLK取反并且输出经取反的输入时钟信号CLKB。D触发器112通过时钟输入端子CK接收输入时钟信号CLK，通过输入端子D接收输出信号OUT1，并且通过输出端子Q输出时钟信号CLK1。D触发器113通过时钟输入端子CK接收经取反的输入时钟信号CLKB，通过输入端子D接收时钟信号CLK1，并且通过输出端子Q输出时钟信号CLK2，以及输出具有与时钟信号CLK2的逻辑值相对的逻辑值的输出信号OUT1。响应清除信号CLR，D触发器113被重置。
计数电路120响应时钟信号CLK1、CLK2而执行计数操作并且输出具有随机计数值的计数信号CNT。在本实施例中，将描述其中计数信号CNT是4位(即，计数信号CNT包括位W1到W4)的一实例。计数电路120包括反相器121和122以及触发器123到126。反相器121将时钟信号CLK1取反并且输出经取反的时钟信号CLK1B。反相器122将时钟信号CLK2取反并且输出经取反的时钟信号CLK2B。触发器123响应时钟信号CLK而接收输出信号OUT2并且输出位W1。触发器124响应经取反的时钟信号CLK1B而接收位W1，并且输出位W3和具有与位W3的逻辑值相对的逻辑值的输出信号OUT2。触发器125响应时钟信号CLK2而接收输出信号OUT3并且输出位W2。触发器126响应经取反的时钟信号CLK2B而接收位W2，并且输出位W4和具有与位W4的逻辑值相对的逻辑值的输出信号OUT3。
计数器100可以还包括时钟恢复电路130。时钟恢复电路130包括XOR门131到133。响应位W1和W3，XOR门131输出经恢复的时钟信号CLK1′。优选地，经恢复的时钟信号CLK1′可以具有与时钟信号CLK1的相位相同的相位。响应位W2、W4，XOR门132输出经恢复的时钟信号CLK2′。优选地，经恢复的时钟信号CLK2′可以具有与时钟信号CLK2的相位相同的相位。响应经恢复的时钟信号CLK1′、CLK2′，XOR门133输出经恢复的输入时钟信号CLK′。
图3是与图2中所示的时钟发生器的操作相关的信号的时序图。
参见图3，时钟信号CLK1被同步到时钟信号CLK的上升沿，并且时钟信号CLK2被同步到时钟信号CLK的下降沿，因此时钟信号CLK1和时钟信号CLK2的逻辑值被改变。从图3中可以看到，时钟信号CLK1、CLK2的逻辑值的改变类似′10′→′11′→′01′→′00′。
图4是图2中的112所示的触发器的详细电路图。图2中的触发器123和125具有与触发器112相同的构造和操作。因此，下面将触发器112作为实例来描述以避免重复。
触发器112包括反相器141、142和146，锁存电路143和145以及开关电路144。反相器141将输入时钟信号CLK取反，并将经取反的输入时钟信号CLKB输出到反相器142、锁存电路143和145以及开关电路144。反相器141可以使用包括PMOS晶体管P1和NMOS晶体管N1的CMOS反相器来实施。反相器141的构造和操作是本领域普通技术人员公知的并且因此将不描述。
反相器142响应输入时钟信号CLK和经取反的输入时钟信号CLKB将从触发器113接收的输出信号OUT1取反，并且输出经取反的输出信号OUT1B。优选地，当时钟信号CLK为逻辑低时，反相器142将输出信号OUT1取反，并且输出经取反的输出信号OUT1B。反相器142包括PMOS晶体管P2、P3和NMOS晶体管N2和N3。PMOS晶体管P2具有内部电压VDD输入到其的源和输出信号OUT1输入到其的栅。响应输出信号OUT1，PMOS晶体管P2被接通或关断。PMOS晶体管P3具有连接到PMOS晶体管P2的漏的源、输入时钟信号CLK输入到其的栅以及连接到节点D1的漏。响应时钟信号CLK，PMOS晶体管P3被接通或关断。NMOS晶体管N2具有连接到节点D1的漏和经取反的时钟信号CLKB输入到其的栅。响应经取反的时钟信号CLKB，NMOS晶体管N2被接通或关断。NMOS晶体管N3具有连接到NMOS晶体管N2的源的漏、输出信号OUT1输入到其的栅以及地电压VSS输入到其的源。响应输出信号OUT1，NMOS晶体管N3被接通或关断。
响应输入时钟信号CLK和经取反的输入时钟信号CLKB，锁存电路143锁存经取反的输出信号OUT1B并且输出锁存信号LAT1。锁存电路143包括连接到节点D1和D2的反相器147和148。更详细地，节点D1连接到反相器147的输出端子和反相器148的输入端子，并且节点D2连接到反相器147的输入端子和反相器148的输出端子。反相器147包括PMOS晶体管P4、P5以及NMOS晶体管N4和N5。PMOS晶体管P4和P5以及NMOS晶体管N4和N5与PMOS晶体管P2和P3以及NMOS晶体管N2和N3具有相同的结构和操作，并且因此将不描述。反相器147响应输入时钟信号CLK和经取反的输入时钟信号CLKB而操作。反相器148将经取反的输出信号OUT1B取反并且将经取反的信号作为锁存信号LAT1输出到节点D2。
开关电路144连接在锁存电路143和145之间，并且响应输入时钟信号CLK和经取反的输入时钟信号CLKB而将锁存信号LAT1传递到锁存电路145。开关电路144包括PMOS晶体管P7和NMOS晶体管N7。PMOS晶体管P7连接在节点D2和D3之间，并且响应经取反的输入时钟信号CLKB而接通或关断。NMOS晶体管N7连接在节点D2和D3之间，并且响应输入时钟信号CLK而接通或关断。优选地，当输入时钟信号CLK为逻辑高时，开关电路144输出锁存信号LAT1到锁存电路145。
锁存电路145响应输入时钟信号CLK和经取反的输入时钟信号CLKB而锁存从开关电路144接收的锁存信号LAT1并且输出锁存信号LAT2。锁存电路145包括连接到节点D3和D4的反相器149和150。更详细地，节点D3连接到反相器149的输出端子和反相器150的输入端子，并且节点D4连接到反相器149的输入端子和反相器150的输出端子。
反相器149包括PMOS晶体管P8和P9以及NMOS晶体管N8和N9。PMOS晶体管P8和P9以及NMOS晶体管N8和N9与PMOS晶体管P2和P3以及NMOS晶体管N2和N3具有相同的构造和操作，并且因此将不描述。反相器149响应输入时钟信号CLK和经取反的输入时钟信号CLKB而操作。反相器150将锁存信号LAT1取反并且将经取反的信号作为锁存信号LAT2输出到节点D4。反相器146将锁存信号LAT2取反并且将经取反的信号作为时钟信号CLK1输出。反相器146包括PMOS晶体管P11和NMOS晶体管N11。
图5是图2中的113所示的触发器的详细电路图。图2中的触发器124和126具有与触发器113相同的构造和操作。因此，为了简化描述，仅将触发器113的构造和操作作为实例描述。
触发器113包括反相器161、162、163、167和168，锁存电路164和166，开关电路165和重置电路169。
反相器161将经取反的输入时钟信号CLKB取反，并且将输入时钟信号CLK分别输出到反相器163、锁存电路164和166以及开关电路165。反相器161包括PMOS晶体管P21和NMOS晶体管N21。
反相器162将清除信号CLR取反并且输出经取反的清除信号CLRB。反相器162包括PMOS晶体管P22和NMOS晶体管N22。
反相器163响应经取反的输入时钟信号CLKB和输入时钟信号CLK将时钟信号CLK1取反，并且输出经取反的时钟信号CLK1B。反相器163包括PMOS晶体管P23和P24以及NMOS晶体管N23和N24。PMOS晶体管P23和P24以及NMOS晶体管N23和N24具有与PMOS晶体管P2和P3以及NMOS晶体管N2和N3相同的构造和操作，并且因此将不描述。
锁存电路164响应输入时钟信号CLK和经取反的输入时钟信号CLKB锁存经取反的时钟信号CLK1B并且输出锁存信号LAT11。锁存电路164包括连接到节点D11和D12的反相器171和172。更详细地，节点D11连接到反相器171的输出端子和反相器172的输入端子，并且节点D12连接到反相器171的输入端子和反相器172的输出端子。反相器171包括PMOS晶体管P25和P26以及NMOS晶体管N25和N26。PMOS晶体管P25和P26以及NMOS晶体管N25和N26与PMOS晶体管P2和P3以及NMOS晶体管N2和N3具有相同的构造和操作。反相器171响应输入时钟信号CLK和经取反的输入时钟信号CLKB而操作。反相器172将经取反的时钟信号CLK1B取反并且将经取反的信号作为锁存信号LAT11输出到节点D12。
开关电路165连接在锁存电路164和166之间，并且响应输入时钟信号CLK和经取反的输入时钟信号CLKB而将锁存信号LAT11输出到锁存电路166的输入节点D13。开关电路165包括PMOS晶体管P28和NMOS晶体管N28。PMOS晶体管P28连接在节点D12和D13之间，并且响应输入时钟信号CLK而接通或关断。NMOS晶体管N28连接在节点D12、D13之间，并且响应经取反的输入时钟信号CLKB而接通或关断。优选地，当输入时钟信号CLK为逻辑低时，开关电路165输出锁存信号LAT11到输入节点D13。
锁存电路166响应输入时钟信号CLK和经取反的输入时钟信号CLKB锁存通过输入节点D13从开关电路165接收的锁存信号LAT11，并且输出锁存信号LAT12。锁存电路166包括连接到节点D13和D14的反相器173和174。更详细地，节点D13连接到反相器173的输出端子和反相器174的输入端子，并且节点D14连接到反相器173的输入端子和反相器174的输出端子。反相器173包括PMOS晶体管P29和P30以及NMOS晶体管N29和N30。PMOS晶体管P29和P30以及NMOS晶体管N29和N30与PMOS晶体管P2和P3以及NMOS晶体管N2和N3具有相同的构造和操作，并且因此为了简化将不描述。反相器173响应输入时钟信号CLK和经取反的输入时钟信号CLKB而操作。反相器174将锁存信号LAT11取反并且将经取反的信号作为锁存信号LAT12输出到节点D14。
反相器167将锁存信号LAT12取反并且输出经取反的信号作为时钟信号CLK2。反相器167包括PMOS晶体管P11和NMOS晶体管N11。
反相器168将通过节点D13从开关电路165接收的锁存信号LAT11取反，并且输出经取反的信号作为输出信号OUT1。反相器168包括PMOS晶体管P33和NMOS晶体管N33。
响应经取反的清除信号CLRB，重置电路169将节点D13放电到地电压VSS，从而重置锁存电路166。重置电路169可以使用NMOS晶体管来实施。在此情形中，当经取反的清除信号CLRB为逻辑高时，重置电路169将节点D13放电到地电压VSS。
下面将参照图6描述计数器100的操作。
如果在设置期间清除信号CLR初始地变为逻辑低，则响应清除信号CLR，时钟发生器110的D触发器113和计数电路120的触发器124和126被重置。结果，D触发器113、124和126分别将输出信号OUT1、OUT2和OUT3输出为逻辑高。之后，如果时钟信号CLK1被切换，则时钟发生器110的D触发器112在时钟信号CLK的每个上升沿切换时钟信号CLK1。另外，D触发器113在时钟信号CLK的每个下降沿分别切换时钟信号CLK2和输出信号OUT1。
更详细地，在时钟信号CLK的第一上升沿，D触发器112接收输出信号OUT1并且将时钟信号CLK1输出为逻辑高。另外，在时钟信号CLK的第一下降沿，D触发器113接收时钟信号CLK1并且将时钟信号CLK2输出为逻辑高并且将输出信号OUT1输出为逻辑低。之后，在时钟信号CLK的第二上升沿，D触发器112接收输出信号OUT1并且将时钟信号CLK1输出为逻辑低。另外，在时钟信号CLK的第二下降沿，D触发器113接收时钟信号CLK1，并且将时钟信号CLK2输出为逻辑低并且将输出信号OUT1输出为逻辑高。
之后，每当时钟信号CLK1切换时，D触发器112和113就重复上面提到的操作过程。结果，当时钟信号CLK切换时，时钟信号CLK1、CLK2的逻辑值连续地改变类似′10′→′11′→′01′→′00′→′10′…。
计数电路120的反相器121和122分别将时钟信号CLK1和CLK2取反，并且分别输出经取反的时钟信号CLK1B和CLK2B。计数电路120的D触发器123到126以与D触发器112和113相似的方式操作。D触发器123在时钟信号CLK1的每个上升(riding)沿切换计数信号CNT的位W1，并且D触发器124在经取反的时钟信号CLK1B的每个上升沿切换计数信号CNT的位W2。
另外，D触发器125在时钟信号CLK2的每个上升(riding)沿切换计数信号CNT的位W3，并且D触发器126在经取反的时钟信号CLK2B的每个上升(riding)沿切换计数信号CNT的位W4。因此，计数信号CNT的位W1到W4的逻辑值和计数值被随机地改变，如下表中所示。
表2
同时，输入到计数器100的输入时钟信号CLK可以由时钟恢复电路130所恢复。响应位W1和W3，时钟恢复电路130的XOR门131输出经恢复的时钟信号CLK1′。响应位W2和W4，时钟恢复电路130的XOR门132输出经恢复的时钟信号CLK2′。响应经恢复的时钟信号CLK1′和CLK2′，时钟恢复电路130的XOR门133输出经恢复的输入时钟信号CLK′。输入时钟信号CLK与时钟信号CLK1和CLK2之间的关系可以以下面的逻辑运算等式来表达。
等式1CLK＝CLK1 XOR CLK2，CLK1＝CLK XOR CLK2，CLK2＝CLK XOR CLK1另外，输入时钟信号CLK与位W1到W4之间的关系可以以下面的逻辑运算等式来表达。
等式2CLK＝W1 XOR W2 XOR W3 XOR W4，W1＝CLK XOR W2 XOR W3 XOR W4，W2＝CLK XOR W1 XOR W3 XOR W4，W3＝CLK XOR W1 XOR W2 XOR W4，W4＝CLK XOR W1 XOR W2 XOR W3图7是根据本发明的另一实施例的计数器的电路图。
参见图7，计数器200包括时钟发生器210、计数电路220和时钟恢复电路230。
时钟发生器210基于输入时钟信号CLK输出时钟信号CLK1和CLK2。时钟发生器210包括反相器211和D触发器212和213。反相器211以及D触发器212和213具有与反相器111以及D触发器112和113相同的构造和操作，并且将不描述。
响应时钟信号CLK1和CLK2，计数电路220执行计数操作并且输出具有随机计数值的计数信号CNT。在本实施例中，将其中计数信号CNT是8位(即计数信号CNT包括位W11到W18)的实例作为实例来描述。计数电路220包括计数单元240和250。
响应从时钟发生器210接收的时钟信号CLK1和CLK2，计数单元240执行计数操作并且输出内部信号C1到C4。计数单元240包括反相器241_和242以及D触发器243到246。反相器241_和242以及D触发器243到246具有与反相器121_和122以及D触发器123到126相同的构造和操作，并且将不描述。
计数单元250包括输出单元260_和270。响应内部信号C1_和C3，输出单元260输出位W11、W13、W15和W17。输出单元260包括反相器261_和262以及D触发器263到266。反相器261_和262分别将内部信号C1_和C3取反，并且分别输出经取反的内部信号C1B_和C3B。响应内部信号C1，D触发器263输出位W11。在内部信号C1的每个上升(riding)沿，D触发器263切换位W11。响应经取反的内部信号C1B，D触发器264输出位W13。在经取反的内部信号C1B的每个上升(riding)沿，D触发器264切换位W13。响应内部信号C3，D触发器265输出位W15。在内部信号C3的每个上升(riding)沿，D触发器265切换位W15。响应经取反的内部信号C3B，D触发器266输出位W17。在经取反的内部信号C3B的每个上升(riding)沿，D触发器266切换位W17。D触发器263到266具有与D触发器123到126相同的构造和操作，并且因此将不描述。
响应内部信号C2_和C4，输出单元270输出位W12、W14、W16和W18。输出单元270包括反相器271_和272以及D触发器273到276。反相器271_和272分别将内部信号C2_和C4取反，并且分别输出经取反的内部信号C2B_和C4B。响应内部信号C2，D触发器273输出位W12。在内部信号C2的每个上升沿，D触发器273切换位W12。响应经取反的内部信号C2B，D触发器274输出位W14。在经取反的内部信号C2B的每个上升(riding)沿，D触发器274切换位W14。响应内部信号C4，D触发器275输出位W16。在内部信号C4的每个上升(riding)沿，D触发器275切换位W16。响应经取反的内部信号C4B，D触发器276输出位W18。在经取反的内部信号C4B的每个上升(riding)沿，D触发器276切换位W18。D触发器273到276具有与D触发器123到126相同的构造和操作，并且因此将不描述。
因此，计数信号CNT的位W11到W18的逻辑值和计数值如下表中所示地随机改变。
表3
在表3中，“A”表示当位W18是最低有效位时的计数值，且“B”表示当位W1是最低有效位时的计数值。
同时，计数器200还可以包括时钟恢复电路230。时钟恢复电路230包括恢复电路280、290。恢复电路280包括XOR门281到284。响应位W11、W13，XOR门281输出经恢复的内部信号C1′。响应位W15、W17，XOR门282输出经恢复的内部信号C3′。响应位W12、W14，XOR门283输出经恢复的内部信号C2′。响应位W16_和W18，XOR门284输出经恢复的内部信号C4′。优选地，经恢复的内部信号C1′到C4′具有与内部信号C1到C4相同的相位。
恢复电路290包括XOR门291到293。响应经恢复的内部信号C1′、C3′，XOR门291输出经恢复的时钟信号CLK1′。响应经恢复的内部信号C2′、C4′，XOR门292输出经恢复的时钟信号CLK2′。响应经恢复的时钟信号CLK1′、CLK2′，XOR门293输出经恢复的输入时钟信号CLK′。
图8是根据本发明的再另一实施例的计数器的电路图。图8中示出一计数器，其输出2位(即位W21、W22)计数信号CNT。
参见图8，计数器300包括反相器310和计数电路320。反相器310将输入信号IN取反并且输出经取反的输入信号INB。计数电路320响应输入信号IN和经取反的输入信号INB而执行计数操作并且输出具有随机计数值的计数信号CNT。计数信号CNT的位W21_和W22的时序图类似于图3中所示的时钟信号CLK1_和CLK2的时序图，并且输入信号IN的时序图类似于图3中所示的输入时钟信号CLK的时序图。计数电路320包括D触发器321_和322。D触发器321_和322具有与D触发器112_和113相同的构造和操作，并且因此将不描述。
在上面提到的实施例中，已经描述了输出2位、8位和16位计数信号CNT的计数器300、100和200。但是通过改变计数器的结构可以以各种方式改变计数信号CNT的位的数目。优选地，由计数器300产生的除计数信号CNT之外的计数信号CNT的位值可以设置为2N(N是大于1的自然数)。例如，在将生成32位计数信号CNT的情形中，两个D触发器可以进一步分别连接到图7所示的计数电路220的D触发器263到266和273到276的输出端子。
如上所述，根据本发明的计数器可以输出具有随机计数值的计数信号。因此，应用该计数器的半导体器件可以执行各种操作。
尽管已经结合当前认为是实际的示范性实施例描述了本发明，应该理解本发明不限于所公开的实施例，而相反地，本发明旨在覆盖包括在所附权利要求的精神和范围内的各种修改和等效设置。
权利要求
1.一种n位计数器，其中n是大于0的整数，所述计数器包括时钟发生器，基于输入时钟信号生成具有不同相位的第一和第二时钟信号；以及计数电路，响应所述第一和第二时钟信号而执行计数操作并且输出计数信号，其中在所述输入时钟的每2n个周期以非连续的、非单调增加或减少的方式输出从零(0)到2n减一(1)的每个值。
2.如权利要求1的计数器，其中所述时钟发生器包括第一反相器，将所述输入时钟信号取反并且输出经取反的输入时钟信号；第一触发器，其响应所述输入时钟信号而接收第二触发器的输出信号并且输出所述第一时钟信号；以及第二触发器，其响应所述经取反的输入时钟信号而接收所述第一时钟信号并且输出所述第二时钟信号和具有与所述第二时钟信号的逻辑值相对的逻辑值的输出信号。
3.如权利要求2的计数器，其中所述第一触发器包括D触发器，其通过时钟输入端子接收所述输入时钟信号，通过D输入端子接收所述第二触发器的输出信号，并且通过所述输出端子输出所述第一时钟信号。
4.如权利要求2的计数器，其中所述第一触发器包括第二反相器，响应所述输入时钟信号和经取反的输入时钟信号而将所述第二触发器的输出信号取反并且输出经取反的输出信号；第一锁存电路，响应所述输入时钟信号和所述经取反的输入时钟信号而锁存所述经取反的输出信号并且输出第一锁存信号；第二锁存电路，响应所述输入时钟信号和所述经取反的输入时钟信号而锁存所述第一锁存信号并且输出第二锁存信号；开关电路，连接在所述第一锁存电路和所述第二锁存电路之间，用于响应所述输入时钟信号和所述经取反的输入时钟信号而将所述第一锁存信号传递到所述第二锁存电路；第三反相器，将所述输入时钟信号取反，并且将所述经取反的输入时钟信号输出到所述第二反相器、所述第一锁存电路、所述第二锁存电路和所述开关电路；以及第四反相器，将所述第二锁存信号取反，并且输出经取反的信号作为所述第一时钟信号。
5.如权利要求2的计数器，其中所述第二触发器包括D触发器，其通过时钟输入端子接收所述经取反的输入时钟信号，通过D输入端子接收所述第一时钟信号，通过所述第一输出端子输出所述第二时钟信号，并且通过所述第二输出端子输出所述输出信号，其中响应通过清除输入端子接收的清除信号，所述D触发器被重置。
6.如权利要求2的计数器，其中所述第二触发器包括第二反相器，响应所述经取反的输入时钟信号和输入时钟信号而将所述第一时钟信号取反并且输出经取反的第一时钟信号；第一锁存电路，响应所述输入时钟信号和所述经取反的输入时钟信号而锁存所述经取反的第一时钟信号并且输出第一锁存信号；第二锁存电路，响应所述输入时钟信号和所述经取反的输入时钟信号而锁存所述第一锁存信号并且输出第二锁存信号；开关电路，连接在所述第一锁存电路和所述第二锁存电路的输入节点之间，用于响应所述输入时钟信号和所述经取反的输入时钟信号而将所述第一锁存信号传递到所述输入节点；第三反相器，将所述经取反的输入时钟信号取反，并且将所述输入时钟信号输出到所述第二反相器、所述第一锁存电路、所述第二锁存电路和所述开关电路；第四反相器，将所述第二锁存信号取反，并且输出经取反的信号作为所述第二时钟信号；以及第五反相器，将通过所述输入节点从所述开关电路接收的所述第一锁存信号取反，并且输出经取反的信号作为所述输出信号。
7.如权利要求6的计数器，其中所述第二触发器还包括第六反相器，将清除信号取反并且输出经取反的清除信号；以及重置电路，响应所述经取反的清除信号将所述输入节点放电到地电压并且重置所述第二锁存电路。
8.如权利要求1的计数器，其中所述计数器是输出第一到第四位的四(4)位计数器，并且所述计数电路包括第一反相器，将所述第一时钟信号取反并且输出经取反的第一时钟信号；第二反相器，将所述第二时钟信号取反并且输出经取反的第二时钟信号；第一触发器，响应所述第一时钟信号而接收第一输出信号并且输出所述第一位；第二触发器，响应所述经取反的第一时钟信号而接收所述第一位并且输出所述第三位和具有与所述第三位的逻辑值相对的逻辑值的所述第一输出信号；第三触发器，响应所述第二时钟信号而接收第二输出信号并且输出所述第二位；以及第四触发器，响应所述经取反的第二时钟信号而接收所述第二位并且输出所述第四位和具有与所述第四位的逻辑值相对的逻辑值的所述第二输出信号。
9.如权利要求8的计数器，其中所述第一触发器包括D触发器，其通过时钟输入端子接收所述第一时钟信号，通过D输入端子接收所述第一输出信号，并且通过输出端子输出所述第一位。
10.如权利要求8的计数器，其中所述第二触发器包括D触发器，其通过时钟输入端子接收所述经取反的第一时钟信号，通过D输入端子接收所述第一位，通过第一输出端子输出所述第三位，并且通过第二输出端子输出所述第一输出信号。
11.如权利要求8的计数器，其中所述第三触发器包括D触发器，其通过所述时钟输入端子接收所述第二时钟信号，通过D输入端子接收所述第二输出信号，并且通过输出端子输出所述第二位。
12.如权利要求8的计数器，其中所述第四触发器包括D触发器，其通过时钟输入端子接收所述经取反的第二时钟信号，通过D输入端子接收所述第二位，通过第一输出端子输出所述第四位，并且通过第二输出端子输出具有与所述第四位的逻辑值相对的逻辑值的所述第二输出信号。
13.如权利要求8的计数器，其中响应清除信号，所述第二和第四触发器被清除。
14.如权利要求8的计数器还包括时钟恢复电路，其基于所述第一到第四位恢复所述输入时钟信号和所述第一和第二时钟信号。
15.如权利要求14的计数器，其中所述时钟恢复电路包括第一XOR门，响应所述第一位和所述第三位而输出经恢复的第一时钟信号；第二XOR门，响应所述第二位和所述第四位而输出经恢复的第二时钟信号；以及第三XOR门，响应所述经恢复的第一时钟信号和所述经恢复的第二时钟信号而输出经恢复的输入时钟信号。
16.如权利要求1的计数器，其中所述计数器是输出第一到第八位的八(8)位计数器，并且所述计数电路包括第一计数单元，响应所述第一和第二时钟信号而执行计数操作并且输出第一到第四内部信号；以及第二计数单元，响应所述第一到第四内部信号而执行计数操作并且输出所述第一到第八位。
17.如权利要求16的计数器，其中所述第一计数单元包括第一反相器，将所述第一时钟信号取反并且输出经取反的第一时钟信号；第二反相器，将所述第二时钟信号取反并且输出经取反的第二时钟信号；第一触发器，响应所述第一时钟信号而接收第一输出信号并且输出所述第一内部信号；第二触发器，响应所述经取反的第一时钟信号而接收所述第一内部信号并且输出所述第三内部信号和具有与所述第三内部信号的逻辑值相对的逻辑值的所述第一输出信号；第三触发器，响应所述第二时钟信号而接收第二输出信号并且输出所述第二内部信号；以及第四触发器，响应所述经取反的第二时钟信号而接收所述第二内部信号并且输出所述第四内部信号和具有与所述第四内部信号的逻辑值相对的逻辑值的所述第二输出信号。
18.如权利要求17的计数器，其中响应清除信号，所述第二和第四触发器被分别重置。
19.如权利要求16的计数器，其中所述第二计数单元包括第一输出单元，其响应所述第一和第三内部信号输出所述第一、第三、第五和第七位；以及第二输出单元，其响应所述第二和第四内部信号输出所述第二、第四、第六和第八位。
20.如权利要求19的计数器，其中所述第一输出单元包括第一反相器，将所述第一内部信号取反并且输出经取反的第一内部信号；第二反相器，将所述第三内部信号取反并且输出经取反的第三内部信号；第一触发器，响应所述第一内部信号而接收第一输出信号并且输出所述第一位；第二触发器，响应所述经取反的第一内部信号而接收所述第一位并且输出所述第三位和具有与所述第三位的逻辑值相对的逻辑值的所述第一输出信号；第三触发器，响应所述第三内部信号而接收第二输出信号并且输出所述第五位；以及第四触发器，响应所述经取反的第三内部信号而接收所述第五位并且输出所述第七位和具有与所述第七位的逻辑值相对的逻辑值的所述第二输出信号。
21.如权利要求20的计数器，其中响应清除信号，所述第二和第四触发器被重置。
22.如权利要求19的计数器，其中所述第二输出单元包括第一反相器，将所述第二内部信号取反并且输出经取反的第二内部信号；第二反相器，将所述第四内部信号取反并且输出经取反的第四内部信号；第一触发器，响应所述第二内部信号而接收第一输出信号并且输出所述第二位；第二触发器，响应所述经取反的第二内部信号而接收所述第二位并且输出所述第四位和具有与所述第四位的逻辑值相对的逻辑值的所述第一输出信号；第三触发器，响应所述第四内部信号而接收第二输出信号并且输出所述第六位；以及第四触发器，响应所述经取反的第四内部信号而接收所述第六位并且输出所述第八位和具有与所述第八位的逻辑值相对的逻辑值的所述第二输出信号。
23.如权利要求22的计数器，其中响应清除信号，所述第二和第四触发器被分别重置。
24.如权利要求16的计数器，还包括时钟恢复电路，其基于所述第一到第八位恢复所述第一到第四内部信号、所述第一和第二时钟信号以及所述输入时钟信号。
25.如权利要求24的计数器，其中所述时钟恢复电路包括第一恢复电路，其基于所述第一到第八位恢复所述第一到第四内部信号；以及第二恢复电路，其基于所述第一到第四内部信号恢复所述第一和第二时钟信号以及所述输入时钟信号。
26.如权利要求25的计数器，其中所述第一恢复电路包括第一XOR门，响应所述第一位和所述第三位而输出经恢复的第一内部信号；第二XOR门，响应所述第二位和所述第四位而输出经恢复的第二内部信号；第三XOR门，响应所述第五位和所述第七位而输出经恢复的第三内部信号；以及第四XOR门，响应所述第六位和所述第八位而输出经恢复的第四内部信号。
27.如权利要求25的计数器，其中所述第二恢复电路包括第一XOR门，响应所述第一内部信号和所述第三内部信号而输出经恢复的第一时钟信号；第二XOR门，响应所述第二内部信号和所述第四内部信号而输出经恢复的第二时钟信号；以及第三XOR门，响应所述经恢复的第一时钟信号和所述经恢复的第二时钟信号而输出经恢复的输入时钟信号。
28.如权利要求1的计数器，其中所述计数信号包括2k(K是大于1的自然数)位，并且所述计数电路包括第一计数单元，响应所述第一和第二时钟信号而执行计数操作并且输出第一到第四内部信号；第二计数单元，响应所述第一到第四内部信号而执行计数操作并且输出所述第一到2k位。
29.一种二位计数器，包括第一反相器，将输入信号取反并且输出经取反的输入信号；以及计数电路，响应所述输入信号和所述经取反的输入信号而执行计数操作，并且响应所述第一和第二时钟信号而输出计数信号，其中以非连续的、非单调增加或减少的方式在所述输入时钟的每4个周期输出从零(0)到四(4)的每个值，所述计数电路包括第一触发器，响应所述输入信号而接收输出信号并且输出所述第一位；以及第二触发器，响应所述经取反的输入信号而接收所述第一位并且输出所述第二位和具有与所述第二位的逻辑值相对的逻辑值的所述输出信号。
30.一种四位计数器，包括时钟发生器，基于输入时钟信号生成具有不同相位的第一和第二时钟信号；以及计数电路，响应所述第一和第二时钟信号而执行计数操作并且输出计数信号，其中以非连续的、非单调增加或减少的方式在所述输入时钟的每2n个周期输出从零(0)到2n减一(1)的每个值，所述计数电路包括第一反相器，将所述第一时钟信号取反并且输出经取反的第一时钟信号；第二反相器，将所述第二时钟信号取反并且输出经取反的第二时钟信号；第一触发器，响应所述第一时钟信号而接收第一输出信号并且输出所述第一位；第二触发器，响应所述经取反的第一时钟信号而接收所述第一位并且输出所述第三位和具有与所述第三位的逻辑值相对的逻辑值的所述第一输出信号；第三触发器，响应所述第二时钟信号而接收第二输出信号并且输出所述第二位；以及第四触发器，响应所述经取反的第二时钟信号而接收所述第二位并且输出所述第四位和具有与所述第四位的逻辑值相对的逻辑值的所述第二输出信号。
全文摘要
一种输出具有随机计数值的计数信号的计数器。该计数器包括时钟发生器和计数电路。该时钟发生器基于输入时钟信号生成具有不同相位的第一和第二时钟信号。响应该第一和第二时钟信号，该计数电路执行计数操作并且输出具有随机计数值的计数信号。该计数器可以输出具有随机计数值的计数信号。因此，应用该计数器的半导体器件可以执行各种操作。
文档编号G11C7/10GK101072027SQ200610099359
公开日2007年11月14日 申请日期2006年7月17日 优先权日2006年5月12日
发明者金炳烈 申请人:海力士半导体有限公司