专利名称：闪存器件及其擦除方法
技术领域：
本发明大致涉及半导体存储器件，且更具体地涉及闪存器件及其擦除方法。
背景技术：
通常，闪存器件包括多个存储器单元块。所述多个存储器单元块中每个包括多个页面。所述多个页面中的每个包括共享一个字线的多个存储器单元。所述闪存器件执行程序操作、读取操作、以及擦除操作。通常，所述闪存器件的程序操作和读取操作在页面的基础上执行以及所述闪存器件的擦除操作在存储器单元块的基础上执行。因此，在程序操作和读取操作期间，对应于对应页面的地址信号被输入到所述闪存器件以便选择要被编程或读取的对应页面。但是，由于擦除操作在存储器单元块的基础上执行，对应于对应的存储器单元块的地址信号在擦除操作期间被输入所述闪存器件。
闪存器件10的擦除操作过程将在下面参考图1简要说明。
块解码器11解码块地址信号AD1到ADP(P是整数)，使能多个块选择信号BKSEL1到BKSELN之一(例如BKSEL1)并禁止其余块选择信号BKSEL2到BKSELN。响应于块选择信号BKSEL1，字线驱动器WLD1将全局字线GWL1到GWL32分别连接到存储器单元块MCB1的局部字线WL1到WL32。而且，响应于块选择信号BKSEL2到BKSELN，字线驱动器WLD2到WLDN将存储器单元块MCB2到MCBN的局部字线WL1到WL32分别与全局字线GWL1到GWL32分离。从而，存储器单元块MCB1被选作要擦除的存储器单元块。
其后，响应于块擦除信号BLK_ERS，字线解码器12分别为全局字线GWL1到GWL32提供擦除电压。于是，所述擦除电压通过全局字线GWL1到GWL32分别传递到存储器单元块MCB1的局部字线WL1到WL32，以便于执行存储器单元块MCB1的擦除操作。
如上所述，闪存器件10的擦除操作在存储器单元块的基础上执行。一个存储器单元块的大小由在设计闪存器件的过程中决定的物理结构所固定。换言之，包括在一个存储器单元块中的页面的数目由在设计过程中决定的全局字线的数目所决定。因此，难以在所述闪存器件制造之后改变包括在闪存器件中的存储器单元块的大小。图1示出一个例子，其中存储器单元块MCB2到MCBN中的每个包括64个页面PA1到PA64(即，当全局字线的数目为32时)。
同时，需要依据应用闪存器件的产品的工作特性来改变存储器单元块的大小。例如，在闪存器件应用于其中执行用于一次处理大量数据的应用程序的半导体器件的情况下，优选的是所述闪存器件包括具有增加的大小的存储器单元块。而且，在闪存器件应用于其中执行用于一次处理少量数据的应用程序的半导体器件的情况下，优选的是所述闪存器件包括具有减小的大小的存储器单元块。
但是，在相关技术的闪存器件中，存储器单元块的大小被物理结构固定。于是，为了改变存储器单元块的大小，必须重新制造闪存器件。在这种情况下，由于适合于特定产品而制造的闪存器件(即制造为包括适合于特定产品的大小的存储器单元块)可能不适合其他产品，它们具有有限的应用。
发明内容
本发明的一个实施例在于提供了一种闪存器件，其中，在擦除操作期间根据块大小改变信号通过改变用于供应擦除电压的全局字线的数目，可选择性地改变存储器单元块的大小，而不用改变它的物理结构。
本发明的另一个实施例在于提供了一种闪存器件的擦除方法，其中，在擦除操作期间，根据块大小改变信号通过改变用于供应擦除电压的全局字线的数目，可选择性地改变存储器单元块的大小，而不用改变它的物理结构。
根据本发明一个方面的闪存器件包括多个存储器单元块、X-解码器、以及多个块选择单元。多个存储器单元块中的每个包括多个页面且多个页面中的每个具有多个存储器单元。所述X-解码器响应于程序命令、读取命令和擦除命令之一来解码块地址信号、页面地址信号、以及块大小改变信号，根据解码结果产生多个块选择信号和字线偏置电压，以及将字线偏置电压分别输出到多个全局字线。所述多个块选择单元逐一分别设置在多个存储器单元块中，并分别响应于所述多个块选择信号，将所述多个全局字线、全局漏极选择线、以及全局源极选择线分别连接到所述多个存储器单元块，由此分别选择所述多个存储器单元块。在所述闪存器件的擦除操作期间，所述多个块选择单元中的至少一个选择所述多个存储器单元块中的至少一个，且所述X-解码器输出所述字线偏置电压，使得包括在至少一个存储器单元块中的多个页面的部分或全部在擦除操作期间被选择。而且，擦除的存储器单元块的大小在擦除操作期间根据从所述X-解码器输出的字线偏置电压来决定。
根据本发明另一个方面的闪存器件包括多个平面和X-解码器。所述多个平面中的每个包括多个存储器单元块和多个块选择单元。所述多个存储器单元块中的每个包括多个页面且多个页面中的每个具有多个存储器单元。所述多个块选择单元逐一分别设置在所述多个存储器单元块中，并分别响应于所述多个组之一的块选择信号，将所述多个全局字线、全局漏极选择线、以及全局源极选择线分别连接到所述多个存储器单元块，由此分别选择所述多个存储器单元块。所述X-解码器响应于程序命令、读取命令和擦除命令之一和平面选择信号来解码块地址信号、页面地址信号、以及块大小改变信号，根据解码结果产生多个组中的至少一个组的字线偏置电压和块选择信号，以及将字线偏置电压分别输出到多个全局字线。在所述闪存器件的擦除操作期间，所述多个块选择单元中的至少一个选择所述多个存储器单元块中的至少一个。所述X-解码器输出所述字线偏置电压，使得包括在至少一个存储器单元块中的多个页面的部分或全部在擦除操作期间被选择。擦除的存储器单元块的大小在擦除操作期间根据从所述X-解码器输出的字线偏置电压来决定。
根据本发明的又一方面，提供了一种闪存器件的擦除方法，包括步骤响应于第一命令信号产生擦除命令，响应于第二命令信号产生块大小改变命令，基于外部地址信号产生块地址信号和页面地址信号，以及响应于擦除命令、块大小改变信号、块地址信号和页面地址信号，选择性地改变擦除存储器单元块的大小并擦除该擦除存储器单元块。
结合附图参考以下说明，本发明更有竞争力的评价以及伴随的优点将更容易理解，在附图中相同参考符号表示相同或类似部件，并且图1所示为相关技术中闪存器件的结构示意框图；图2所示为根据本发明实施例的闪存器件的结构框图；图3所示为图2所示的字线解码器的详细电路图；图4所示为图2所示的块选择单元、存储器单元块、以及页面缓冲器单元的详细电路图；并且图5所示为根据本发明另一实施例的闪存器件的结构框图。
具体实施例方式
现在将参考附图结合某些示范实施例详细说明本发明。
图2所示为根据本发明实施例的闪存器件的结构框图。
参考图2，闪存器件100包括存储器单元块MB1到MBK、输入缓冲器101、控制逻辑电路102、高电压发生器103、X-解码器104、块选择单元BS1到BSK、Y-解码器105、页面缓冲器单元106、数据选择单元107以及数据I/O电路108。
存储器单元块MB1到MBK具有相同结构和操作。存储器单元块MB1到MBK中的每个包括页面PG1到PG64。图2中示出存储器单元块MB1到MBK中的每个包括64个页面的实例。但是，存储器单元块MB1到MBK中的每个包括的页面的数目可以增加或减少。
输入缓冲器101接收命令信号CMD1和CMD2之一、或外部地址信号ADD0到ADDF(F是整数)，并将它输出到控制逻辑电路102。
响应于外部控制信号，如芯片使能信号CEb、读取使能信号REb、写入使能信号WEb、地址锁存使能信号ALE以及命令锁存使能信号CLE，控制逻辑电路102接收命令信号CMD1或CMD2、或外部地址信号ADD0到ADDF。控制逻辑电路102响应于命令信号CMD1产生程序命令PGM、读取命令READ、以及擦除命令ERS中之一。控制逻辑电路102还响应于命令信号CMD2产生块大小改变信号ER4、ER8、ER16、ER32和BKER。更详细地，控制逻辑电路102响应于命令信号CMD2来使能块大小改变信号ER4、ER8、ER16、ER32和BKER中之一。而且，控制逻辑电路102基于外部地址信号ADD0到ADDF，产生块地址信号AX18到AX27、页面地址信号AX13到AX17、以及列地址信号AX12、CADD。
高电压发生器103响应于程序命令PGM、读取命令READ、以及擦除命令ERS中之一产生字线偏置电压VGW、漏极偏置电压VGD、以及源极偏置电压VGS。更详细地，响应于程序命令PGM，高电压发生器103产生程序电压VPGM和程序通过电压(program pass voltage)VPASS作为字线偏置电压VGW，以及产生对应于程序操作的漏极偏置电压VGD和源极偏置电压VGS。而且，响应于读取命令READ，高电压发生器103产生读取电压VRD和读取通过电压VRP作为字线偏置电压VGW，以及产生对应于读取操作的漏极偏置电压VGD和源极偏置电压VGS。而且，响应于擦除命令ERS，高电压发生器103产生擦除电压VER和擦除禁止电压VERP作为字线偏置电压VGW，以及产生对应于擦除操作的漏极偏置电压VGD和源极偏置电压VGS。
优选地，擦除禁止电压VERP可以比擦除电压VER高。高电压发生器103产生对应于闪存器件100的程序操作、读取操作和擦除操作中任何一个的字线偏置电压VGW1到VGW32、漏极偏置电压VGD和源极偏置电压VGS。高电压发生器103将字线偏置电压VGW1到VGW32输出到X-解码器104并将漏极偏置电压VGD和源极偏置电压VGS分别输出到全局漏极选择线GDSL和全局源极选择线GSSL。
X-解码器104包括块解码器110和字线解码器120。块解码器110解码块地址信号AX18到AX27并根据解码结果产生多个块选择信号BSL1到BSLK(K是整数)。更详细地，块解码器110使能块选择信号BSL1到BSLK中的至少一个。字线解码器120响应于程序命令PGM、读取命令READ、以及擦除命令ERS中之一，解码页面地址信号AX13到AX17和块改变信号ER4、ER8、ER16、ER32和BKER，并根据解码结果将字线偏置电压VGW1到VGW32分别输出到全局字线GWL1到GWL32。在图2中示出闪存器件100包括32个全局字线GWL1到GWL32的例子。但是，在适当情况下，包括在闪存器件100中的全局字线的数目可以增加或减少。
块选择单元BS1到BSK分别设置在存储器单元块MB1到MBK中。块选择单元BS1到BSK具有相同结构和操作。分别响应于块选择信号BSL1到BSLK，块选择单元BS1到BSK将全局字线GWL1到GWL32、全局漏极选择线GDSL和全局源极选择线GSSL分别连接到存储器单元块MB1到MBK，由此分别选择存储器单元块MB1到MBK。优选地，当块选择单元BS1到BSK中的至少一个(例如BS1)选择存储器单元块MB1到MBK中的至少一个(例如MB1)时，其余的块选择单元BS2到BSK不选择存储器单元块MB2到MBK。
Y-解码器105基于列地址信号AX12输出控制信号CTL1且基于列地址信号CADD输出控制信号CTL2。
页面缓冲器单元106响应于控制信号CTL1而操作。
在闪存器件100的程序操作或读取操作期间响应于控制信号CTL2，数据选择单元107将从数据I/O电路108接收的数据(未示出)输出到包括在页面缓冲器单元106中的多个页面缓冲器PB1到PBU中的部分，或从多个页面缓冲器PB1到PBU中的部分选择数据(未示出)并将选择的数据输出到数据I/O电路108。
数据I/O电路108将从数据选择单元107接收的输出数据DO输出到外部器件(未示出)并将从外部器件接收的输入数据DI输出到数据选择单元107。
图3所示为图2所示的字线解码器的详细电路图。参考图3，字线解码器120包括第一逻辑计算单元121、第二逻辑计算单元122和电压选择单元SV1到SV32。
第一逻辑计算单元121逻辑地计算页面地址信号AX13到AX17以及块改变信号ER4、ER8、ER16、ER32和BKER并输出内部逻辑信号AXB13到AX17、AXO13到AXO17。更详细地，第一逻辑计算单元121包括逻辑电路130到170。
逻辑电路130包括或非门131和与非门132和133。或非门131响应于块改变信号ER4、ER8、ER16、ER32和BKER输出逻辑信号L1。优选地，当全部块改变信号ER4、ER8、ER16、ER32和BKER为逻辑低时，或非门131输出为逻辑高的逻辑信号L1。而且，当块改变信号ER4、ER8、ER16、ER32和BKER中至少一个为逻辑高时，或非门131输出为逻辑低的逻辑信号L1。与非门132响应于逻辑信号L1和页面地址信号AX13输出内部逻辑信号AXB13。当逻辑信号L1和页面地址信号AX13都为逻辑高时，与非门132输出为逻辑低的内部逻辑信号AXB13。而且，当逻辑信号L1和页面地址信号AX13中之一为逻辑低时，与非门132输出为逻辑高的内部逻辑信号AXB13。与非门133响应于内部逻辑信号AXB13和逻辑信号L1输出内部逻辑信号AX013。逻辑电路140到160具有与逻辑电路130相同的结构和操作。因此，为了避免重复，将简要说明逻辑电路140到160的每个的结构和操作。
逻辑电路140包括或非门141和与非门142和143。或非门141响应于块改变信号ER8、ER16、ER32和BKER输出逻辑信号L2。与非门142响应于逻辑信号L2和页面地址信号AX14输出内部逻辑信号AXB14。与非门143响应于内部逻辑信号AXB14和逻辑信号L2输出内部逻辑信号AXO14。
逻辑电路150包括或非门151和与非门152和153。或非门151响应于块改变信号ER16、ER32和BKER输出逻辑信号L3。与非门152响应于逻辑信号L3和页面地址信号AX15输出内部逻辑信号AXB15。与非门153响应于内部逻辑信号AXB15和逻辑信号L3输出内部逻辑信号AXO15。
逻辑电路160包括或非门161和与非门162和163。或非门161响应于块改变信号ER32和BKER输出逻辑信号L4。与非门162响应于逻辑信号L4和页面地址信号AX16输出内部逻辑信号AXB16。与非门163响应于内部逻辑信号AXB16和逻辑信号L4输出内部逻辑信号AXO16。
逻辑电路170包括反相器171和与非门172和173。反相器171将块大小改变信号BKER反相并输出反相的块大小改变信号BKERB。与非门172响应于反相的块大小改变信号BKERB和页面地址信号AX17输出内部逻辑信号AXB17。与非门173响应于内部逻辑信号AXB17和反相的块大小改变信号BKERB输出内部逻辑信号AXO17。
第二逻辑计算单元122逻辑地计算内部逻辑信号AXB13到AXB17以及AXO13到AXO17并根据计算结果输出选择信号SEL1到SEL32。更详细地，第二逻辑计算单元122包括计算逻辑电路SLC1到SLC32。计算逻辑电路SLC1到SLC32中的每个响应于内部逻辑信号AXB13到AXB17以及AXO13到AXO17的部分，输出选择信号SEL1到SEL32中之一。例如，计算逻辑电路SLC1响应于内部逻辑信号AXB13到AXB17可产生选择信号SEL1。计算逻辑电路SLC2响应于内部逻辑信号AXO13和AXB14到AXB17可产生选择信号SEL2。而且，计算逻辑电路SLC3响应于内部逻辑信号AXB13、AXO14和AXB15到AXB17可产生选择信号SEL3。计算逻辑电路SLC32响应于内部逻辑信号AXO13到AXO17可产生选择信号SEL32。计算逻辑电路SLC1到SLC32中的每个包括与非门181和182以及或非门183。计算逻辑电路SLC1到SLC32具有相同结构和操作，并将仅以计算逻辑电路SLC1的操作为例说明。响应于内部逻辑信号AXB13到AXB15，计算逻辑电路SLC1的与非门181输出逻辑信号FL1。响应于内部逻辑信号AXB16、AXB17，与非门182输出逻辑信号SL2。响应于逻辑信号FL1、SL1，或非门183输出选择信号SEL1。
同时，下面将说明在计算逻辑电路SLC16的两侧，输入到存在于计算逻辑电路SLC16和SLC1之间的计算逻辑电路SLC2到SLC15的内部逻辑信号。可看出接近于计算逻辑电路SLC1的计算逻辑电路具有比内部逻辑信号AXO13到AXO17多的内部逻辑信号AXB13到AXB17。而且，下面将说明输入到存在于计算逻辑电路SLC16和计算逻辑电路SLC32之间的计算逻辑电路SLC17到SLC31的内部逻辑信号。可看出接近计算逻辑电路SLC32的计算逻辑电路具有比内部逻辑信号AXB13到AXB17多的内部逻辑信号AXO13到AXO17。为了便于说明，分别输入到计算逻辑电路SLC1到SLC32中的每个的与非门181、182的内部逻辑信号可表示在下表中。
表1
响应于程序命令PGM、读取命令READ、擦除命令ERS中之一和选择信号SEL1到SEL32，电压选择单元SV1到SV32分别选择程序电压VPGM、程序通过电压VPASS、读取电压VRD、读取通过电压VRP、擦除电压VER以及擦除禁止电压VERP，并将选择的电压分别输出到全局字线GWL1到GWL32。电压选择单元SV1到SV32具有相同结构和操作，因此仅以电压选择单元SV1的结构和操作为例说明。
电压选择单元SV1包括选择电路SW1到SW3。响应于选择信号SEL1和擦除命令ERS，选择电路SW1选择擦除电压VER和擦除禁止电压VERP中之一并将选择的电压输出到全局字线GWL1。更详细地，当选择电路SW1接收擦除命令ERS以及选择信号SEL1被使能时，选择电路SW1选择擦除电压VER并将它输出到全局字线GWL1。而且，当选择电路SW1接收擦除命令ERS以及选择信号SEL1被禁止时，选择电路SW1选择擦除禁止电压VERP并将它输出到全局字线GWL1。响应于选择信号SEL1和程序命令PGM，选择电路SW2选择程序电压VPGM和程序通过电压VPASS中之一，并将它输出到全局字线GWL1。更详细地，当选择电路SW2接收程序命令PGM以及选择信号SEL1被使能时，选择电路SW2选择程序电压VPGM。当选择信号SEL1被禁止时，选择电路SW2选择程序通过电压VPASS。而且，响应于选择信号SEL1和读取命令READ，选择电路SW3选择读取电压VRD和读取通过电压VRP中之一并将选择的电压输出到全局字线GWL1。更详细地，当选择电路SW3接收读取命令READ以及选择信号SEL1被使能时，选择电路SW3选择读取电压VRD。当选择信号SEL1被禁止时，选择电路SW2选择读取通过电压VRP。
图4所示为图2所示的块选择单元、存储器单元块、以及页面缓冲器单元的详细电路图。参考图4，块选择单元BS1包括漏极选择线驱动器GD1、字线驱动器WD1和源极选择线驱动器GS1。
响应于块选择信号BSL1，漏极选择线驱动器GD1将从全局漏极选择线GDSL接收的漏极偏置电压VGD输出到存储器单元块MB1的漏极选择线DSL。响应于块选择信号BSL1，字线驱动器WD1将从全局字线GWL1到GWL32接收的字线偏置电压VGW分别输出到存储器单元块MB1的局部字线WL1到WL32。
字线驱动器WD1包括开关电路G1到G32。开关电路G1到G32分别连接在全局字线GWL1到GWL32和局部字线WL1到WL32之间，并响应于块选择信号BSL1而接通或关断。优选地，开关电路G1到G32中的每个可用NMOS晶体管实现。例如，当开关电路G1用NMOS晶体管实现时，NMOS晶体管G1具有连接到全局字线GWL1的源极、连接到局部字线WL1的漏极、以及块选择信号BSL1所输入的栅极。
响应于块选择信号BSL1，源极选择线驱动器GS1将通过全局源极选择线GSSL接收的源极偏置电压VGS输出到存储器单元块MB1的源极选择线SSL。存储器单元块MB1包括多个页面PG1到PG64、漏极选择晶体管DST和源极选择晶体管SST。所述多个页面PG1到PG64以相邻的两个页面形成一对的方式形成多个页面对PG1和PG2、PG3和PG4，...，PG63和PG64。在这种情况下，一对页面(例如PG1和PG2)共享一个局部字线WL1。而且，页面PG1、PG3、PG5、...PG63中的每个包括存储器单元Me1到MeU(U是整数)且页面PG2、PG4、PG6、...PG64中的每个共享存储器单元Mo1到MoU(U是整数)。漏极选择晶体管DST共享漏极选择线DSL且分别连接到包括在页面PG1和PG2中的存储器单元Me1到MeU和Mo1到MoU。而且，漏极选择晶体管DST分别连接到位线BLe1、BLo1到BLeU和BLoU。源极选择晶体管SST共享源极选择线SSL和公共的源极线CSL1且分别连接到包括在页面PG63(未示出)和PG64中的存储器单元Me1到MeU和Mo1到MoU。
页面缓冲器单元106包括页面缓冲器PB1到PBU。页面缓冲器PB1到PBU分别连接到位线对，且还分别连接到数据I/O节点Y1到YU(U是整数)。例如，页面缓冲器PB1可连接到位线BLe1、BLo1。响应于从Y-解码器105接收的控制信号CTL1，页面缓冲器PB1到PBU分别选择位线BLe1到BLeU或BLo1到BLoU。于是，在闪存器件100的程序或读取操作期间，页面缓冲器PB1到PBU选择连接到位线BLe1到BLeU的页面(PG1、PG3、PG5、...PG63中之一)和连接到位线BLo1到BLoU的页面(PG2、PG4、PG6、...PG64中之一)。
下面将详细说明闪存器件100的擦除操作过程。输入缓冲器101接收命令信号CMD1并将它输出到控制逻辑电路102。控制逻辑电路102响应于控制信号CEb、REb、WEb、ALE和CLE来接收命令信号CMD1，并响应于命令信号CMD1产生擦除命令ERS。响应于擦除命令ERS，高电压发生器103产生擦除电压VER(例如，0V)和擦除禁止电压VERP且不产生漏极偏置电压VGD和源极偏置电压VGS。即，高电压发生器103浮动(float)全局漏极选择线GDSL和全局源极选择线GSSL。
而且，输入缓冲器101接收命令信号CMD2并将它输出到控制逻辑电路102。控制逻辑电路102响应于控制信号CEb、REb、WEb、ALE和CLE来接收命令信号CMD2，并响应于命令信号CMD2产生块大小改变信号ER4、ER8、ER16、ER32和BKER。优选地，命令信号CMD2包括有关擦除的存储器单元块的大小的信息。因此，控制逻辑电路102可根据包括在命令信号CMD2中的存储器单元块的大小信息，选择性地改变块大小改变信号ER4、ER8、ER16、ER32和BKER中每个的逻辑状态，并输出改变的逻辑状态。在这种情况下，擦除的存储器单元块的大小可依据块大小改变信号ER4、ER8、ER16、ER32和BKER的逻辑状态而改变。
在本实施例中，将说明擦除的存储器单元块的大小为4个页面的例子。在这种情况下，控制逻辑电路102输出为逻辑高的块大小改变信号ER4并输出为逻辑低的块大小改变信号ER8、ER16、ER32和BKER。同时，输入缓冲器101接收外部地址信号ADD0到ADDF并将它们输出到控制逻辑电路102。响应于控制信号CEb、REb、WEb、ALE和CLE，控制逻辑电路102接收外部地址信号ADD0到ADDF，且基于外部地址信号ADD0到ADDF产生块地址信号AX18到AX27以及页面地址信号AX13到AX17。
X-解码器104的块解码器110解码块地址信号AX18到AX27，根据解码结果，使能块选择信号BSL1到BSLK中的至少一个(例如BSL1)并禁止其余的块选择信号。优选地，使能的块选择信号BSL1的电压可高于擦除禁止电压VER。响应于擦除命令ERS、块大小改变信号ER4、ER8、ER16、ER32和BKER以及页面地址信号AX13到AX17，X-解码器104的字线解码器120将擦除电压VER输出到全局字线GWL1到GWL32的部分并将擦除禁止电压VERP输出到其余的全局字线。
更详细地，响应于块大小改变信号ER4、ER8、ER16、ER32和BKER以及页面地址信号AX13到AX17，字线解码器120的第一逻辑计算单元121输出内部逻辑信号AXB13到AXB17、和AXO13到AXO17。更详细地，由于块大小改变信号ER4为逻辑高，第一逻辑计算单元121的逻辑电路130输出为逻辑高的内部逻辑信号AXB13、AXO13，而不管页面地址信号AX13的逻辑电平。而且，由于块大小改变信号ER8、ER16、ER32和BKER为逻辑低，第一逻辑计算单元121的逻辑电路140到170根据页面地址信号AX14到AX17的逻辑状态来输出内部逻辑信号AXB14到AXB17、和AXO14到AXO17。
例如，当全部页面地址信号AX14到AX17为逻辑低时，第一逻辑计算单元121输出为逻辑高的全部内部逻辑信号AXB14到AXB17且为逻辑低的全部内部逻辑信号AXO14到AXO17。于是，响应于内部逻辑信号AXO13到AXO17和AXB13到AXB17，字线解码器120的第二逻辑计算单元121使能选择信号SEL1、SEL2并禁止选择信号SEL3到SEL32。分别响应于擦除命令ERS和选择信号SEL1、SEL2，字线解码器120的电压选择单元SV1、SV2将擦除电压VER输出到全局字线GWL1、GWL2中的每个。而且，响应于选择信号SEL3到SEL32和擦除命令ERS，字线解码器120的电压选择单元SV3到SV32将擦除禁止电压VERP输出到全局字线GWL3到GWL32中的每个。
同时，响应于块选择信号BSL1，块选择单元BS1的漏极选择晶体管GD1将全局漏极选择线GDSL连接到漏极选择线DSL。而且，响应于块选择信号BSL1，块选择单元BS1的源极选择晶体管GS1将全局源极选择线GSSL连接到源极选择线SSL。块选择单元BS1的字线驱动器WD1将全局字线GWL1到GWL32的部分连接到局部字线WL1到WL32的部分。更详细地，响应于块选择单元BS1，字线驱动器WD1的开关电路(即NMOS晶体管)G1、G2将全局字线GWL1、GWL2分别连接到局部字线WL1、WL2。但是，字线驱动器WD1的开关电路(即NMOS晶体管)G3到G32将全局字线GWL3到GWL32分别与局部字线WL3到WL32分离。
这是因为施加于NMOS晶体管G3到G32的源极所连接的全局字线GWL3到GWL32的擦除禁止电压VERP高于供应给所连接的NMOS晶体管G3到G32的栅极的块选择信号BSL1的电压。即，当NMOS晶体管G3到G32的栅极的电压高于NMOS晶体管G3到G32的源极的电压时，NMOS晶体管G3到G32被接通。由于NMOS晶体管G1、G2接通且NMOS晶体管G3到G32关断，局部字线WL1、WL2被供给擦除电压VER(0V)且局部字线WL3到WL32被浮动。此时，响应于块选择信号BSL2到BSLK，块选择单元BS2到BSK将全局字线GWL1到GWL32、全局漏极选择线GDSL和全局源极选择线GSSL分别与存储器单元块MB2到MBK分离。于是，存储器单元块MB1被选作要擦除的存储器单元块。
其后，高电压(例如，20V)被施加于包括在存储器单元块MB1中的存储器单元Me1到MeU和Mo1到MoU的P-阱。于是，在包括于页面PG1到PG4中的存储器单元中存储的数据得以擦除，所述页面连接到被施加了擦除电压VER(0V)的局部字线WL1和WL2。此时，由于浮动的局部字线WL3到WL32的电压由施加于P-阱的高电压提升，存储在分别连接到局部字线WL3到WL32的存储器单元中的数据不被擦除。
所以，虽然包括64个页面的存储器单元块MB1被选作擦除块，擦除电压VER仅施加于全局字线GWL1、GWL2。因此，擦除的存储器单元块的大小改变为4个页面，如图2中的“B”所示。从以上实施例可看出，擦除的存储器单元块的大小依据在擦除操作期间施加于全局字线的字线偏置电压来决定。
在以上已经说明了全部页面地址信号AX14到AX17为逻辑低(即，连接到局部字线WL1、WL2的页面PG1到PG4被选作擦除的存储器单元块)的例子。但是，4个页面(例如，PG61到PG64)可依据页面地址信号AX14到AX17的逻辑状态被选作擦除的存储器单元块。
而且，如上所述如果擦除的存储器单元块的大小为4个页面，依据页面地址信号AX14到AX17的逻辑状态，不管页面地址信号AX13的逻辑状态，字线解码器10将擦除电压VER输出到全局字线GWL1到GWL32中的两个。因此，当擦除的存储器单元块的大小为4个页面时，页面地址信号AX14到AX17用作用于选择擦除的存储器单元块的块地址信号。
在以上已经说明了擦除存储器单元块的大小为4个页面的例子(即，4个页面被擦除的例子)。在擦除操作期间依据块大小改变信号ER4、ER8、ER16、ER32和BKER以及页面地址信号AX13到AX17的逻辑状态，存储器单元块的大小可按各种方式改变。例如，当块大小改变信号BKER为逻辑高时，第一逻辑计算单元121输出为逻辑高的全部内部逻辑信号AXB13到AXB17和AXO13到AXO17，而不管页面地址信号AX13到AX17的逻辑状态。相应地，响应于内部逻辑信号AXB13到AXB17和AXO13到AXO17，第二逻辑计算单元121使能全部选择信号SEL1到SEL32。分别响应于选择信号SEL1到SEL32，电压选择单元SV1到SV32将擦除电压VER分别输出到全局字线GWL1到GWL32。在这种情况下，擦除的存储器单元块的大小变为64个页面，如图2中的“F”所示。
而且，例如，当全部块大小改变信号ER4、ER8、ER16、ER32和BKER为逻辑低时，擦除的存储器单元块的大小变为2个页面，如图2中的“A”所示。在这种情况下，根据页面地址信号AX13到AX17的逻辑状态选择页面PG1到PG64中的两个。从而，当擦除的存储器单元块的大小为2个页面时，选择要由页面地址信号AX13到AX17擦除的存储器单元块。因此，页面地址信号AX13到AX17用作块地址信号。
以相似方式，当仅块大小改变信号ER8变为逻辑高时，擦除的存储器单元块的大小变为8个页面，如图2中的“C”所示。在这种情况下，根据页面地址信号AX15到AX17逻辑状态选择页面PG1到PG64中的8个页面。从而，当擦除的存储器单元块的大小为8个页面时，选择要由页面地址信号AX15到AX17擦除的存储器单元块。因此，页面地址信号AX15到AX17用作块地址信号。
而且，当仅块大小改变信号ER16变为逻辑高时，擦除的存储器单元块的大小变为16个页面，如图2中的“D”所示。在这种情况下，根据页面地址信号AX16、AX17的逻辑状态选择页面PG1到PG64中的16个页面。从而，当擦除的存储器单元块的大小为16个页面时，选择要由页面地址信号AX16、AX17擦除的存储器单元块。因此，页面地址信号AX16、AX17用作块地址信号。
此外，当仅块大小改变信号ER32变为逻辑高时，擦除的存储器单元块的大小变为32个页面，如图2中的“E”所示。在这种情况下，根据页面地址信号AX17的逻辑状态选择页面PG1到PG64中的32个页面。从而，当擦除的存储器单元块的大小为32个页面时，选择要由页面地址信号AX17擦除的存储器单元块。因此，页面地址信号AX17用作块地址信号。
图5所示为根据本发明另一实施例的闪存器件的结构框图。
参考图5，闪存器件200包括多个平面PL1到PLT(T是整数)、输入缓冲器201、控制逻辑电路202、高电压发生器203、X-解码器204、Y-解码器205、页面缓冲器单元PBU1到PBUT、地址选择单元DSU1到DSUT，以及数据I/O电路206。
多个平面PL1到PLT中的每个包括存储器单元块和块选择单元。例如，平面PL1可包括存储器单元块MB11到MB1K和块选择单元BS11到BS1K。X-解码器204包括块解码器210和字线解码器220。闪存器件200具有与闪存器件100相同的结构和操作。因此，在本实施例中将说明闪存器件200、100之间的差别以避免重复。
响应于外部控制信号(即芯片使能信号CEb1到CebT)中之一，控制逻辑电路202输出平面选择信号PLSEL1到PLSELT中之一(T是整数)。响应于平面选择信号PLSEL1到PLSELT中之一，块解码器210产生一组块选择信号组(组BSL11到BSL1K到BSLT1到BSLTK中之一)。响应于由块解码器210产生的块选择信号(组BSL11到BSL1K到BSLT1到BSLTK中之一)，平面PL1到PLT中之一的块选择单元得以驱动。从而，在闪存器件200的擦除操作期间，可执行平面PL1到PLT中之一的擦除操作。
可替换地，芯片使能信号CEb1到CebT的部分或全部可输入到控制逻辑电路202。在这种情况下，响应于芯片使能信号CEb1到CebT的部分或全部，控制逻辑电路202输出平面选择信号PLSEL1到PLSELT的部分或全部。响应于平面选择信号PLSEL1到PLSELT的部分或全部，块解码器210产生一些组的块选择信号(组BSL11到BSL1K到BSLT1到BSLTK的部分)或全部组的块选择信号。从而，在闪存器件200的擦除操作期间，可执行平面PL1到PLT的部分或全部的擦除操作。页面缓冲器单元PBU1到PBUT中的每个的构造和操作与页面缓冲器单元106的相同，且地址选择单元DSU1到DSUT中的每个的构造和操作与数据选择单元107的相同。
如上所述，根据本发明的闪存器件及其擦除方法，在擦除操作期间根据块大小改变信号，通过改变被施加擦除电压的全局字线的数目，可选择性地改变存储器单元块的大小，而不用改变它的物理结构。因此，闪存器件的存储器单元块的大小可依据产品的工作特性以各种方式改变。
尽管已结合现在认为可行的示范实施例说明了本发明，可以理解，本发明不限于公开的实施例，而相反，意图覆盖在所附权利要求的精神和范围内的各种修改和等效设置。
权利要求
1.一种闪存器件，包括多个存储器单元块，所述多个存储器单元块中的每个包括多个页面，所述多个页面中的每个具有多个存储器单元；X-解码器，用于响应于程序命令、读取命令和擦除命令之一，对块地址信号、页面地址信号、以及块大小改变信号进行解码，根据解码结果产生多个块选择信号和字线偏置电压，以及将字线偏置电压分别输出到多个全局字线；以及多个块选择单元，所述多个块选择单元中的每个连接到多个存储器单元块之一，且响应于所述多个块选择信号之一，将所述多个全局字线、全局漏极选择线、以及全局源极选择线连接到所述多个存储器单元块中的每个。其中在所述闪存器件的擦除操作期间，所述多个块选择单元中的至少一个选择所述多个存储器单元块中的至少一个，且所述X-解码器输出所述字线偏置电压，使得包括在至少一个存储器单元块中的多个页面中的至少两个在擦除操作期间被选择。
2.权利要求1的闪存器件，进一步包括控制逻辑电路，响应于外部控制信号，接收第一命令信号、第二命令信号和外部地址信号之一；以及输入缓冲器，接收第一命令信号、第二命令信号和外部地址信号，并将接收的信号输出到控制逻辑电路。
3.权利要求2的闪存器件，其中所述控制逻辑电路响应于第一命令信号产生程序命令、读取命令、以及擦除命令中之一，且响应于第二命令信号产生块大小改变信号。
4.权利要求2的闪存器件，其中所述控制逻辑电路基于外部地址信号产生块地址信号、页面地址信号和列地址信号。
5.权利要求1的闪存器件，进一步包括高电压发生器，其响应于程序命令、读取命令、以及擦除命令中之一，产生对应于所述闪存器件的程序操作、读取操作和擦除操作中任何一个的字线偏置电压、漏极偏置电压、以及源极偏置电压，并且将字线偏置电压输出到X-解码器，将漏极偏置电压输出到全局漏极选择线，以及将源极偏置电压输出到源极选择线。
6.权利要求3的闪存器件，其中，在所述闪存器件的程序操作期间，所述字线偏置电压包括程序电压和程序通过电压，在所述闪存器件的读取操作期间，所述字线偏置电压包括读取电压和读取通过电压，在所述闪存器件的擦除操作期间，所述字线偏置电压包括擦除电压和擦除禁止电压。
7.权利要求6的闪存器件，其中所述X-解码器包括块解码器，解码块地址信号并产生所述多个块选择信号；以及字线解码器，响应于程序命令、读取命令、以及擦除命令中之一，解码页面地址信号和块改变信号，并将对应于程序操作、读取操作和擦除操作中之一的字线偏置电压输出到所述多个全局字线，其中在擦除操作期间，根据页面地址信号和块改变信号的解码结果，字线解码器将擦除电压输出到所述多个全局字线的全部，或将擦除电压输出到所述多个全局字线中的至少一个，并将擦除禁止电压输出到其余的全局字线。
8.权利要求7的闪存器件，其中在擦除操作期间，块解码器使能所述多个块选择信号中的至少一个并禁止其余的块选择信号，以及所述擦除禁止电压高于被使能的所述至少一个块选择信号的电压。
9.权利要求7的闪存器件，其中所述字线解码器包括第一逻辑计算单元，逻辑地计算页面地址信号以及块改变信号并输出内部逻辑信号；第二逻辑计算单元，逻辑地计算内部逻辑信号并输出选择；以及多个电压选择单元，响应于程序命令、读取命令、和擦除命令之一以及选择信号，选择程序电压、程序通过电压、读取电压、读取通过电压、擦除电压以及擦除禁止电压之一，并将选择的电压输出到所述多个全局字线。
10.权利要求9的闪存器件，其中所述多个电压选择单元中的每个在擦除操作期间接收擦除命令，当对应于电压选择单元的选择信号被使能时选择擦除电压，且当对应于电压选择单元的选择信号被禁止时选择擦除禁止电压，以及使能的选择信号的电压高于擦除禁止电压。
11.权利要求9的闪存器件，其中所述块改变信号包括第一到第五块改变信号，所述页面地址信号包括第一到第五页面地址信号，以及所述内部逻辑信号包括第一到第十内部逻辑信号，并且所述第一逻辑计算单元包括第一逻辑电路，响应于第一到第五块改变信号和第一页面地址信号输出第一和第六内部逻辑信号；第二逻辑电路，响应于第二到第五块改变信号和第二页面地址信号输出第二和第七内部逻辑信号；第三逻辑电路，响应于第三到第五块改变信号和第三页面地址信号输出第三和第八内部逻辑信号；第四逻辑电路，响应于第四和第五块改变信号和第四页面地址信号输出第四和第九内部逻辑信号；以及第五逻辑电路，响应于第五块改变信号和第五页面地址信号输出第五和第十内部逻辑信号。
12.权利要求11的闪存器件，其中所述第一逻辑电路包括或非门，响应于第一到第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第一页面地址信号输出第一内部逻辑信号；以及第二与非门，响应于第一内部逻辑信号和所述逻辑信号输出第六内部逻辑信号。
13.权利要求11的闪存器件，其中所述第二逻辑电路包括或非门，响应于第二到第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第二页面地址信号输出第二内部逻辑信号；以及第二与非门，响应于第二内部逻辑信号和所述逻辑信号输出第七内部逻辑信号。
14.权利要求11的闪存器件，其中所述第三逻辑电路包括或非门，响应于第三到第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第三页面地址信号输出第三内部逻辑信号；以及第二与非门，响应于第三内部逻辑信号和所述逻辑信号输出第八内部逻辑信号。
15.权利要求11的闪存器件，其中所述第四逻辑电路包括或非门，响应于第四和第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第四页面地址信号输出第四内部逻辑信号；以及第二与非门，响应于第四内部逻辑信号和所述逻辑信号输出第九内部逻辑信号。
16.权利要求11的闪存器件，其中所述第五逻辑电路包括反相器，将第五块改变信号反相并输出反相的第五块改变信号；第一与非门，响应于所述反相的第五块改变信号和第五页面地址信号输出第五内部逻辑信号；以及第二与非门，响应于第五内部逻辑信号和所述反相的第五块改变信号输出第十内部逻辑信号。
17.权利要求11的闪存器件，其中第二逻辑计算单元包括多个计算逻辑电路，所述多个计算逻辑电路中的每个响应于第一到第十内部逻辑信号的部分来输出所述选择信号之一。
18.权利要求17的闪存器件，其中所述选择信号包括第一到第三十二选择信号，所述多个计算逻辑电路之一响应于第一到第五内部逻辑信号输出第一选择信号，所述多个计算逻辑电路中的另一个响应于第六到第十内部逻辑信号输出第三十二选择信号，以及其余多个计算逻辑电路响应于第一到第五内部逻辑信号的部分和第六到第十内部逻辑信号的部分来输出第二到第三十一选择信号。
19.权利要求9的闪存器件，其中所述多个电压选择单元中的每个包括第一选择电路，响应于程序命令和选择信号之一，选择程序电压和程序通过电压之一并将选择的电压输出到所述多个全局字线之一；第二选择电路，响应于读取命令和选择信号之一，选择读取电压和读取通过电压之一并将选择的电压输出到所述多个全局字线之一；以及第三选择电路，响应于擦除命令和选择信号之一，选择擦除电压和擦除禁止电压之一并将选择的电压输出到所述多个全局字线之一。
20.权利要求5的闪存器件，其中所述多个页面形成多个页面对，且一对页面共享一个局部字线，所述多个存储器单元块中的每个包括多个漏极选择晶体管，每个连接到一存储器单元，所述多个漏极选择晶体管共享一漏极选择线；以及多个源极选择晶体管，每个连接到一存储器单元，所述多个源极选择晶体管共享一源极选择线和一公共源极线，以及所述多个块选择单元中的每个包括漏极选择线驱动器，响应于所述多个块选择信号之一，将通过所述全局漏极选择线接收的漏极偏置电压输出到所述多个存储器单元块之一的漏极选择线；字线驱动器，响应于所述多个块选择信号之一，将通过所述全局字线接收的字线偏置电压输出到局部字线；以及源极选择线驱动器，响应于所述多个块选择信号之一，将通过所述全局源极选择线接收的源极偏置电压输出到所述多个存储器单元块之一的源极选择线。
21.权利要求20的闪存器件，其中所述字线驱动器包括开关电路，连接在全局字线和局部字线之间，并响应于所述多个块选择信号之一而接通或关断。
22.权利要求21的闪存器件，其中所述开关电路中的每个具有连接到所述局部字线之一的漏极、连接到所述全局字线之一的源极、以及所述多个块选择信号之一所输入的栅极。
23.一种闪存器件，包括多个平面；以及X-解码器，响应于程序命令、读取命令和擦除命令之一和平面选择信号，对块地址信号、页面地址信号、以及块大小改变信号进行解码，根据解码结果产生字线偏置电压和块选择信号，以及将字线偏置电压输出到多个全局字线；其中所述多个平面中的每个包括多个存储器单元块，所述多个存储器单元块中的每个包括多个页面，所述多个页面中的每个具有多个存储器单元；以及多个块选择单元，所述块选择单元中的每个连接到所述多个存储器单元块之一，以便响应于块选择信号将所述多个全局字线、全局漏极选择线和全局源极选择线连接到所述多个存储器单元块之一，其中在所述闪存器件的擦除操作期间，所述多个块选择单元中的至少一个选择所述多个存储器单元块中的至少一个，且所述X-解码器输出所述字线偏置电压，使得包括在至少一个存储器单元块中的多个页面中的至少两个在擦除操作期间被选择。
24.权利要求23的闪存器件，进一步包括控制逻辑电路，响应于芯片使能信号来输出所述平面选择信号，且响应于外部控制信号来接收第一命令信号、第二命令信号和外部地址信号之一；以及输入缓冲器，接收第一命令信号、第二命令信号和外部地址信号，并将接收的信号输出到控制逻辑电路。
25.权利要求24的闪存器件，其中所述控制逻辑电路响应于第一命令信号产生程序命令、读取命令、以及擦除命令中之一，且响应于第二命令信号产生块大小改变信号。
26.权利要求24的闪存器件，其中所述控制逻辑电路基于外部地址信号产生块地址信号、页面地址信号和列地址信号。
27.权利要求23的闪存器件，其中，在所述闪存器件的程序操作期间，所述字线偏置电压包括程序电压和程序通过电压，在所述闪存器件的读取操作期间，所述字线偏置电压包括读取电压和读取通过电压，在所述闪存器件的擦除操作期间，所述字线偏置电压包括擦除电压和擦除禁止电压。
28.权利要求27的闪存器件，其中所述X-解码器包括块解码器，响应于所述平面选择信号，解码块地址信号并产生块选择信号；以及字线解码器，响应于程序命令、读取命令、以及擦除命令中之一，解码页面地址信号和块改变信号，并将对应于程序操作、读取操作和擦除操作中之一的字线偏置电压输出到所述多个全局字线，其中在擦除操作期间，根据页面地址信号和块改变信号的解码结果，字线解码器将擦除电压输出到所述多个全局字线的全部，或将擦除电压输出到所述多个全局字线中的至少一个，并将擦除禁止电压输出到其余的全局字线。
29.权利要求28的闪存器件，其中在擦除操作期间，所述块解码器使能多个块选择信号中的至少一个并禁止其余的块选择信号，以及擦除禁止电压高于被使能的所述至少一个块选择信号的电压。
30.权利要求28的闪存器件，其中所述字线解码器包括第一逻辑计算单元，逻辑地计算页面地址信号以及块改变信号并输出内部逻辑信号；第二逻辑计算单元，逻辑地计算内部逻辑信号并输出选择；以及多个电压选择单元，响应于程序命令、读取命令、和擦除命令之一以及选择信号，选择程序电压、程序通过电压、读取电压、读取通过电压、擦除电压以及擦除禁止电压之一，并将选择的电压输出到所述多个全局字线。
31.权利要求30的闪存器件，其中所述多个电压选择单元中的每个在擦除操作期间接收擦除命令，当对应于电压选择单元的选择信号被使能时选择擦除电压，且当对应于电压选择单元的选择信号被禁止时选择擦除禁止电压，以及使能的选择信号的电压高于所述擦除禁止电压。
32.权利要求30的闪存器件，其中所述块改变信号包括第一到第五块改变信号，所述页面地址信号包括第一到第五页面地址信号，以及所述内部逻辑信号包括第一到第十内部逻辑信号，并且所述第一逻辑计算单元包括第一逻辑电路，响应于第一到第五块改变信号和第一页面地址信号输出第一和第六内部逻辑信号；第二逻辑电路，响应于第二到第五块改变信号和第二页面地址信号输出第二和第七内部逻辑信号；第三逻辑电路，响应于第三到第五块改变信号和第三页面地址信号输出第三和第八内部逻辑信号；第四逻辑电路，响应于第四和第五块改变信号和第四页面地址信号输出第四和第九内部逻辑信号；以及第五逻辑电路，响应于第五块改变信号和第五页面地址信号输出第五和第十内部逻辑信号。
33.权利要求32的闪存器件，其中所述第一逻辑电路包括或非门，响应于第一到第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第一页面地址信号输出第一内部逻辑信号；以及第二与非门，响应于第一内部逻辑信号和所述逻辑信号输出第六内部逻辑信号。
34.权利要求32的闪存器件，其中所述第二逻辑电路包括或非门，响应于第二到第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第二页面地址信号输出第二内部逻辑信号；以及第二与非门，响应于第二内部逻辑信号和所述逻辑信号输出第七内部逻辑信号。
35.权利要求32的闪存器件，其中所述第三逻辑电路包括或非门，响应于第三到第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第三页面地址信号输出第三内部逻辑信号；以及第二与非门，响应于第三内部逻辑信号和所述逻辑信号输出第八内部逻辑信号。
36.权利要求32的闪存器件，其中所述第四逻辑电路包括或非门，响应于第四和第五块改变信号输出逻辑信号；第一与非门，响应于所述逻辑信号和第四页面地址信号输出第四内部逻辑信号；以及第二与非门，响应于第四内部逻辑信号和所述逻辑信号输出第九内部逻辑信号。
37.权利要求32的闪存器件，其中所述第五逻辑电路包括反相器，将第五块改变信号反相并输出反相的第五块改变信号；第一与非门，响应于所述反相的第五块改变信号和第五页面地址信号输出第五内部逻辑信号；以及第二与非门，响应于第五内部逻辑信号和所述反相的第五块改变信号输出第十内部逻辑信号。
38.权利要求32的闪存器件，其中所述第二逻辑计算单元包括输出选择信号的多个计算逻辑电路，所述多个计算逻辑电路中的每个响应于第一到第十内部逻辑信号的部分输出所述选择信号之一。
39.权利要求30的闪存器件，其中所述多个电压选择单元中的每个包括第一选择电路，响应于程序命令和选择信号之一，选择程序电压和程序通过电压之一并将选择的电压输出到所述多个全局字线之一；第二选择电路，响应于读取命令和选择信号之一，选择读取电压和读取通过电压之一并将选择的电压输出到所述多个全局字线之一；以及第三选择电路，响应于擦除命令和选择信号之一，选择擦除电压和擦除禁止电压之一并将选择的电压输出到所述多个全局字线之一。
40.一种闪存器件的擦除方法，包括步骤响应于第一命令信号产生擦除命令；响应于第二命令信号产生块大小改变信号；基于外部地址信号产生块地址信号和页面地址信号；以及响应于擦除命令、块大小改变信号、块地址信号和页面地址信号，选择擦除存储器单元块的大小并擦除该擦除存储器单元块。
41.权利要求40的方法，其中所述擦除步骤包括步骤解码所述块地址信号，并根据解码结果选择多个存储器单元块中的至少一个；响应于擦除命令来解码所述块大小改变信号和所述页面地址信号，并选择包括在所述至少一个存储器单元块中的多个页面中的至少两个；以及将高电压供应到包括在所述多个页面中的多个存储器单元的P-阱，从而擦除多个选择的页面中的至少两个。
42.权利要求41的方法，其中所述选择至少一个存储器单元块的步骤包括步骤解码所述块地址信号并根据解码结果使能多个块选择信号中的至少一个；以及响应于所述至少一个块选择信号，将全局漏极选择线和全局源极选择线连接到所述至少一个存储器单元块的漏极选择线和源极选择线。
43.权利要求42的方法，其中所述选择所述多个页面中的至少两个的步骤包括步骤响应于擦除命令产生擦除电压和擦除禁止电压；响应于擦除命令来解码块大小改变信号和页面地址信号；根据所述块大小改变信号和页面地址信号的解码结果，将擦除电压输出到多个全局字线中的至少一个；根据所述块大小改变信号和页面地址信号的解码结果，将擦除禁止电压输出到其余的全局字线；响应于所述至少一个块选择信号将被施加擦除电压的全局字线连接到第一局部字线，使得擦除电压被施加到第一局部字线；以及响应于所述至少一个块选择信号将被施加擦除禁止电压的全局字线与第二局部字线分离，使得连接到其余页面的第二局部字线浮动。
44.权利要求43的方法，其中所述擦除禁止电压高于所述擦除电压且高于所述至少一个使能的块选择信号的电压。
45.权利要求42的方法，其中所述选择所述多个页面的全部的步骤包括步骤响应于擦除命令产生擦除电压；响应于擦除命令来解码块大小改变信号和页面地址信号；根据所述块大小改变信号和页面地址信号的解码结果，将擦除电压输出到多个全局字线的全部；以及响应于所述至少一个块选择信号将所述多个全局字线连接到局部字线，使得擦除电压被施加到连接到所述多个页面的局部字线。
全文摘要
一种闪存器件及其擦除方法，其中在擦除操作期间存储器单元块的大小可选择性地改变。所述闪存器件包括多个存储器单元块、X－解码器、以及多个块选择单元。所述X－解码器响应于程序命令、读取命令和擦除命令之一，解码块地址信号、页面地址信号、以及块大小改变信号，根据解码结果产生多个块选择信号和字线偏置电压，以及将字线偏置电压分别输出到多个全局字线。在擦除操作期间，根据从X－解码器输出的字线偏置电压决定擦除的存储器单元块的大小。在擦除操作期间，所述多个块选择单元中的至少一个选择所述多个存储器单元块中的至少一个。因此，闪存器件的存储器单元块的大小可依据产品的操作特性以各种方式改变。
文档编号G11C16/10GK101071638SQ20061009935
公开日2007年11月14日 申请日期2006年7月17日 优先权日2006年5月12日
发明者朴镇寿 申请人:海力士半导体有限公司