专利名称：闪存器件及其读取方法
技术领域：
本发明涉及一种闪存器件及其读取方法，并且更具体地涉及一种闪 存器件及其读取方法，其不受页面緩冲器的感测节点接线之间干扰的影 响。最近，已经有对其中可以电编程和擦除并且不需要周期性刷新的半 导体存储器件的增加的需求。另外，已经对高度集成存储器件有力度地 执行了研究和开发以制造具有大数据容量的存储器件。这里"编程"是 指在存储器单元上写数据并且"擦除"是指擦除写在存储器单元上的数 据。同时开发了 NAND型闪存器件，其中多个存储器单元被串联连接以 便以形成串的方式高度地集成存储器件(即一种配置，其中彼此相邻的 单元共占一漏区或一源区)。与NOR型闪存器件相对，NAND型闪存 器件为一种读取随后信息的存储器件。编程和擦除NAND型闪存器件 以如下方式执行将电子注入浮栅并且将它们从该处放出，以通过使用 F-N隧穿(tunneling)方法控制存储器单元的阈值电压。另夕卜，页面緩冲器被使用在NAND型闪存器件中以在短时段中存储 大量的信息。图l是存储器件的电路，其示出了根据传统技术的存储器件的页面 緩冲器。参见图1,页面緩冲器(例如PB[O])包括位线选择单元10，其 可选择地将感测节点SO0]连接到偶数位线BLe0或奇数位线BLo
重 置到低电平。另外，处于高电平的放电开关DISCHe、 DISCHo施加到 位线选择单元10的NMOS晶体管Nl和N2。相应地，NMOS晶体管 Nl、 N2被接通以将偏置电压VIRPWR施加到位线BLe网、BLo0。 此时，偏置电压VIRPWR是0V并且因此位线BLe网、BLo0被放电 到成为0V。同时，处于低电平的预充电信号PRECHb被施加到感测单元20的 PMOS信号上，以将感测节点SO[l预充电到高电平。例如，如果偶数 位线BLe
的感测节点SO[O和SO[l
之间的间隙变窄使得耦合电容Cso增大，并且可能产生感测节点的电压 下降，并且如果在读取操作中存储器单元数据为'O，，可能由于页面緩 冲器的错误相应地导致感测'1，数据的故障。发明内容本发明的技术主题是提供一种闪存器件及其读取方法，其中在闪存 器件的页面緩冲器中，传送单元设置在位线和感测节点之间，并且相应 感测节点接线的长度被配置为相同的。另外，多个感测节点的接线被设 置在分开的低电平和高电平上以彼此不相邻，使页面緩冲器的感测节点 的加载时段相同并且避免感测节点接线之间的耦合电容，从而得到精确 的读取操作。
根据本发明的一方面的闪存器件包括多个存储器单元，其中所述 多个存储器单元包括连接到多对位线的多个存储器单元阵列；以及多个页面緩冲器，用于读取所述多个存储器单元中的所选的、连接到相应的 位线对的存储器单元上的数据，其中所述多个页面緩冲器的每个都包 括位线选择单元，其在所述位线对中选择一个位线并且将其连接到共 享节点；传送单元，其将所述位线选择单元连接到感测节点；以及感测 单元，其将在所选的存储器单元上的、通过感测节点而传送的数据存储， 其中位线选择单元设置在存储器件的高电压区上，并且传送单元和感测 单元设置在器件的低电压区上。另外，所述多个页面緩冲器的每个都包括位线选择单元，其在所 述位线对中选择一个位线并且将其连接到共享节点；传送单元，其将所 述位线选择单元连接到所述感测节点；以及感测单元，其将在所选的存 储器单元上的、通过感测节点而传送的数据存储，其中位线选择单元设 置在存储器件的高电压区上，并且传送单元和感测单元设置在器件的低 电压区上。一种闪存器件的读取方法，包括步骤将所述多个存储器单元中所 选的存储器单元所连接到的选择位线连接到所述多个页面緩冲器的相 应的共享节点；将共享节点预充电到高电平，并且随后将所选存储器单 元上的数据从共享节点传送到感测节点；以及将传送到感测节点的所选 存储器单元上的数据存储在页面緩冲器上。
附图被包括以提供对本发明的进一步理解并且被结合在这里构成 此申请的一部分，
了本发明的实施例，并且与说明书一起用于 解释本发明的原理。在图中图l是存储器件的电路，用于示出根据传统技术的存储器件的页面 緩冲器。图2是波形图，示出如图1中配置的闪存器件上的页面緩冲器的读 取操作。图3示出根据感测节点的接线长度的感测节点电压的电荷共享。 图4示出根据传统技术的页面緩冲器的读取裕度；图5示出根据本发明的一实施例的闪存器件的配置；图6示出如图5中所示的页面緩冲器的详细电路；图7是信号的波形图，示出通过使用如图6中所示的页面緩冲器的 闪存器件的读取方法。图8是概念图，示出在根据本发明的读取操作中的电荷共享操作； 以及图9示出根据本发明的读取操作中的读取裕度。
具体实施方式
下面将结合附图描述本发明的优选实施例。但是，应该理解前面的 总体描述和下面的详细描述两者都是示范性和解释性的并且旨在提供 对要求保护的本发明的进一步解释。图5示出根据本发明一实施例的闪存器件的配置。参见图5，闪存器件包括存储器单元阵列100，多个位线选择单元 110到lln，其中n是整数；多个传送单元120到12n，其中n是整数； 以及多个发送单元130到13n,其中n是整数。存储器单元阵列100包括多个存储器单元，并且多个存储器单元被 连接为串结构以形成多个位线BLe和BLo。多个位线选择单元110到 lln的每个都连接到位线对BLe和BLo，并且将位线对BLe和BLo的 一个位线连接到共享线(例如BLCM[O)。多个传送单元120到12n的 每个都分别连接在共享线BLCM
之间，使得其将共享线BLCM
到BLCM[n]连接到感测节点 SO[Ol到SO[n。多个感测单元130到On的每个都分别连接到感测节 点SO[O到SOn，并且感测和存储传送到感测节点SO[O到SO[nl 的数据。多个位线选择单元110到lln形成在高电压晶体管区HVN上， 并且多个传送单元120到12n和多个感测单元130到13n形成在低电压 区LVN上。
同时，页面緩冲器包括 一个位线选择单元(例如110),其连接到 一对位线BLe和BLo; —个传送单元(例如120);以及一个感测单元 (例如130)。多个感测节点SO[O到SO[nI以相同长度设置在低电压 区LVN上。这里，感测节点不是彼此相邻而形成，并且根据感测单元 130到13n的设置而设置在不同的电平上(例如高电平和低电平)。由 此，在感测节点SO0到SO[n之间不存在耦合电容。图6示出如图5中所示的页面緩沖器的详细电路。参见图6，页面緩冲器PB包括位线选择单元110、传送单元120和 感测单元130。位线选择单元110包括多个NMOS晶体管Nil到N14。 NMOS晶 体管Nil连接在位线BLe和偏置电压VIRPWR之间，并且响应放电信 号DISCHe将偏置电压VIRPWR施加到位线BLe。 NMOS晶体管N12 连接在位线BLo和偏置电压VIRPWR之间，并且响应放电信号DISCHo 将偏置电压VIRPWR施加到位线BLo。 NMOS晶体管N13连接在位线 BLe和共享线BLCM之间，并且响应位线选择信号BSLe将位线BLe 连接到共享线BLCM。 NMOS晶体管N14连接在位线BLo和共享线 BLCM之间，并且响应位线选择信号BSLo将位线BLo连接到共享线 BIXM。传送单元120连接在共享线BLCM和感测节点SO之间，并且响应 感测信号SENSE将共享线BLCM连接到感测节点SO。感测单元130包括PMOS晶体管Pll、多个NMOS晶体管N16到 N19、锁存器LAT、以及反相器IVll。 PMOS晶体管Pll连接在电源 电压和感测节点SO之间，并且响应预充电信号PRECHb将电源电压 连接到感测节点SO。锁存器LAT包括反相器IV12和IV13,它们在节 点QA和QB之间以相反方向并联连接。NMOS晶体管N16和N17串 联连接在节点QB和地电源Vss之间，并且分别响应感测节点SO和读 取信号READ的电压械一驱动。NMOS晶体管N16和N17净皮同时接通以 将节点QB连接到地电源。NMOS晶体管N18连接在节点QA和地电 源之间，并且响应重置信号RESET将节点QA连接到地电源。反相器 IVll连接到节点QB，并且输出节点QB的相反信号。NMOS晶体管 N19连接在反相器IVll的输出端和感测节点SO之间，并且响应编程 信号PGM将反相器IVll的输出信号传送到感测节点SO。囝7是信号的波形囝，示出通过使用如囝6中所示的页面緩沖器的 闪存器件的读取方法。图8是概念图，示出在根据本发明的读取操作中的电荷共享操作； 以及参见图5到9，根据本发明的闪存中的读取操作的详细描述如下。 这里，将给出对作为本发明一实施例的读取偶数位线BLe上的数据的方 法的描述。在第一步骤(T1)中，对预定时段，重置信号RESET被转变到高 电平以接通NMOS晶体管N18。相应地，节点QA连接到地电源并且 放电到低电平以重置节点QA。寸氐电平的放电信号DISCHe和DISCHo孝皮转变到高电平以接通 NMOS晶体管Nil和N12。因此，偏置电压VIRPWR被施加到位线 BLe和BLo。此时，偏置电压VIRPWR成为0V。高电平的位线选择信号BSLe和BSLo被施加到NMOS晶体管N13 和N14以将位线BLe和BLo连接到共享节点BLCM。在第二步骤(T2)中，高电平的、要被施加的放电信号DISCHe被 转变到低电平以将NMOS晶体管Nil关断，并且因此关断来自位线BLe 的偏置电压VIRPWR。处于高电平的位线选择信号BSLo被转变到低电平并且关断位线 BLo和共享节点BLCM之间的连接，并且因此仅位线BLe和共享节点 BLCM被连接。处于高电平的预充电信号PRECHb被转变到低电平以接通NMOS 晶体管Pll ，并且因此感测节点SO被预充电到电源电压Vcc的电平。此时，处于高电平的具有电压VI的感测信号SENSE被施加到传送 单元120以将感测节点SO连接到共享节点BLCM。因此，位线BLe 和共享节点BLCM的电压通过感测节点SO被提升到电平VI-Vt。在第三步骤(T3)中，感测信号SENSE被转变到低电平以关断感 测节点SO和共享节点BLCM之间的连接。此时，位线BLe和共享节 点BLCM的电压保持在电平VI - Vt (在此电平处要被读取的单元处于 '0，数据的状态)，并且被放电到低电平(在此电平处要被读取的单元 处于'r数据的状态)。然后，处于低电平的预充电信号PRECHb被转变到高电平以关断 用于感测节点SO的电源电压Vcc。在第四步骤(T4)中，处于V2电压(低于VI电压)的感测信号 被施加到传送单元120以将感测节点SO连接到共享节点BLCM。相应 地，感测节点SO的电压根据共享节点BLCM而变化。即，在'0，数 据单元的情形中，感测节点SO保持在高电平，并且在'1，数据单元 的情形中，感测节点SO被放电到低电平。NMOS晶体管N16根据感测 节点SO的电压而接通或关断。参见图8，共享节点BLCM通过NMOS晶体管NO而保持与位线 BLe相同的电压。然后，处于V2电压的感测信号SENSE被施加到 NMOS晶体管N15。此时，当共享节点BLCM的电压小于V2-Vt时， NMOS晶体管N15被接通。结果，感测节点电容Q。上的电荷被放电到共享节点电容CBLCM和位线电容CBL。此时，由于共享节点电容CBLCM 远小于位线电容CBL，所以共享节点电容CBLCM和位线电容CBL的和不 会受到共享节点电容CMXM的差异的显著影响。因此，在电荷共享中， 感测节点SO的电压的降低速率是不变的，与页面緩冲器的设置无关。 这意味着页面緩冲器的感测电流是不变的，并且因此页面緩沖器的读取 裕度变得更大得多，如图9中所示。之后，处于高电平的读取信号READ被施加到感测单元130的 NMOS晶体管N17，并且因此接通NMOS晶体管N17。相应地，当感 测节点SO处于高电平时，NMOS晶体管N16和N17 ^L同时接通^f吏节 点QB成为低电平。相比之下，当感测节点SO处于低电平时，NMOS 晶体管N16被关断并且节点QB保持在重置状态，即处于高电平，即使 NMOS晶体管N17被接通也是如此。
如上面详细描述的，当一个页面緩冲器执行读取操作时，相邻的页 面緩冲器执行读取操作。此时，各个页面緩冲器的感测节点的接线长度是相同的，如囝5中所示，并且因此其加载时段是相同的。另外，相邻 页面緩冲器的相应感测节点接线不设置在同一电平上，而是在低电平或 高电平上，从而避免它们之间的干扰影响。结果，可以避免感测节点中 的电压降低。尽管已经结合上面概述的特定实施例描述了此发明，对本领域技术人 员来说许多替换、修改和变化是明显的。因此，如上面陈述的本发明的优 选实施例旨在说明，而不是限制。
权利要求
1.一种闪存器件，包括存储器单元阵列，其包括多个存储器单元和多个位线对，其中每个存储器单元都连接到一位线；以及多个页面缓冲器，用于从选自所述多个存储器单元中的存储器单元读取数据，其中所述多个页面缓冲器的每个都连接到所述多个位线对之一，其中所述多个页面缓冲器的每个都包括位线选择单元，其从连接到所述页面缓冲器的所述位线对中选择一个位线并且将所选择的位线连接到共享节点；传送单元，其将所述共享节点连接到感测节点；以及感测单元，其存储通过所述感测节点而传送的数据，其中所述位线选择单元设置在存储器件的高电压区上，并且所述传送单元和感测单元设置在所述器件的低电压区上。
2. 如权利要求1的闪存器件，其中所述多个页面緩冲器各包括相同 长度的感测节点接线。
3. 如权利要求2的闪存器件，其中相邻页面緩冲器的所述感测节点 接线被设置在低电平或高电平上以不直接彼此相邻。
4. 如权利要求1的闪存器件，其中所述位线选择单元包括偏置施加电路，用于响应放电信号将偏置电压施加到所迷位线对的 至少一个上；以及位线连接器，其将所述位线对之一连接到所述共享节点。
5. 如权利要求1的闪存器件，其中所述传送单元响应第一感测信号 通过使用所述感测节点的电压对所述共享节点的电压预充电，或者响应 第二感测信号传送来自所选择的存储器单元的数据，该数据通过电荷共 享动作从所述共享节点传送到所述感测节点。
6. 如权利要求1的闪存器件，其中所述感测单元包括 锁存器，用于存储数据；重置电路，用于响应重置信号重置所述锁存器；以及感测电路，用于将所述数据从所选存储器单元传送到所述锁存器。
7. —种闪存器件的读取方法，所述闪存器件包括存储器单元阵列， 包括多个存储器单元和多个位线对，以及多个页面緩冲器，用于从选自 所述多个存储器单元中的存储器单元读取数据，其中每个存储器单元都 连接到一位线，所述多个页面緩冲器的每个都包括与其余所述页面緩冲 器的所述感测节点相同长度的感测节点，并且所述多个页面緩冲器的所 述感测节点设置在低电平或高电平上以不直接彼此相邻，所述方法包括 步骤将所选存储器单元所连接到的位线对连接到所述多个页面緩冲器 之一的一共享节点；将所述共享节点预充电到高电平；将来自所选存储器单元的数据从所述共享节点传送到所述感测节 点；以及将来自所选存储器单元的所述数据存储在所述页面緩冲器上。
8. 如权利要求7的闪存器件的读取方法，其中将所选位线连接到所 述共享节点的所述步骤包括响应放电信号而关断来自所选位线的偏置电压；以及 响应位线选择信号将所选位线连接到所述共享节点。
9. 如权利要求7的闪存器件的读取方法，其中将所述数据传送到所 述感测节点的步骤包括通过使用处于电源电压电平的所述感测节点电压预充电所述共享 节点；根据所选存储器单元的状态改变所述共享节点的电压并且将所述数据传送到所述共享节点；以及将所述感测节点连接到所述共享节点以改变所述感测节点电压并 且将所述数据传送到所述感测节点。
10. —种闪存器件，包括存储器单元阵列，其包括多个存储器单元和多个位线；多个位线选择单元；多个传送单元；以及多个感测单元；其中所述多个位线的每个都连接到位线选择单元；所述多个位线选择单元的每个都通过共享节点连接到传送单元；所述多个传送单元的每个都通过感测节点连接到感测单元；以及将所述多个传送单元的每个都连接到感测单元的所述感测节点都 是相同长度的。
11. 如权利要求10的闪存器件，其中相邻感测节点被交替地置于高 电平或低电平以不直接彼此相邻。
12. —种闪存器件，包括 存储器单元阵列；多个位线选择单元，它们通过多个位线连接到所述存储器单元阵列；多个页面緩冲器单元，所述多个位线选择单元的每个都通过共享节 点连接到页面緩冲器单元；其中每个页面緩冲器单元包括传送单元，其连接到所述共享节点；以及 感测单元，其通过感测节点连接到所述传送单元；其中所述多个页面緩冲器单元的每个的所述感测节点都是相 同长度的。
13. 如权利要求12的闪存器件，其中相邻页面緩冲器的所述感测节 点被交替地置于高电平或低电平以不直接彼此相邻。
14. 一种闪存器件，包括第一和第二位线选择单元，用于从存储器单元阵列选择位线输出；第一和第二共享节点，它们分别位于所述第一和第二位线选择单元 以及第一和第二传送单元之间；以及第 一和第二感测节点，它们分别位于所述第一和第二传送单元以及 第一和第二感测单元之间；其中所述第一和第二感测节点是相同长度的，并且所述第一感测节 点位于所述器件的第一电平上，并且所述第二感测节点位于所述器件的 第二电平上。
全文摘要
本发明涉及闪存器件及其读取方法，其中在闪存器件的页面缓冲器中，传送单元被设置在位线和感测节点之间，并且感测节点接线的长度被配置为在所有页面缓冲器上都是相同的。另外，多个感测节点的接线被设置在分开的电平(低和高)上以不彼此相邻，使得页面缓冲器的感测节点的加载时间是一致的并且感测节点接线之间的耦合电容被消除，从而导致数据的精确的读取操作。
文档编号G11C16/06GK101154449SQ20061015644
公开日2008年4月2日 申请日期2006年12月31日 优先权日2006年9月29日
发明者朴镇寿, 杨中燮, 裴基铉 申请人:海力士半导体有限公司