专利名称：：电性可编程熔丝位的制作方法
技术领域：
：本发明大体上涉及一次性可编程(one-timeprogrammable,OTP)非易失性(non-volatile)存储单元领域，更具体地讲，本发明涉及一种自检测非易失性OTP熔丝元件的CMOS实现。
背景技术：
：当断电的时候，非易失性存储器能保留储存的数据，对许多不同类型的电子器件这都是所希望的。一种常用的非易失性存储器是可编程只读存储器("PROM"),其使用字线-位线的交叉点(crosspoint)元件，如熔丝、反熔丝(antifuse)和捕集电荷器件如漂浮门电路雪崩注入金属氧化物半导体(floatinggateavalancheinjectionmetaloxidesemiconductor,简称"FAMOS")晶体管，来储存逻辑信息。术语"交叉点"是指位线和字线的交叉处。Reisinger等人在美国专利USP6,215，140中公开了一种利用电容器中二氧化硅层的击穿来储存数字数据的PROM单元。Reisinger等人公开的基本的PROM,是采用氧化物电容器和结型二极管(junctiondiode)的串联结合来作为交叉点元件。对于无损伤的电容器，其逻辑值表示为O,而对于电性击穿的电容器，则其逻辑值表示为1。通过调整二氧化硅层的厚度，可以获得所需要的操作规格。各种制造不同类型非易失性存储器的工艺，其改进往往落后于通用工艺如高级CMOS逻辑工艺的改进。例如，用于闪速EEPROM器件的工艺，往往要比标准的高级CMOS逻辑工艺多使用30。/。的掩^f莫步骤。这些工艺用于生产高压产生电路、三阱(triplewell)、漂浮门电路、ONO层以及这类器件中常见的源极和漏极连接结等所需要的特定区域和结构。因此，用于闪速器件的工艺往往落后于标准的高级CMOS逻辑工艺一代或二代，并且每个晶圓片的成本贵大约30%。作为另外的一个示例，用于反熔丝的工艺，其必须适合构造各种反熔丝结构和高电压电路，也往往落后于标准的高级CMOS工艺大约一代。这些情况表明了存储器现有技术的一些缺点。图l显示了现有技术的存储单元。图2显示了依照本发明一实施方式的熔丝存储单元。图3显示了依照本发明另一实施方式的、具有高压保护晶体管的熔丝存储单元。图4是依照本发明再一实施方式的、采用熔丝存储单元的16位熔丝模块的高级别结构图。图5A是图4中熔丝模块的熔丝编程的时间图(timingdiagram)。图5B是图4中熔丝模块的连续熔丝编程的时间图。图6是熔丝存储单元的编程和校验时间图。图7是设定和复位时间图。图8显示了熔丝存储单元的内部电路。图9显示了依照本发明又一实施方式的微分熔丝存储单元电路。图10显示了依照本发明再一实施方式的可选择的微分熔丝存储单元电路。图11显示了熔丝存储单元晶体管的源极和漏极的细节。图12A和12B显示了依照本发明其它实施方式的、采用基本熔丝存储单元的、实现CMOS的两种方案。图13显示了依照本发明其它实施方式的、采用基本熔丝存储单元的、实现CMOS的另外方案。图14显示了图9中电路的可选择的变型。图15是依照本发明可选择的实施方式的、采用熔丝存储单元的18位熔丝模块的高级别结构图。图16显示了图15中熔丝模块的电路。详细"i兌明本发明说明书中描述的实施方式披露了一次性可编程(OTP)非易失性熔丝存储单元，其不必为了读取它们的数据内容而解码或寻址。所披露的熔丝存储单元占用小的面积，并且特别适用于低位计算应用。每个熔丝存储单元使它的内容在输出(OUTPUT)处锁存，并随时可用。这些存储单元能作为代码存储器、序列构造存储器，以及作为用于ID(识别)、修正、以及其它制造后芯片上系统(System-on-Chip，简称SoC)定制的独立熔丝位。一般来说，为了编程这些存储器单元之一，高压被应用到存储器单元的特定晶体管，以击穿该晶体管(熔断熔丝)。为了读取熔丝存储器单元，检测穿过该晶体管的电流。穿过熔丝的电流是其数据内容的指示，"1"或"0"取决于所作的约定。本发明所披露的熔丝存储器单元的基本构造块与美国加州圣克拉拉Kilopass技术公司的、如图1所示的XPM存储器单元类似。图l的熔丝存储器单元包括选择晶体管M1和编程晶体管M0，两者都可采用标准的CMOS工艺制造，而不需要另外的掩模。在这种存储器单元中，晶体管M1用作开关，MO用作电流限制器，其中，穿过MO的电流是其编程的逻辑电平(数据内容)的指示。编程晶体管M0的门电路用作电容器的一个极板，并且门电路上施加的电压使得逆置层(inversionlayer)在门电路之下形成，而用作电容器的另一个极板，而且连同源极/漏极区域一起形成电容器的第二端子。在一些实施方式中，因为不希望击穿选择晶体管M1的门电路氧化物，可以使选择晶体管M1的门电路氧化物的厚度超过编程晶体管MO的门电路氧化物。为了编程图l的存储器单元，将WLP提高到VPP(预定的高压)，WLR被打开，而且BL接地，经过特定时间段(例如50微秒)，击穿编程晶体管MO的门电路氧化物。因此，这种布置设定了存储器单元的漏电流大小水平和它的逻辑电平。为了读取存储器单元的内容，适当的电压被应用到M0和M1晶体管的门电路，其把MO连接到位线BL。其后，为了分类存储器单元的逻辑电平，被M0限制的、穿过M1和BL的电流被读取放大器检测。现在将描述本发明的各种不同实施方式。为了全面理解和实施这些实施方式，下面的描述提供了若干特定的细节。然而，本领域普通技术人员可以理解，本发明完全可以在没有很多这些细节的情况下得以实施。另外，为了避免各种不同实施方式的有关描述产生不必要的混淆，一些众所周知的结构或功能可能不净皮详细地显示或者^L述。虽然在图1中示出的标准XPM存储器单元在编程晶体管MO和选择晶体管M1之间的节点上没有触点，但是在图2中示出的熔丝存储器单元连接到该节点，以便提供"自检测"电压水平。熔丝存储器单元输出的"自检测"和锁存，将会被更详细地讨论。该构造不需要读取放大器。除此之外，熔丝存储器单元可以按照标准逻辑设计规则进行设计。在图2的实施方式中，或在任何其它的被^C露的实施方式中，编程晶体管MO可以配置成使用其源极和其门电路之间的、其漏极和其门电路之间的、或其源极及漏才及和其门电^各之间的电容，以实现熔丝。在图3中显示了一熔丝存储器单元，其具有至少一个高压保护晶体管Ml，可在熔丝晶体管M0的编程期间为薄的氧化物M2l是供分级保护(cascadeprotection)。在图3的电路中，类似图2的电路，输出是取自M0和M1晶体管之间的点。下面描述中所使用的术语应以它最宽广的合理方式进行解释，即使它只是与本发明特定的实施方式一起进行详细描述时所采用的术语。某些术语甚至可以在下面被强调；然而，以任何限制的方式进行解释的术语，都会公开并具体地按具体实施方式部分那样进行限定。多位存储器在示例性的多位存储器实施方式中，熔丝电路包括被如图4之高级图所示的级联(cascadeable)16位熔丝存储器模块("熔丝模块")。每个熔丝模块具有用来编程该特定熔丝模块的熔丝存储器单元的PGM输入引脚(inputpin)。此外，为了编程该熔丝模块的熔丝存储器单元，每个熔丝模块具有采用A[3:O]输入引脚的寻址电路。PGM输入引脚允多个熔丝模块进行分级，具有在任何的熔丝模块里面编程任何熔丝存储器单元的能力。每个熔丝模块的16个输出引脚REG[15:0]是熔丝模块的16存储器位(熔丝存储器单元)的锁存的输出。虽然该示例显示了16位熔丝存储器模块，但其它的数据字宽(如l、4、8、32等)可以是该示例的扩展。熔丝存储器模块编程搡作通过脉沖调制"PGM"和VPP引脚为tPGM(如50ias)，同时在A[3:0]引脚和块选择引脚BS上声明选定的熔丝地址，其能够可操作地接近该熔丝模块的单个熔丝，从而使熔丝存储器模块一次被编程一个熔丝存储器单元。注意，从物理上讲，编程一个存储器单元意p木着熔断熔丝或击穿某个特定的晶体管。当PGM1脚设立并保持取决于VPP电压值的需求时，VPP引脚还提供每个熔丝编程的实际定时。用于不同的处理节点的VPP电压的示例描述成"错误！未找到引用源"，而且相应的编程定时如图5A所示。使用这些编程定时，可以顺序编程多个熔丝存储器单元，如图5B所示。表格lVPP与节点<table>tableseeoriginaldocumentpage17</column></row><table>程序校验搡作虽然有可能不能在编程处理期间直接地读取存储器熔丝单元的输出，但是希望测试熔丝存储器单元，以确定它是否已经被适当地编程。此时，需要一个方法，来校验存储器单元熔丝是否已经被适当地熔断。因此，在编程之后，检测进入熔丝之内的电流(IREAD),以确定编程是否成功。为此，可以利用测试器，如晶圆级的测试器。由于在该实施方式中，没有专用的校验-模式-引脚，因而在较低的电压使用VPP引脚，如下所示VPP引脚》VPP电压(见表l):编程模式VPP引脚》VDDI0，但《VPP电压校验模式VPP引脚二VDDIO:熔丝读取模式(常态操作)图6是显示了用于熔丝"0"的PGM/校验周期的时间图，其是由A[3:O]二AO寻址的熔丝。因此，测量流入VPP引脚以及通过已编程的晶体管M0的电流，从而确定熔丝存储器单元是否事实上已经按照需要而被编程。设定(SET)和复位(RESET)搡作例如，在原型制作期间或者编程验证期间，可能希望暂时编程炫丝存储器单元而不熔断它的熔丝。在熔丝模块的一些实施方式中，可以利用设定和复位划线，以允许暂时储存进入熔丝存储器单元锁存的数据，而不永久地编程它的熔丝，并且使得在存储器单元的输出可利用该数据。熔丝存储器模块允许每个熔丝存储器单元锁存拥有其单独的设定和复位选项，以便用于功能测试和覆盖锁存内容。所需的定时(timing)如图7所示。图8更为详细地显示了通过交叉耦联的NAND(与非)-门A1和A2，将熔丝M0输出进行锁存的一实施方式，以及通过设定和复位信号操纵锁存的可能性。熔丝存储器单元电路细节图8显示了熔丝存储器单元一实施方式的电路。在图8的电路中，通过地址引脚A[3:0]、BS和用于编程或校验的PGM的组合使用，来选择单个熔丝M0。为了编程或校验，已经被选择的熔丝具有高压，该高压在通过任选的高压转换器电路X6之后，由VPP引脚供给。当同一才莫块的不同熔丝在被编程的时候，提供高压转换器X6，用于从编程电压隔离非接通的熔丝。如下所述，本发明的可替代实施方式可以省略高压转换器。在这种电路的可选择的实施方式中，三晶体管的存储器单元被图2所示的两晶体管的存储器单元所代替。图8还显示了所披露实施方式的"自检测"属性，其中，通过交叉耦联的NAND-门A1和A2，熔丝M0的内容被锁存在输出。当熔丝被编程的时候，相应的输出值(REG)是静态的，而且不需要动态地进行检测。微分熔丝电路在一可选择的实施方式中，通过在单一存储器单元中使用两个微分编程的熔丝，能够合并图8中的选择和编程电路。除此之外，因为微分编程的熔丝存储器单元将会总是将锁存加电为有效状态，所以电容器C1和C2可被省略。图9显示了使用图l所示的存储器磁芯的微分熔丝存储器单元的电路图。在该方式中，未编程的熔丝存储器单元上的"设定"操作(也就是SET=0)，将在编程操作之后会导致逻辑"O"的"Q"输出，而且未编程的熔丝存储器单元上的"复位"操作(也就是RST-0)将在编程操作之后会导致逻辑"r的"Q"输出。图10所示的可选择的实施方式中则使用PMOS晶体管作为熔丝元件(M6和M7),而不是使用NMOS晶体管。这种结构能够克月良图9所示实施方式中的"设定/复位"行为。这种可选择的实施方式还提供了一种经由M6和M7器件将高压外接到低电压晶体管的能力。在该实施方式中，VPP被应用到源极和漏极，而不是门电路上，因此不必需隔绝器件，如图9所示的M2和M3。图14显示了图9电路的可选择的变型。在图14中，包括P0、Pl、P2、P3、N4、N5、N6、N7的浮点八进制(镜像电路)，被"设定b"或者"复位b"设定或者复位，这反映在Q和QB的输出。利用设定和复位选项，使用者可以评估特定的逻辑大小是否是所需要的，而且随后可以通过编程该电路，使其永久化。假如设定浮点八进制(flop),使得Q4和QB-0，那么P3二0，P0=1，选择晶体管(SEL)和编程晶体管(PGM)是l，编程晶体管B(PGMB)是O,以及VPR是偏压。然后，VPP提高到它最高的电压。熔丝氧化物被裂开，电流流过N21、Nll、N18(因为P0-1)和N36(其是电流限制器，为了最好的编程而设有电流窗)。没有路径用于其它熔丝的接地，因此，其不能够被编程而具有高的阻抗。被编程的熔丝有非常低的阻抗。该电路的另一个优点是，在它被编程之后，其总是在后来的加电期间进入正确状态。这是因为被编程的熔丝使浮点八进制失4軒，而且阻止浮点八进制的被编程的熔丝侧。高压容许电路在图8的电路中，当在相同的模块中不同的熔丝正在被编程的时候，提供高压转换器X6，可用于从编程电压隔离非接通的熔丝。由于在熔丝晶体管MO的源极/漏极中连接结击穿的可能性，这种隔绝是必需的。如果一旦发生连接结击穿，其能提供一条优先的路径，将过度的电流流量接地，这会引起较差的单元特性。当VPP被应用到已经被编程的很多的熔丝晶体管(即传导位)的时候，也能引起来自VPP的过电流。如果熔丝晶体管MO或选择晶体管Ml的源极/漏极连接结，在电压等于或者低于MO氧化物的电压时被击穿，将会发生提到的情形，而且不希望的电流将会经由图11中的N型二极管D2和D0从VPP流入地下，其中，D0和D2分别表示晶体管M0的漏极和源极扩散。并且，二极管D3表示晶体管M1的漏极扩散。这些二极管中的每个具有击穿电压BVJ(最大的反向二极管电势)。如果这些二极管的任何一个的BVJ等于或者比MO的BVOX(氧化物击穿电压)小，VPP必须限制到熔丝晶体管的少数几个，或者来自连接结击穿的电流可以超过VPP供给的最大电流量。该方案是增加二极管DO、D2和D3的BVJ。为了增加二极管DO、D2和D3的BVJ,下面将描述两种方法。N阱连接结植入在该方法的两个实施方式中，如图12A和12B所示，N-型阱植入和N十源极/漏极植入物一同植入，该N-型阱植入与用于标准PMOS晶体管主体的植入是相同的。由于N阱植入的存在，导致形成緩变结(gradedjunction)。因为不需要MO的晶体管作用，所以图12B的方法(N阱在poly下面)是这种应用的可接受的方案。这类方案不需要额外的掩模或者处理步骤，而且把二极管DO、D2和D3的击穿电压增加到大约18V(在0.18jamCMOS工艺中)，这比MO的BVOX高许多，而且满足需要的标准。本地(NATIVE)"连4妄结的CMOS的另外选择。在该方法中，晶体管M0和M1作为"本地"，也就是说，VT(VT是'O'或者稍微负值)调整植入(PWELL)在处理期间被堵塞。此外，不需要多于传统CMOS的另外的掩模或处理步骤。这种过程于晶体管之下产生P-区域，且具有比标准P-基体低的浓度，因此，具有举交高的BVJ。熔丝模块在另外的示例性的多位存储器实施方式中，炫丝电3各包括级联的8位熔丝存储器模块("熔丝模块")，见图15。每个示出的熔丝模块，如在图4所示的熔丝模块，具有用来编程特定熔丝模块的熔丝存储器单元的PGM输入引脚。此外，为了编程熔丝模块的熔丝存储器单元，每个熔丝模块具有利用A[3:O]输入引脚的寻址电路。PGM输入引脚允许多个熔丝模块进行分级，且有能力编程任何熔丝模块内的任何熔丝存储器单元。每个熔丝模块的8个输出引脚REG[7:0],是熔丝模块的8存储器位(熔丝存储器单元)的锁存的输出。当描述图16所示的熔丝模块的内部电路的时候，图15所示的其它引脚的目的将会被详细地讨论。虽然这个示例显示了8位熔丝存储器模块，但是其它的数据字宽可以作为其扩展。图16显示了用于图15的熔丝模块的熔丝存储器单元的另外实施方式的电路。在图16的电路中，通过地址引脚A[3:0]、BS和用于编程或校验的PGM的结合，选择每个熔丝XX。在一实施方式中，熔丝是一个如晶体管之类的器件。已被选择进行编程或校验的熔丝，具有由"偏压"(BIAS)输入引脚所提供的高压。在该电路的另外实施方式中，三个器件的存储器单元MC被图2的两个晶体管存储器单元所代替。当有以下条件时，发生编程(1)节点"SEL"是高的，其接地节点"SRC",(2)信号PGM是高的(大约3.3v)，以及(3)信号"偏压"是高的(大约8.5v)。这种布置编程熔丝XX，其中，编程的电流将会被器件N12的阻抗所限制。用于这种电路的读取程序从正沿"BS"信号开始，其中，其进入"pulgenb"模块并产生称为"转储"(DUMP)的短宽度Vdd水平信号。DUMP信号释放节点"fhs"上的任何泄漏积累，并复位由两个NAND-门所产生的锁存。使用转储信号的负沿，模块pulgenb生成较宽的Vdd水平脉冲"eval"，其评估节点fus上的电压，并且如果fUs是"r则设定锁存。eval对节点fos来说是足够宽的，以便如果fUs已经被编程则让fUs有充足的时间，再一次充电。信号"泄漏"(LEAK)提供小的正电压，以打开器件N14并且确保当熔丝没:故编程的时候，节点fus夹持到地面。当输入信号PGM高的时候，信号"BIAS"提供用于编程的高压，当PGM低的时候，信号"BIAS"提供用于读取的低压。当PGM高的时候，模块1501水平从Vdd(1.8v)转换到3.3v，当PGM低的时候或者信号Vdd低的时候转换到Ov。如果信号pgmhi是低的，则模块1503输出8.5v，并且如果pgmhi是高的，则输出1.8v。用作存储器熔丝和存储器单元锁存之间的两个系列门电路的器件N0和N4固有地或者本质地减少从节点"熔丝"到节点"fus"的阈值降。器件N7被提供用于应对一种情况，其中，编程处理已经起动但是还仍然没有选择单元。在图16的存储器电路的另外实施方式中，一些晶体管和它们的功能可以;陂省略。结论在整个说明书和权利要求书中，除非上下文清楚地指出，否则词汇"包括"、"包含"等将被解释为包扩在内的意思，而不是排外的或穷尽的意思，也就是说，包括而不限制于。这里使用的术语"连接"、"耦联"或者其它之类的术语，意味着在两个或多个元件之间、直接地或间接地任何连接或耦联；元件之间的连接可以是物理的、逻辑的或者其组合。另外，词语"这里"、"上述"、"下面"以及类似词语，在本申请中使用时，将指示整个本申请而不是本申请的任何特定部分。如果上下文允许，在上述具体实施方式部分中使用的数量为单个或多个的词语还可以分别包括多个或单个。词语"或"是指列出两个或多个项目，涵盖以下的所有解释列举中的任意项目，列举中的所有项目，以及列举中的项目的任意组合。本发明的上述的具体实施方式的描述不是穷尽于此或者将本发明限制于上述具体的形式。尽管上述本发明的具体实施方式和示例是为了示出的目的，但是，本领域的普通技术人员可以意识到，在本发明的范围内可以进行各种等同变换。这里给出的本发明的启示可以被应用于其它系统，而不必是上述的系统。上述的各种实施方式的作用和元件可以被结合以提供另外的实施方式。施方式部分描述了本发明的特定实施方式并且描述了最佳的预期模式，不管在文中描述的多么详细，本发明可以以多种方法实现。上述的补偿系统的细节在其实现细节方面可以相当大的改变，但仍然涵盖在本发明内。如上述所强调的，在描述本发明的某种特征或方面时使用的特定术语不能认为是意味着该术语在此被重新定义或者被限制到使用该术语的本发明的任何具体的特性、特征或方面。总之，在接下来的权利要求中使用的术语不能被认为将本发明限制于本说明书中的具体实施方式，除非上述的具体实施方式部分明确地限定了这些术语。因此，本发明的实际范围不仅涵盖所4皮露的实施方式，还涵盖在权利要求范围内实现或执行本发明的所有的等同方式。上述的所有专利、申请或者其它参考资料，包括可能在伴随申请文件中列举的任何参考资料，都将结合在此以作参考。如果必要的话本发明的方面可以改变，以便利用上面提到的参考资料中描述的系统、功能和概念以提供本发明的另外的实施方式。尽管本发明的某些方面以某些权利要求的形式呈现，但是发明人考虑本发明的各种方面可以存在于任一项权利要求形式中。因此，发明人保留在提出申请之后增加另外的权利要求的权利，以便追加本发明的其它方面的另外的权利要求形式。权利要求1.一种非易失性可编程只读存储器单元，该存储器单元具有连续可用的数据内容而不用解码或寻址，该存储器单元包括:具有源极、漏极和门电路的选择晶体管，其中，所述选择晶体管的源极或者漏极被连接到第一电压，而该源极和漏极中的另一个则形成第一连接点；以及具有源极、漏极和门电路的熔丝晶体管，其中，所述熔丝晶体管的源极、漏极或源极和漏极形成第二连接点，其中，所述第二连接点是所述存储器单元的输出口；所述第一连接点和所述第二连接点进行电连接；以及通过打开所述选择晶体管并在预定时段向所述熔丝晶体管的门电路施加受控制的高压、而永久性地改变所述熔丝晶体管的至少一个物理特性，从而使逻辑电平的数据在所述存储器单元中被编程。2、如权利要求l所述的存储器单元，其中，所述第一连接点和所述第二连接点通过具有源极、漏极和门电路的至少一个高电压保护晶体管连接在一起，其中，该高电压保护晶体管的源极或者漏极被连接到所述第一连接点，而该高电压保护晶体管的源极和漏极中的另一个被连接到所述第二连接点。3、如权利要求l所述的存储器单元，其中，所述存储器单元利用CMOS工艺实现。4、如权利要求l所述的存储器单元，其中，所述存储器单元数据通过将比编程电压低的电压施加到所述熔丝晶体管的门电路而被验证。5、如权利要求l所述的存储器单元，其中，通过击穿所述熔丝晶体管的门电路氧化物或电介质而实现改变所述晶体管的至少一个物理特性。6、如权利要求l所述的存储器单元，其中，所述各晶体管是NMOS晶体管。7、如权利要求l所述的存储器单元，其中，所述各晶体管是PMOS晶体管。8、如权利要求l所述的存储器单元，其中，在所述存储器单元的CMOS实现中，N-型阱植入是与N+源极/漏极植入一同植入的，而且因N阱植入的存在而形成緩变结。9、如权利要求l所述的存储器单元，其中，在所述存储器单元的CMOS实现中，所述熔丝晶体管和所述选择晶体管是"本地"的。10、一种可编程只读存储器电路，该存储器电路配置成多位存储器模块的一部分，该存储器电路包括单一位磁芯的存储器单元，其至少包括串联的选择器件、高电压保护器件和熔丝器件，其中，通过打开所述选择器件并在预定时段向所述熔丝器件的门电路施加受控制的高压、而永久性地改变所述熔丝器件的至少一个物理特性，从而使数据在所述存储器单元中被编程；单一位的锁存，用于锁存外部提供的数据位或所述单一位^磁芯存^[诸器单元的输出；用于控制所述单一位锁存内容的设定和复位输入线；用于在多个存储器模块中选择存储器模块的模块选择输入线；用于在存储器模块的多个存储器电路中选择存储器电路的多个地址丰lr入线；以及用于能使被选定的存储器模块的存储器电路被编程的编程输入线。11、如权利要求10所述的存储器电路，其中，所述单一位锁存本质上是由交叉耦联的两个NAND-门实现的。12、如权利要求ll所述的存储器电路，其中，所述的熔丝数据在前往所述单一位锁存的途中至少通过一个晶体管，而且该晶体管门电路处的信号控制所述lt据的通过。13、如权利要求ll所述的存储器电路，其中，所述单一位锁存的输入通过两个串联的晶体管被接地，其中，所述两个串联的晶体管中的一个的门电路被所述熔丝数据控制。14、如权利要求13所述的存储器电路，其中，所述的被所述熔丝数据控制的晶体管的门电路是通过至少一个漏电控制晶体管接地的。15、如权利要求10所述的存储器电路，其中，所述的熔丝器件是晶体管，而且，改变所述熔丝晶体管的至少一个物理特性是通过击穿所述熔丝晶体管的门电i各氧化物或电介质而实现的。16、如权利要求10所述的存储器电路，其中，在所述磁芯存储器单元的CMOS实现中，N-型阱植入是与N+源极/漏极植入一同植入的，而且因N阱植入的存在而形成緩变结。17、如权利要求10所述的存储器电路，其中，在所述磁芯存储器单元的CMOS实现中，所述熔丝器件和所述选择器件是"本地"的。18、如权利要求10所述的存储器电路，其中，通过使用所述设定和复位输入线，将数据暂时存入所述单一位锁存，从而在不击穿所述熔丝器件时，使所述存储器电路暂时被编程。19、如权利要求10所述的存储器电路，其中，通过结合地址输入线、模块选择输入线和所述编程输入线，单个的存储器电路被选择用于编程或校验。20、一种可编程只读单一位的存储器单元，其使用两个微分可编程熔丝，该存储器单元包括具有第一锁存的输出和第二锁存的输出的设定-复位锁存，其中，所述第一锁存的输出是所述第二锁存的输出的互补，其中，当所述锁存的输出中的一个指明在所述存储器单元中的储存的数据值，则另一个锁存的输出指明在所述存储器单元中的储存的数据值的补偿；以及两个微分编程的磁芯存储器单元，每个磁芯存储器单元包括具有源极、漏极和门电路的选择晶体管，其中，两个选择晶体管的其中一个的源极或者漏极被连接到所述设定-复位锁存的第一或者第二输出，而另一个选择晶体管的源极或者漏极被连接到所述设定-复位锁存的第一和第二输出的另一个；以及具有源极、漏极和门电路的熔丝晶体管，其中两个熔丝晶体管中的每个的源极、漏极或源极和漏极被连接到所述两个选择晶体管中另一个的源极或漏极；以及通过在预定时段以微分的方式分别将第一和第二控制的电压连接到所述选择晶体管和熔丝晶体管的门电路，同时使所述设定-复位锁存处的设定和复位输入具有适当的逻辑值，而永久性地改变所述两个熔丝晶体管中的一个的至少一个物理特性，从而使数据在所述存储器单元中被编程。21、如权利要求20所述的存储器单元，其中，所述的存储器单元包括两个镜像的半电路。22、如权利要求20所述的存储器单元，其中，所述的存储器单元是采用CMOS工艺实现的。23、如权利要求20所述的存储器单元，其中，所述改变晶体管的至少一个物理特性是通过击穿所述熔丝晶体管的门电路氧化物或电介质而实现的。24、如权利要求20所述的存储器单元，其中，在所述^f兹芯存储器单元的CMOS实现中，N-型阱植入是与N+源极/漏极植入一同植入的，该N-型阱植入与用于标准PMOS晶体管主体的植入是相同的，而且由于N阱档:入的存在而形成了緩变结。25、如权利要求20所述的存储器单元，其中，在所述^f兹芯存储器单元的CMOS实现中，所述熔丝晶体管和所述选择晶体管是"本地，，的。26、如权利要求20所述的存储器单元，其中，通过使用所述设定和复位输入线将数据暂时存入所述单一位锁存，从而在不击穿所述熔丝晶体管时，使所述存储器单元暂时被编程。27、一种单一位非易失性可编程的存储器单元，其使用两个微分编程的熔丝，该存储器单元包括具有第一锁存的输出和第二锁存的输出的设定-复^f立锁存，其中，所述第一输出是所述第二输出的补偿，其中，所述锁存的输出中的一个指明在所述存储器单元中的储存的逻辑值，而另一个所述锁存的输出则指明在所述存储器单元中的储存的逻辑值的补偿；以及两个微分编程的晶体管，每个晶体管包括源极、漏极和门电路，其中所述两个可编程晶体管的源极、漏极或源极和漏极被连接到可控制的电压，其中，所述两个可编程晶体管中的一个的门电路#:连接到所述设定-复位锁存的第一输出，而另一个所述可编程晶体管的门电路则被连接到所述设定-复位锁存的第二输出；以及通过在预定时段将可控制的电压保持在预定的电压、同时在所述设定-复位锁存的设定和复位输入具有适当的逻辑值，而永久性地改变其中一个所述微分编程晶体管的特性，从而使数据在所述存储器单元被编程。28、如权利要求27所述的存储器单元，其中，所述的存储器单元包括两个镜像的半电路。29、如权利要求27所述的存储器单元，其中，所述的存储器单元是采用CMOS工艺实现的。30、如权利要求27所述的存储器单元，其中，所述的改变所述可编程晶体管的特性是通过击穿所述可编程晶体管的门电路氧化物或电介质而实现的。31、如权利要求27所述的存储器单元，其中，在所述可编程晶体管的CMOS实现中，N-型阱植入是与N+源极/漏极植入一同植入的，而且形成了緩变结，该N-型阱植入与用于标准PMOS晶体管主体的植入是相同的。32、如权利要求27所述的存储器单元，其中，在所述可编程晶体管的CMOS实现中，所述各晶体管是"本地"的。33、如权利要求27所述的存储器单元，其中，通过使用所述设定和复位输入线将数据暂时存入所述单一位锁存，从而在不击穿所述可编程晶体管时，使所述存储器单元暂时被编程。34、一种数据位储存方法，其包括将两个微分可编程磁芯存储器单元的每个输出连接于设定-复位锁存的两个互补输出中的一个，其中，每个所述磁芯存储器单元包括具有源极、漏极和门电路的选择晶体管，其中，两个选择晶体管中的一个的源极或者漏极被连接到所述设定-复位锁存的第一或者第二输出，而另一个所述选择晶体管的源极或者漏极则被连接到所述设定-复位锁存的第一和第二输出的另一个；以及具有源极、漏极和门电路的熔丝晶体管，其中，两个熔丝晶体管中的每个的源极、漏极或源极和漏极被连接到所述两个选择晶体管的另一个源才及或漏极；以及通过在预定时段以微分的方式分别将第一和第二控制的电压连接到所述选择晶体管和熔丝晶体管的门电路、同时使所述设定-复位锁存处的设定和复位输入具有适当的逻辑值，而永久性地改变所述两个熔丝晶体管中的一个的物理特性，从而存储数据值；其中，所述锁存的输出中的一个指明储存的数据值，而另一个所述锁存的输出则指明储存的数据值的补偿。35、一种数据储存方法，其包括将两个微分可编程磁芯存储器单元的每个输出连接于设定-复位锁存的两个互补输出中的一个，其中，每个所述磁芯存储器单元包括两个微分可编程晶体管，每个可编程晶体管又包括源极、漏极和门电路，其中，所述两个可编程晶体管的源极、漏极或源极和漏极被连接到可控制的电压，其中，所述两个可编程晶体管中的一个的门电路被连接到所述设定-复位锁存的第一输出，而另一个所述可编程晶体管的门电路被连接到所述设定-复位锁存的第二输出；以及通过在预定时段将所述可控制的电压保持在预定的电压、同时使所述设定-复位锁存处的设定和复位输入具有适当的逻辑值，而永久性地改变其中一个所述微分编程晶体管的特性，从而存储数据；其中，所述锁存的输出中的一个指明储存的数据，而另一个所述锁存的输出则指明储存的数据的补偿。36、一种非易失性存储器单元，其包括与数据储存元件串联的选择晶体管，其中所述数据储存元件包括传导结构，其传导性能可控地改变；所述选择晶体管具有门电路，该可编程晶体管为了编程能可控地寻址所述存储器单元；以及所述数据储存元件通过检测在两个所述晶体管的联结点流经所述数据储存元件的电流而随时^皮读取。37、如权利要求36所述的存储器单元，其中，所述选择晶体管和所述储存元件通过串联的高压保护晶体管耦联，其中，所述储存元件通过检测在所述储存元件与所述高压保护晶体管的联结点流经所述储存元件的电流而随时^皮读取。38、如权利要求36所述的存储器单元，其中，所述数据储存元件包括传导结构、位于该传导结构下面用于数据的物理储存的超薄的电介质、以及位于该超薄的电介质和传导结构下面的第一掺杂的半导体区域，其中，所述的储存元件通过击穿所述超薄的电介质而被编程。39、如权利要求36所述的存储器单元，其中，所述的数据储存元件是电容器。40、如权利要求36所述的存储器单元，其中，所述的数据储存元件是MOS场效应晶体管，其具有门电路、位于该门电路下面的门电路电介质、以及位于该门电路电介质和门电路下面的相互间隔以在它们之间限定沟槽区域的第一和第二掺杂的半导体区域。41、一种一次性可编程存储器电路，其包括用于储存单个数据位的单一位磁芯存储器手段，其中，所述数据位用于锁存所述单一位磁芯存储器手段的输出或锁存外部提供的数据位的单一位锁存手段，其中所述单一位锁存手段是通过两个交叉耦联的NAND-门实现的；所述熔丝数据通过至少一个晶体管被连接到所述单一位锁存，并且所述晶体管门电路处的信号控制所述熔丝数据的通过；以及所述单一位锁存的输入通过至少一个晶体管接地，该晶体管的门电路被所述熔丝数据控制并且也通过至少一个漏电控制晶体管接地；用于控制所述单一位锁存内容的设定和复位手段；用于从多个存储器电路模块中选择一存储器电路模块的模块选择输入手段；用于从一存储器电路模块的多个存储器电路中选择一存储器电路的多个地址输入手段；以及用于使已选择的存储器电路模块的存储器电路能够进行编程的编程输入手段。全文摘要本发明公开了一次性可编程(OTP)非易失性熔丝存储器单元，为了读取它们的数据内容其不需要解码或寻址。每个熔丝存储器单元将其内容锁存在它的输出并且随时可用，例如，可以用于代码存储器、连续构造存储器、以及作为用于ID(鉴别)的单个熔丝位、修正、以及其它芯片上系统(System-on-Chip，简称SoC)的接线柱构造。本发明还提供了用于为了设计测试而暂时数据储存的手段。在另外的实施方式中，在单个存储器单元中使用两个微分编程的熔丝，而选择电路和编程电路被合并。文档编号G11C17/00GK101375345SQ200780003644公开日2009年2月25日申请日期2007年1月29日优先权日2006年1月27日发明者大卫·方,杰克·泽仲·彭,格伦·阿诺德·罗森达尔申请人:克劳帕斯有限公司