擦除eeprom器件的方法

专利名称：擦除eeprom器件的方法
技术领域：
本发明涉及存储器单元，尤其涉及电可擦除可编程只读存储器 (EEPROM ， Electronic Erasable Programmable Read Only Memory)器 件。
背景技术：
在本领域中，非易失性存储器件是已知的。通常，非易失性存储器件 包括一 系列用作存储器单元的晶体管。图1中示出了 一个这种EPROM器 件，在这里是紫外线(UV)可擦除EPROM单元10,该器件包括一对高 掺杂(这里是N+)源区和漏区12、 14，该源区和漏区形成在P型导电珪 体18的场氧化物(field oxide) 11隔离的P型导电阱16中。载流子沟道 20位于该对源区和漏区12、 14之间。在该载流子沟道20的上方是多晶 硅浮栅22，该多晶硅浮栅22通过介电层23与沟道20隔开，且通过介电 层26与控制栅24隔开。介电层23通常是热生长的二氧化硅层，该二氧 化珪层用来形成栅氧化物以在浮栅22和>^面之间进行介电隔离(即， 防止浮栅26与源区和漏区12、 14形成短路)。介电层26通常是二氧化硅， 或者是二氧化硅和氮化硅，用在浮栅22和控制栅电极24之间。应该注意， 浮栅22和控制栅24垂直设置或自对准设置。高掺杂的源区和漏区12、 14连同控制栅电极24用来对单元的逻辑状态进行编程。具体说，为了对 该单元进行编程，在控制栅电极24上施加一个相对于漏区14相对高的正 电压(即，12到15伏)，且源区12接地。该相对高的正电压在漏区14 附近产生相对高的垂直取向的电场，该电场具有足够的强度来吸引在掺杂 的漏区14附近产生的"热"电子穿过栅氧化物23i^V浮栅22中。因此， 在该编程的状态中(即，"热"电子(即载流子)在浮栅22中)，单元10 的阈值电压比初始的UV擦除状态下的阈值电压提高了。编程之后，单元 10在较低(即，5伏)的控制栅电极电压24下在正常工作模式中工作。 对单元10的阈值电压的差异进行检测来确定单元存储的是逻辑0还是逻 辑l。为了从浮栅中去除所存储的"热，，电子，再次使UV光通过封装(未示出)中的UV透明窗口 (未示出)并通过单元10的表面上的钝化层(未 示出)照射到单元10上。
除了使用uv光擦除单元外，另一种选择是使用电场。这种类型的器 件一般被称为EEPROM器件，本申请涉及这些器件。现有技术中的 EEPROM单元结构和阵列的例子见下述文献"A Single Poly CMOS compatible Embedded Flash Memory IP for Low-Cost Applications", JaeChul Lee等人，APSOC， 2002年11月。如图2中所示，毒个EEPROM 单元31包括两个电容器42、 44和浮栅晶体管32。这两个电容器被设置 为分裂电容器(split capacitor),具有共同的电极。所述分裂电容器的共 同电极被连接到MOSFET的浮栅34。各电容器的另 一个^L被连接到控 制栅和擦除栅46、 48。所述分裂电容器构造42、 44允许通过改变施加在 电容器上的偏压来更改单元的耦合比，从而允许在单元上应用不同的编程 和擦除条件。该MOSFET的源极6通常接到参考电压上，例如接地。因 为该MOSFET的漏极38是所述单元读写数据的地方，所以通常被称作 位线。
为进行编程，如图3所示，将控制栅和擦除栅46、 48拉高到预定的 编程电压V戸g。由于电容器构造的耦合比大于0.5 (例如，0.6),所以可 以将高电压耦合到浮栅上。然后，当在位线上施加高电压(Vbl)时，沟 道热电子(e)被穿过^氧化物势垒注入到控制栅上，使EEPROM单元 的Vt增加。这就是EEPROM单元的传统编程方法。
与UV可擦除EPROM不同，为了对单元进行擦除，如图4所示， 将擦除栅电压拉高，同时将控制栅的电压下拉接地，由此使耦合比变为小 于0.5 (例如，0.2)，这样使得低电压耦合到浮栅上。跨擦除栅电容器的 电势差超过Fowler-Nordheim (FN)隧穿所需要的电压，且电子利用FN 隧穿穿过擦除栅电容器离开浮栅。
然而，FN隧穿擦除周期没有自限性，且延长擦除周期和/或增加擦除 周期的数目会使更多的电子被利用FN隧穿穿过擦除栅电容器从浮栅去 除，从而减小EEPROM单元的Vt。这从图5所示的曲线图可以看出，该 曲线图显示了 100个周期在不同的擦除电压下不同的擦除时间对Vt的影 响。从曲线图中可以看到，阈值电压Vt下降超过2V。在这种情况下，如 果不校正的话，则EEPROM阈值电压Vt有降到0伏以下的危险。这样， 器件将一直接通并导电。此外，该效应不仅仅限于该单元，因为在相关位 线上流动的电流会影响沿该位线的全部单元。这是EEPROM技术中已知的问题。
为了解决该问题，可以采用监视算法**查擦除期间位的vt，以确
保该Vt不会太低，或者，用多个步骤来完成该擦除过程，这些步骤使用 FN隧穿增量以受控方式从浮栅隧穿电荷，以防止过度擦除。然而，这些 算法增加了擦除过程时间。

发明内容
本申请提供用于擦除EEPROM单元的可选方法，该方法减少了对监 视算法的需要。本申请也提供一种EEPROM单元的新结构。
在第一实施例中，提供了一种用于擦除EEPROM单元的方法，其中 所述EEPROM单元包括具有相关的控制栅和擦除栅的浮栅晶体管。该方 法包括步骤提高擦除栅处的电势并降低控制栅处的电势以引起穿过擦除 栅电容器的FN隧穿，并且随后，提高控制栅处的电势，使其足以引起穿 过晶体管的氧化物的FN隧穿。
合适地，所述降低控制栅处的电势的步骤包括将控制栅连接到参考电 压。相似地，提高擦除栅处的电势的步骤可以包括将擦除栅连接到第一电 压源，而提高控制栅处的电势的步骤可以包括将控制栅连接到第二电压 源。第一和第二电压源可以相同。晶体管本身可以是MOSFET。合适地， 提高控制栅处的电势的步骤也使控制栅和擦除槺处的电势相等。
在另 一个实施例中，提供了 一种具有用于存储数据值的EEPROM单 元的存储器。所述EEPROM单元包括具有浮栅的晶体管，其中所述数 据值被存储为浮栅上的电荷。所述单元还包括控制栅、将控制栅耦合到浮 栅的控制栅电容器、擦除栅、将擦除栅耦合到浮栅的擦除栅电容器。所述 存储器还包括用于擦除所存储的数据值的擦除控制电路。擦除电路包括 用于连接到擦除电压源的擦除输入、用于连接到参考电压的参考输入、用 于连接到软编程电压源的软编程输入，其中，擦除控制电路用来初始将擦 除输入连接到擦除栅，将参考输入连接到控制栅，随后将软编程输入连接 到控制栅。适合地，浮栅晶体管是MOSFET。所述存储器可以包括在集 成电路内。在这种情形中，擦除电压源和软编程电压源也可以包括在集成 电路内。在一些情况下，擦除电压源和软编程电压源可以相同。合适地， 擦除控制电路可以用来将所述存储器的位线耦合到参考电压。也可以提供 编程电路，用来对存储器进行编程。合适地，编程电路包括用来连接到编程电压源的编程输入以及用于接收数据值以存储在EEPROM单元中的 数据输入，其中，所述编程步骤将擦除栅和控制栅连接到编程输入并将数 据输入连接到EEPROM单元的位线，以便使所述数据值存储在 EEPROM单元中。有利的是，存储器可以包括多个EEPROM单元。在 这种配置中，擦除电路可以用来选择性地擦除各单个EEPROM单元中的 内容。相似地，所述存储器可以包括多个EEPROM单元，所述擦除电路 可以用来同时擦除多个EEPROM单元中的内容。
在还一个实施例中，提供一种用来控制EEPROM单元的控制电路， 所述EEPROM单元包括具有浮栅的晶体管、控制栅和擦除栅。控制电路 包括擦除命令输入、用来连接到擦除电压源的擦除输入、用来连接到参 考电压的参考输入、用来连接到软编程电压源的软编程输入，其中，所述 控制电路响应于擦除命令输入处的擦l^令的接收，使擦除输入初始连接 到EEPROM单元的擦除栅，并使参考输入初始连接到EEPROM单元的 控制栅，随后使软编程输入连接到EEPROM单元的控制栅。
所述控制电路可以包含在集成电路内。在这种情形中，所述集成电路 还可以包括EEPROM单元、擦除电压源和软编程电压源。适合地，控制 电路用来在擦除输入连接到EEPROM单元的擦除栅并且所述参考输入
连接到EEPROM单元的控制栅时，以;M^随后将软编程输入连接到控制
栅期间，将EEPROM单元的位线耦合到参考电压。
控制电路还可以包括用于接收编程命令的编程命令输入、用于连接 到编程电压源的编程输入、用于接收数据值以存储在EEPROM单元中的 数据输入。在这种配置中，控制电路用来响应于编程命令的接收将擦除栅 和控制栅连接到编程输入，并将数据输入连接到EEPROM单元的位线， 以使数据值存储在EEPROM单元中。


下面参考

本发明，在附图中
图1是根据现有技术的EPROM单元的示意截面草图2是现有技术中已知的EEPROM存储器单元的等效电路表示；
图3是根据现有技术的、图2中单元以编程模式连接的配置的示意表
示；图4是根据现有技术的、图2中单元以擦除模式连接的配置的示意表
示；
图5示出利用现有技术的方法重复擦除单元内容时遇到的问题；
图6是根据本发明实施例的擦除单元内容的方法的流程图表示；
图7是根据本发明实施例的、图2中单元以用于执行图6中软编程步 骤的软编程模式连接的配置的示意表示；
图8示出本发明的方法相对于现有技术方法的改进；
图9示出用于实现图6的方法的示例性电路；
图10是根据本发明另一个实施例的EEPROM单元的示意性截面草
图11是图10所示单元的等效电路。
具体实施例方式
在本申请中，说明了一种用于擦除EEPROM单元的内容的方法。如 图6中的示例性流程图所示，该方法包括两个主要步骤。第一步70实质 上和JaeChul Lee等人的现有技术参考文献中擦除单元所用的方法相同， 即提高擦除栅电压并使控制栅接地，以便引起穿过擦除栅电容器的FN隧 穿。和以前一样，FN隧穿从MOSFET的浮栅中移去电荷。随后的步骤 72用来完成擦除过程。这个随后的步骤通过将控制栅46 (如图7所示) 连接到电压源(下文中称作软编程电压(Vs。ft_pr。g))而将控制栅电压从接 地提高到合适高的电平。将所述软编程电压恰当地预定到某个水平上，使 其足以引起穿过MOSFET氧化物的FN隧穿，从而提高EEPROM单元
的Vt。擦除栅电压也可以耦合到Vs。ft，。g上，或者连接到Verase。此外， 通过仔细的设计，可以对Vs。ft-pr。g和Ve，e使用同一电压，从而减少需要的 电压源数目。下面将更详细地描述这一点。
在软编程步骤72中，控制栅46连接到Vs。ft—pr。g使耦合比>0.5并使 Vs。ft卞r。g耦合到MOSFET的浮栅34上，且在MOSFET的氧化物上产生 电势。应该注意，软充电机制之后的机制是穿过MOSFET氧化物的FN 隧穿，而不是编程步骤期间采用的沟道热电子注入机制。MOSFET氧化 物上的电势依赖于浮栅上已经存在的电荷，使得过度擦除的单元或只有较 少电子存在的单元会产生较高电势，并增加它们的FN隧穿电流。这就对过度擦除的单元进行了自动校正。因为电流低，所以该方法可以应用到整 个页或存储器阵列上。此外，该方法确保在一页或整个存储器阵列的擦除
周期期间，未编程的位会被软编程回到受控的vt，消除监视和读取算法
的需要。
下面将参考图9的示例性电路配置来详细说明该方法。该电路构造包 括前述存储器单元31、相关控制电路66和三个电压源54、 56、 58。三个 电压源包括软编程电压源54、擦除电压源56和编程电压源58。应该了解， 提供电压源的技术在本领域中是已知的。电压源可以与存储器单元31和 控制电路66位于同一集成电路中，也可以是外置的。电压源54、 56、 58 与控制电路的相应输入相连。具体说，擦除输入与擦除电压源相连，软编 程输入与软编程电压源相连，编程输入与编程电压源相连。如前所述，擦 除电压源和软编程电压源可以相同，因而它们相关的输入也相同。也提供 参考输入，以便将参考电压(例如，地)与控制电路相连。
控制电路也有一些命令输入。这些命令输入包括擦除命令输入E,控 制电路从擦除命令输入E接收指令(通常由逻辑电平来确定)，以擦除单 元中的内容。也提供编程命令输入P,用来接收编程命令以将内^!"入单 元中。要存储的内^ML提供在位线38上。
响应于从控制电路66接收的命令，通过开关62、 64将各输入连接到 控制栅和擦除栅。具体说，响应于在擦除命令输入处的擦R^令的接收， 控制电路使擦除输入初始连接到EEPROM单元的擦除栅以及使参考输 入初始连接到EEPROM单元的控制栅。切换持续时间被选择为足以用基 本与现有技^M目同的方式去除单元中的内容。1^,也是响应于擦除命令， 控制电路使参考输入与EEPROM单元的控制栅断开，并将软编程输入切 换到EEPROM单元的控制栅。同时，控制电路可以使擦除输入与擦除栅 断开，并使软编程输入与擦除栅连接。在软编程之后，这些输入与控制栅 和擦除栅断开。在擦除和软编程期间，EEPROM单元的位线可以连接到 参考电压上或浮置。
本领域的技术人员会了解，可以没有过度负担地用各种不同方法来实 现控制和开关电路，例如，控制和开关电路可以包括定时电路、延迟、锁 存器、逻辑电路和晶体管开关的使用。
一旦擦除了单元的内容，就可以使用现有技术中已知的传统方法来对 该单元进行编程。在所示的示例性配置中，这将包括控制电路将在数据元的位线，并将擦除栅和控制栅连接到编程输入，连接数据输入使数据值
被存储在EEPROM单元中。
另外，通过仔细选择电容器的面积比，可以使用单个Ve，e执行上述 软编程序列，这样就可以使用单个电压源来执行该组合序列。
前述JaeChul Lee等人的参考文献描述了 EEPROM的构造，它具有 分裂电容器，该电容器共同的电极连接到浮栅，所说明的示例性器件是采 用深亚微米(0.25)微米工艺制造的。因为栅氧化物较厚，所以使用浅亚 微米工艺(例如，大于0.4微米)来构造这些器件是不现实的，因此电子 穿过的概率减小，这反过来就要求高的编程和擦除电压，而这样就会使衬 底上的其它器件出现问题。虽然如此，相当大量的IC技术使用传统的 CMOS浅亚微米工艺(例如，约0.5-0.7微米)来制造，分裂电容器配置 以及这里说明的编程方法对此大有好处。因此，本申请的另一方面提供具 有分裂电容器和浮栅配置的EEPROM的新设计，该设计适合于用浅亚微 米工艺来构造。现在将参考图IO来说明该构造。
用来构造这种器件的制造工艺依赖标准的CMOS/BiCMOS工艺。为 简便起见，将这些通称为CMOS工艺。所述器件包括衬底，在所示的例 子中是P型衬底70。如同釆用传统CMOS工艺，可以将NMOS和PMOS 器件制it^衬底上。例如，可以提供P型杂质Pwell72以形成NMOS晶体 管器件的阱区。相似地，可以加入N型杂质以形成PMOS器件的N型阱 区74。可以使用LOCOS氧化物76来隔离各个器件。应该了解，PMOS 和NMOS晶体管区是作为例子被包括进来的，不同于EEPROM单元。 然而，它们的确表明，可以采用CMOS工艺中通用的特性和技术来构造 EEPROM单元，并且事实上，使用通用工艺可以使EEPROM单元与 PMOS和NMOS晶体管区一起形成在同一集成电路中。
NMOS晶体管包括一对形成在P型导电阱72中的高掺杂N+源区和 漏区82、 84。载流子沟道86位于该对源区和漏区82、 84之间。在载流 子沟道86之上，是由介电层88与所述沟道86隔开的多晶硅栅78。多晶 硅栅可以通过沉积多晶硅层、随后再按照标准CMOS工艺进行图案化来 形成。
氧化物隔离体(oxide spacer) 80用来隔离栅78的边缘。这些隔离体 确保高掺杂的源/漏区与多晶硅栅沟道区的边缘分离，并且用来减少热电 子的产生。低掺杂n型区卯被;tfJV到NMOS器件的源/漏区。该N型LDD (lightly doped drain,低掺杂漏)区在高掺杂源/漏区之间并在氧化物隔离体80下面的多晶硅栅的边缘之下提供f氐电阻连接。通常将该低掺杂区 添加到标准的NMOS器件来减小在沟道漏极边缘处的垂直电场，这减少 了产生的电子/空穴数目，从而减少了热电子数目，防止了在正常使用期 间由于热电子损害MOS特性产生漂移。
PMOS器件包括N型阱，在N型阱中，按照标准的CMOS工艺在 PMOS器件的源/漏区;HLA了高掺杂p型区92、 94以提供低电阻接触。载 流子沟道96位于该对源区和漏区92、 94之间。在载流子沟道96之上是 通过介电层88与沟道96隔开的多晶硅栅98。和NMOS晶体管一样，氧 化物隔离体80用来使栅98的边缘隔离。这些隔离体确保高掺杂的源/漏 区与多晶硅栅沟道区的边缘隔开，并且用来减少热电子的产生。
下面将从衬底开始说明EEPROM单元的结构和构造。与NMOS和 PMOS器件一样，加入杂质(在这种情况下是P型)以便在P型衬底上 形成阱区101。在P阱101周围添加高掺杂n型区100、 102。这些高掺 杂区通常被称作集电极栓(collector plug)或集电极沉降(collector sinker), —般用在BiCMOS结构中作为低阻沉降，与NPN器件的掩埋 的集电极区相接触。在本申请中，集电极栓100、 102用来分别为擦除电 容器和控制电容器形成耦合电容器的上电极(top electrode )。所述集电极 栓通过NMOS、 EEPROM和PMOS器件共同的栅氧化物耦合到 EEPROM的浮栅。因为所述集电极栓比N阱区掺杂得更重，所以，在 EEPROM单元的编程/擦除过程期间施加大的电压时，在这些高掺杂区耗 尽扩展就比较小，于是编程/擦除电压就比使用较低掺杂的N阱区时更低。
使用标准的CMOS工艺，将EEPROM的P阱和所述集电极栓扩散 到它们所需要的结深度处。与PMOS和NMOS器件相同，生长LOCOS 氧化物76来隔离这些器件。如本领域中通常那样，EEPROM单元包括 在P型导电阱72中形成的一对高掺杂N+区作为源极和漏极108、 110。 使用同样的工艺，在集电极栓100、 102中也将擦除槺116和控制栅118 的接触区提供为高掺杂N+区。源极、漏极、擦除栅和控制栅通常通过注 入掺杂剂来提供。该掺杂剂通常是砷，以减小掺杂剂的横向/垂直扩散， 以确保它不在隔离体氧化物的下面扩散，并尽量减少热电子的产生。
栽流子沟道112位于该对源漏区之间。在载流子沟道86之上是通过 栅氧化物88的介电层从所述沟道86隔开的多晶珪栅78。多晶珪栅可以 通过沉积多晶硅层、随后再按前述NMOS和PMOS器件那样进行图案化 来形成。在集电极栓和P阱之上生长栅氧化物88。栅氧化物在高掺杂的栓区上生长得稍微厚些(例如，170A对150A)。对本领域技术人员来说， 这是已知的现象。虽然如此，该氧化物比现有技术中用在耦合电容器中作 为电介质的多晶硅间氧化物(IPO, interpoly oxide)要薄得多，现有技 术中的IPO的厚度约为800A。应该了解，较小的电介质厚度会使得擦除 状态所需要的电压较低。浮栅被设置于栓区之上以及P阱之上。如说明 NMOS和PMOS器件时那样，可以在栅的周围提供氧化物隔离体80。这 些隔离体确保高掺杂源/漏区与多晶硅栅沟道区的边缘分隔，从而减少热
电子的产生。同样，这对于与EEPROM单元相关的MOS来说不是理想 的，因为它减小了单元的编程效率。尽管示例性浮栅是"E"形的(从截 面图上看不出)，其中栓区之上和P阱之上的部分与互联在一起的"E"(未 示出)的水平臂相对应，但应该了解，也可以使用其它配置来提供连续的 浮栅结构。
与NMOS器件中一样，引入低掺杂漏区109、 111以在高掺杂源/漏 区之间以及在氧化物隔离体下面的多晶硅栅边缘之下形成低电阻连接。与 NMOS器件中一样，该低掺杂区被添加到标准的NMOS器件，以减小沟 道在漏极边缘处的垂直电场，这样就减少了产生的电子/空穴数目，从而 减少了热电子数目，防止在正常使用期间由于热电子损害MOS特性产生 漂移。然而，与EEPROM相关的MOS的编程依赖于热电子穿过栅氧化 物势垒ii^浮槺，在与EEPROM相关的MOS中该NLDD区的存在减小 EEPROM单元的编程效率，对于大于100A的工艺，编程不会发生。
为了有助于热电子的产生，在EEPROM单元的漏区注入高掺杂n型 区114。在以前的US6300662中(该专利被转让给了本发明的受让人)说 明了这种特性的使用，其全部内容通过引用包含于此。这种注入通常用于 暴露在静电放电事件(ESD events )中的MOS器件(例如，与输"输出 垫相连的NMOS)的漏/源中。这种注入比较深，且在多晶珪栅边缘下面 的隔离体下面扩散，以改善静电放电事件期间的结的性能。对于EEPROM 单元内的NMOS，该高掺杂区在隔离体氧化物的下面以及多晶硅栅边缘 下方扩散，抵消了 N型LDD区的效应。多晶硅栅边缘处高掺杂区114的 存在增加了沟道在漏区边缘处的垂直电场，增加了所产生的电子/空穴对 的数目，增加了热电子的数目，从而提高了 EEPROM单元的编程效率。 对于栅氧化物〉100A的情形，由于缺乏热电子，没有这层存在的话 EEPROM单元可能不能编程。
按照正常的工艺步骤，沉积氧化物层，刻蚀出接触孔，并进行连接到各种结的金属化。这些特征未示出是为了简化附图并使读者更容易理解。 然而，连接、位线、擦除、源、和控制都是确定的。
所述EEPROM单元结构的一个优点是，可以使用传统的CMOS工 艺步骤与这种传统NMOS和CMOS电路一起来构造，如前面所示。事实 上，从上述说明中可以了解，所述结构采用CMOS工艺中通用的特征， 但这些特征却妨碍了 EEPROM的功能，所以通常不可能予以考虑。通过 在P型导电层中形成N型导电阱36以提供PMOS晶体管区并形成N型 阱以提供NMOS晶体管区，来形成所示示例性结构，这正如使用现有技 术中已知的传统净支术形成传统CMOS电路时那样。
下面将参考图11中的等效电路来说明EEPROM单元的结构。应该 了解，所述等效电路对应着前面所述的EEPROM的双电容器配置的传统 电路，主要差别在于元件提供的方式。在这点上，晶体管的浮板用位于 EEPROM晶体管的沟道区上方的多晶硅材料103a提供，所述浮;fel依次 隔开漏区110和源区108。栅氧化物层作为沟道区和所述多晶硅材料之间 的电介质。第一栓区100中的高掺杂接触区U6提供了擦除栅连接。由栓 区100提供了擦除槺电容器的上极板，氧化物层88作为电介质，浮栅103b 作为擦除栅电容器的下^L。相似地，由第二栓区102中的高掺杂接触区 118提供控制栅连接。由栓区102提供控制栅电容器的上极板，氧化物层 88作为电介质，浮栅103c作为擦除栅电容器的下机板。EEPROM单元 可以如这里所述的进行工作，或可以较不利地如现有技术所述的进行工 作。
其它实施例在所附权利要求书的实质和范围内。说明书中所使用的词 汇"包括"是指存在所声明的特征、数字、步骤或部件，但并不排除存在 一个或多个其它的特征、数字、步骤、部件或其组合。
权利要求
1. 一种用于擦除EEPROM单元的方法，所述EEPROM单元包括带有控制栅和擦除栅的浮栅晶体管，所述方法包括步骤a)提高所述擦除栅处的电势并降低所述控制栅处的电势以引起穿过所述擦除栅的FN隧穿，以及随后b)提高所述控制栅处的电势，使其足以开始穿过所述晶体管的氧化物的FN隧穿。
2. 根据权利要求1所述的方法，其中，所述降低所述控制栅处的电 势的步骤包括将所述控制栅连接到参考电压。
3. 根据权利要求1所述的方法，其中，所述提高所述擦除栅处的电 势的步骤包括将所述擦除栅连接到第 一 电压源。
4. 根据权利要求3所述的方法，其中，所述提高所述控制栅处的电 势的步骤包括将所述控制栅连接到第二电压源。
5. 根据权利要求4所述的方法，其中，所述第一和第二电压源相同。
6. 根据权利要求l所述的方法，其中，所述晶体管为MOSFET。
7. 根据权利要求1所述的方法，其中，所述提高所述控制栅处的电 势的步骤也使所述控制栅和所述擦除栅处的电势相等。
8. —种具有用于存储数据值的EEPROM单元的存储器件，所述 EEPROM单元包括a) 具有浮栅的晶体管，所述数据值被存储为所述浮栅上的电荷；控 制栅；将所述控制栅耦合到所述浮栅的控制栅电容器；擦除栅；将所述擦 除栅耦合到所述浮栅的擦除栅电容器；b) 用于擦除所存储的数据值的擦除控制电路，所述擦除电路包括i) 用于连接到擦除电压源的擦除输入，ii) 用于连接到参考电压的参考输入，iii) 用于连接软编程电压源的软编程输入， 所述擦除控制电路用来初始将所述擦除输入连接到所述擦除栅，将所述参考输入连接到所述 控制栅，以及随后将所述软编程输入连接到所述控制栅。
9. 根据权利要求8所述的存储器件，其中，所述浮栅晶体管是 MOSFET。
10. —种包括权利要求8所述的存储器件的集成电路。
11. 根据权利要求10所述的集成电路，还包括所述擦除电压源和软 编程电压源。
12. 根据权利要求11所述的集成电路，其中，所述擦除电压源和软 编程电压源相同。
13. 根据权利要求8所述的存储器件，其中，所述擦除控制电路用来 将所述存储器件的位线耦合到所述参考电压。
14. 根据权利要求13所述的存储器件，还包括编程电路，所述编程 电路包括i) 用于连接到编程电压源的编程输入，ii) 用于接收数据值以存储在所述EEPROM单元中的数据输入，所述编程用来将所述擦除栅和控制栅连接到所述编程输入，且用来将 所述数据输入连接到所述EEPROM单元的位线，以使所述数据值被存储 在所述EEPROM单元中。
15. 根据权利要求8所述的存储器件，其中，所述存储器件包括多个 EEPROM单元，且所述擦除电路用来选择性地擦除各单个EEPROM单 元的内容。
16. 根据权利要求8所述的存储器件，其中，所述存储器件包括多个 EEPROM单元，且所述擦除电路用来同时擦除多个EEPROM单元中的 内容。
17. —种用于控制EEPROM单元的控制电路，所述EEPROM单元 包括具有浮栅的晶体管、控制槺和擦除栅，所述控制电路包括a) 擦岭令输入，b) 用于连接到擦除电压源的擦除输入，c) 用于连接到参考电压的参考输入，d) 用于连接软编程电压源的软编程输入，所述控制电路用来响应于在所述擦除命令输入处的擦除命令的接收使所述擦除输入初始连接到所述EEPROM单元的擦除栅，以及使所述参 考输入初始连接到所述EEPROM单元的控制栅，并用来随后将所述软编 程输入连接到所述EEPROM单元的控制栅。
18. —种包括权利要求17所述控制电路的集成电路，所述集成电路 还包括所述EEPROM单元、所述擦除电压源和软编程电压源。
19. 根据权利要求17所述的控制电路，其中，所述控制电路用来在 将所述擦除输入连接到所述EEPROM单元的擦除栅并将所述参考输入 连接到所述EEPROM单元的控制栅时，以;S^随后将所述软编程输入连 接到所述控制栅期间，将所述EEPROM单元的位线耦合到所述参考电 压。
20. 根据权利要求17所述的控制电路，还包括i) 用于接收编程命令的编程命令输入，ii) 用于连接到编程电压源的编程输入，ii)用于接收数据值以存储在所述EEPROM单元中的数据输入，所述控制电路用来响应于编程命令的接收，将所述擦除栅和控制栅连 接到所述编程输入，并将所述数据输入连接到所述EEPROM单元的位 线，以使所述数据值存储在所述EEPROM单元中。
21. —种半导体EEPROM单元包括 场效应晶体管，所述场效应晶体管包括具有第一类型导电性的相对低掺杂的源区和漏区，由掺杂相反的阱中 所设置的沟道隔开，部分地位于所述沟道的 一部分上的浮栅，从所述漏区延伸到位于所述栅电极之下的沟道的具有所述第一类型 导电性的相对低掺杂的区域，控制栅，设置在与所述阱邻近的相对高掺杂材料的具有第一类型导电 性的第一区域中，擦除栅，设置在与所述阱邻近的相对高掺杂材料的具有第一类型导电 性的第二区域中，氧化物材料层，将所述沟道、第一区域和第二区域与所述浮栅隔开，其中，所述控制栅通过所述第一区域并结合所述氧化物层与所述浮栅 电容耦合，且所述擦除栅通过所述第二区域并结合所述氧化物层与所述浮 栅电容耦合。
22.根据权利要求21所述的半导体EEPROM单元，还包括从所述 漏区开始越过所述低掺杂区域延伸到所述浮栅之下的沟道区的具有第一 类型导电性的高掺杂区。
全文摘要
本申请解决擦除EEPROM期间产生的FN隧穿擦除周期没有自限性的问题。现有方法通过采用监视算法来解决该问题。然而，这些算法使擦除过程时间变慢。本申请提供另一种方法来擦除EEPROM单元，该方法减少了对监视算法的需要。所述方法包括提高擦除栅处的电势并降低控制栅处的电势以引起穿过擦除栅的FN隧穿的初始步骤。采用随后的软编程步骤提高控制栅处的电势，使其足以引起穿过晶体管氧化物层的FN隧穿。还公开了一种特别适合这种方法的新结构。
文档编号G11C16/16GK101421795SQ200780012832
公开日2009年4月29日 申请日期2007年4月5日 优先权日2006年4月11日
发明者丹尼斯·多伊尔, 托马斯·劳勒, 谢默斯·惠斯顿, 迈克·奥＇谢伊 申请人:模拟装置公司