专利名称：具有可变端口速度的多端口存储器件的制作方法
具有可变端口速度的多端口存储器件 相关申请的交叉引用
本申请要求提交于2006年3月30日、题为"INTEGRATED MULTI-PORT SERIAL MEMORY AND INTER-PROCESSOR COMMUNICATION (集成多端 口串行存储器及处理器间通信)"的美国临时专利申请No. 60/788,401 (代理 人案号No. 59472-8826. US00)的优先权，该申请通过引用包括于此。
些旦 冃尔
随着移动电话、便携式媒体播放器、个人数字助理、及其它移动设备变得 多样化，制造商不断地改善向设备用户提供的特征。提供附加特征通常要求制 造商增大设备的处理能力。在当前的移动设备中，例如设备包含多个计算机处 理器或其它处理单元并不罕见。例如，移动电话常常包含基带处理器、媒体处 理器、以及LCD控制器。移动设备中的每个处理组件可访问操作系统或其它 应用存储在其中的各个存储区域。处理组件可以不同的通信速率并使用不同的 通信协议与存储器以及与其它组件通信。
随着移动设备尺寸不断縮小，制造商需要优化设备架构以最小化设备内所 包含的组件数量。尺寸縮小常常通过将功能集从许多半导体组件组合到单个半 导体组件中来实现。然而当制造商寻求减少移动设备内所含的组件数量时，也
出现了若干问题，在多处理器环境中这些问题尤为突出。首先，让若干处理组 件与单个存储器组件通信要求一种确保所有组件都能访问存储器件的机制。这
一问题已通过多端口存储器件的引入而有所减轻，诸如提交于2001年11月7 日、其全部内容通过援引被包括于此的题为"Communications Architecture for Memory-Based Devices (用于基于存储器的器件的通信架构)"的美国专利申 请S/N 10/045,297中所公开的多端口器件。多端口存储器架构允许访问组件通 过专用端口与一公共共享存储器通信。其次，移动设备中的各种处理组件可以 不同的数据率在彼此之间以及与存储器件通信。当使用数个组件时，制造商能
4够选择具有与其相连的处理组件的要求相匹配的速度的存储器件。然而通过减 小组件数量，在处理组件与存储器件的传送和接收通信速度之间可能出现不兼 容。因此开发一种适于以各种数据通信速度与各种处理组件通信的多端口存储 器件将是有利的。
附图简述
图1是具有可变端口速度的多端口存储器件可在其中运行的代表性环境 的框图。
图2是多端口存储器件中的各端口的时钟分配系统的框图。
图3是将时钟信号分频以实现所需时钟频率的时钟分频器电路的电路图。
图4是延伸经过多端口存储器件的时钟边界的传送电路和接收电路的电
路图。 具体描述
公开了一种具有两个或多个端口的多端口存储器件，其中每个端口可以不 同的速度工作。该多端口存储器件包含可经由两个或多个端口访问的存储器
组。两个时钟信号被应用到每个端口系统时钟和端口时钟。系统时钟被应用 到与存储器组接口的端口逻辑以使得所有端口关于存储器组都工作在相同的 速度。端口时钟被应用到与每个端口相关联的时钟分频器电路。端口时钟被分 频为所需的频率或被保持在其原始频率。这种配置允许各端口以可在逐端口的 基础上设置的不同速度工作。耦合到各端口的组件因此可以不同数据率与存储 器件通信，由此增加可在其中使用该存储器件的应用的数目。
现在将描述具有可变速度端口的多端口存储器件的各种示例。以下描述提 供了为了对这些示例的透彻理解和描述的具体细节。然而本领域的技术人员将 理解该技术可在没有这些细节的情况下实践。另外， 一些公知结构或功能可能 没有详细示出和描述，以避免不必要地淡化各种示例的相关描述。以下所示描 述中使用的术语旨在以最宽范的合理方式来解释，即使它是结合该技术的特定 具体示例的详细描述来使用的。以下甚至强调了某些术语，然而任何旨在以任 意限制性方式解释的术语将如在该具体描述章节中那样公开而明确地定义。图i是具有可变速度端口的多端口存储器件ioo可在其中运行的环境的框
图。多端口存储器件包含两个或多个串行端口 110，其中各自能够耦合至系统
组件120。系统组件可以是诸如基带处理器、媒体处理器、或LCD控制器等使 用共享存储器的任意类型的组件，并且可用作配置和控制端口的端口主控。存 储器件100包含存储可经由端口访问的数据的一个或多个存储器组(未示出)。 存储器组可以由动态随机存取存储器(DRAM)或其它普通类型的存储器构成。 系统组件通过其所连接的相应端口向存储器件发送和接收数据。数据在系统组 件与端口之间串行地传送，而在端口与存储器组之间并行地传送。系统时钟130 提供可供存储器件100和组件120使用的公共时钟信号。每个组件具有一时钟 电路(未示出)，该电路具有恰当的带宽和抖动要求。如本文所描述的，系统 时钟可在每个端口 110处被选择性地分频以使得每个端口以所需速度工作。在 逐端口的基础上配置端口速度允许针对附连到端口的对应组件120优化端口速 度。尽管端口与附连组件之间的通信以经配置的速度发生，但存储器件的内部 端口之间的通信以相同速度发生。
图2是多端口存储器件中的各端口的时钟分配系统的框图。锁相环210 生成被分配至端口 110的两个时钟信号系统时钟(sck)和端口时钟(pck)。 系统时钟被应用到每个端口的端口逻辑220——诸如数据从端口到存储器组的 并行处理和通信，使得所有端口逻辑能以相同速度工作。端口时钟被应用到与 每个端口相关联的时钟分频器电路230。如将在本文的其它细节中描述的，时 钟分频器电路在逐端口的基础上选择性地将端口时钟修改成所需的时钟频率。 在逐端口的基础上修改端口时钟频率使得端口的各种物理层组件240——诸如 该端口处的模拟部分和数据的串并转换——能以所需速度工作。因此，每个端 口的传送和接收组件可在逐端口的基础上被配置成与相耦合的系统组件一起 工作。在图中描绘了时钟域边界250以概念性地示出物理层的一部分以本地端 口时钟速度工作以及物理层的一部分以系统时钟速度工作。虽然系统和端口时 钟速度可以改变以配合在其中利用所公开的架构的系统，但在图2所绘的系统 中系统时钟速度为150 MHz而端口时钟速度为750 MHz。此外，虽然时钟分 频器电路230在图中被描绘为存在于每个端口处，但将认识到的是仅多端口存 储器件的一些端口可包括时钟分频器电路。图3是将时钟信号分频为所需频率的时钟分频器电路230的电路图。该分 频器电路包括串联的两个多路复用器310、 320，以及各自将时钟频率除以一固 定量的数个时钟分频器330。在一些实施例中，多路复用器310和320是4到 1多路复用器。端口时钟(pck)被直接连接到第一多路复用器310的一个输入， 并通过一组时钟分频器连接到第一多路复用器的其它输入的每一个。在图3中 所绘的实现中，与这三个输入相关联的时钟分频器具有3/4、 2/4、和l/4的值。 在该实现中，第一多路复用器可输出原始端口时钟频率的时钟信号，或者第一 多路复用器可输出频率减为原始端口时钟频率的75%、 50%、或25%的时钟 信号。第一多路复用器的输出是由模式寄存器(MRS)的设置确定的。第一多 路复用器的输出被直接连接到第二多路复用器320的一个输入，并通过一组时 钟分频器连接到第二多路复用器的其它输入。在所绘实现中，与第二多路复用 器相关联的时钟分频器具有1/2、 1/4、和1/8的值。第二多路复用器的输出也 是由模式寄存器(MRS)的设置确定的。第二多路复用器的输出是本地端口时 钟(lpck)。取决于第一和第二多路复用器的设置，在所绘实施例中本地端口 时钟的范围可以为从与端口时钟(pck)相同的频率到端口时钟的频率的1/32。
在一些实施例中，可能希望本地端口时钟具有与系统时钟相同的频率。为 了实现这一配置，时钟分频器340被耦合至第二多路复用器320的输出。时钟 分频器340将本地端口时钟除以5。如果第一和第二多路复用器被设置成使得 本地端口时钟(lpck)与端口时钟(pck)为相同频率，则在图2和3的所绘实 施例中，将本地端口时钟除以5将生成与系统时钟(spk)具有相同频率的时 钟(即，750 MHz被除以5产生150MHz的时钟信号)。
尽管图3描绘了具有两个多路复用器和特定时钟分频器值的时钟分频器 电路，然而电路的配置可根据特定应用而进行修改。多路复用器的数目、每个 多路复用器的输入的数目、以及时钟分频器的数目和值都可能根据应用和所需 的时钟速度而改变。在一些实施例中，时钟分频器330的值是可调整的。
图4是延伸经过多端口存储器件的时钟域边界250的传送电路400和接收 电路410的电路图。图中在时钟域边界250左侧的电路部分工作在系统时钟 (sck)域。图中在时钟域边界250右侧的电路部分工作在本地系统时钟(lsck) 域。传送电路400由顺序地锁存在pi—tx—data (pl—tx—数据)线上接收到的数据 的四个寄存器的集合430构成。数据突发在根据寄存器大小的四个段中被接收。 每个寄存器的输出被耦合至4到1多路复用器450的输入。有限状态机440步 进通过序列OO、 01、 10、 11并将该序列应用至多路复用器450以便顺序地选 择来自每个寄存器的输出。有限状态机序列仅在检测到tx一valid (tx—有效)信 号时生成。数据由此在pl一tx一data一lsck (pi—tx一数据Jsck)线上被传送。为了避 免寄存器上溢，仅在先前四个段的数据突发已被处理时接收新数据。
接收电路410由锁存在lp—rx_data—lsck (lp—rx一数据一lsck)线上接收到的 数据的一对寄存器460构成。rx—wr』tr信号在0与1之间交替，导致接收到的 数据被交替地锁存到每个寄存器。使用两个寄存器以确保对于特定寄存器中的 数据，读命令不与写命令重叠。每个寄存器的输出被耦合至多路复用器470的 输入。有限状态机480生成一序列并将其应用于多路复用器以选择来自寄存器 460的恰当输出并在lp—rx一data (lp一rx一数据)线上提供接收到的数据。
当多端口存储器件首次上电时，所有端口可被配置成以每个端口可用的最
高速度设置工作。端口主控随后可选择性地修改一个或多个端口以针对所需应 用配置端口。在一些实施例中，监督端口主控可配置设备的所有端口。
除非以下另有描述，否则本发明的各方面可用常规系统来实践。因此，附 图中所示的各个块的构造和操作可以是常规设计，因而无需在此作更详细的描 述来制造和使用本发明，因为这些块将被相关技术领域的人员所理解。系统的 各方面可使用诸如程序模块等可由一个或多个计算机或其它设备执行的计算 机可执行指令来实现。 一般而言，程序模块包括执行特定任务或实现特定的抽 象数据类型的例程、程序、对象、组件、数据结构等。通常，程序模块的功能 集在各种实施例中可根据需要被加以组合或分布。
根据上述内容，将认识到已出于说明的目的描述了本发明的具体实施例， 但可作出各种修改而不会背离本发明的精神实质和范围。相应地，本发明仅有 所附权利要求限定。
权利要求
1. 一种多端口存储器件，包括一个或多个存储器组；用于分配时钟信号的时钟分配网络；以及多个端口，其连接至所述时钟分配网络并提供对所述一个或多个存储器组的访问，其中所述多个端口中的至少一些包括接收所述时钟信号并修改所述时钟信号以生成本地时钟信号的相关联的时钟分频器电路，所述本地时钟信号被相关联的端口用来以端口速度工作。
2. 如权利要求1所述的多端口存储器件，其特征在于，所述端口速度被 选择成与耦合至所述端口的组件的速度互补。
3. 如权利要求1所述的多端口存储器件，其特征在于，所述时钟分频器 电路通过将所述时钟信号分频来来修改所述时钟信号。
4. 如权利要求3所述的多端口存储器件，其特征在于，所述本地时钟信 号频率是所述时钟信号频率的分数。
5. 如权利要求1所述的多端口存储器件，其特征在于，所述多个端口与 所述一个或多个存储器组之间的通信以第一数据率进行。
6. 如权利要求5所述的多端口存储器件，其特征在于，所述多个端口与 耦合至所述多个端口的一个或多个组件之间的通信以第二数据率进行。
7. 如权利要求1所述的多端口存储器件，其特征在于，所述多个端口与 所述一个或多个存储器组之间的通信并行地进行。
8. 如权利要求1所述的多端口存储器件，其特征在于，所述多个端口与 耦合至所述多个端口的一个或多个组件之间的通信串行地进行。
9. 如权利要求1所述的多端口存储器件，其特征在于，所述多个端口的 每一个的端口速度可在逐端口的基础上改变。
10. 如权利要求1所述的多端口存储器件，其特征在于，还包括耦合至所 述时钟分频器电路的控制器，其中所述控制器确定对所述时钟信号的修改。
11. 如权利要求10所述的多端口存储器件，其特征在于，所述控制器是 控制寄存器。
12. —种多端口存储器件，包括 一个或多个存储器组；以及多个端口，耦合至所述一个或多个存储器组并向耦合至所述多个端口的组件提供对所述一个或多个存储器组的访问，其中所述多个端口与所述一个或多 个存储器组之间的通信以相同速率进行，而所述多个端口与耦合至所述多个端 口的组件之间的通信以可在逐端口的基础上设置的可变速率进行。
13. 如权利要求10所述的多端口存储器件，其特征在于，所述可变速率 被选择成与耦合至所述多个端口的每一个的组件的通信速率互补。
14. 如权利要求10所述的多端口存储器件，其特征在于，所述多个端口 与所述一个或多个存储器组之间的通信并行地迸行。
15. 如权利要求10所述的多端口存储器件，其特征在于，所述多个端口与耦合至所述多个端口的组件之间的通信串行地进行。
全文摘要
一种具有两个或多个端口(110)的多端口存储器件(100)，其中每个端口可以不同的速度工作。该多端口存储器件包含可经由两个或多个端口访问的存储器组。两个时钟信号被应用到每个端口系统时钟(SCK)和端口时钟(PCK)。系统时钟被应用到与存储器组接口的端口逻辑(220)以使得所有端口关于存储器组都工作在相同的速度。端口时钟被应用到与每个端口相关联的时钟分频器电路(230)。端口时钟被分频为所需的频率或被保持在其原始频率。这种配置允许各端口以可在逐端口的基础上设置的不同速度工作。
文档编号G11C7/10GK101449334SQ200780018504
公开日2009年6月3日 申请日期2007年3月30日 优先权日2006年3月30日
发明者D·李, M·R·崔, S·金 申请人:晶像股份有限公司