电熔丝电路的制作方法

专利名称：电熔丝电路的制作方法
技术领域：
本发明涉及用作为0TP(0ne Time Programable， 一次可编程)存储器的电 熔丝电路。
背景技术：
以往，通过使电流流过熔丝元件、或者不使电流流过熔丝元件，来熔断该 熔丝元件、或不熔断该熔丝元件，从而实现对该熔丝元件进行编程的电熔丝电 路。该电熔丝电路广泛用于高频半导体器件的微调用编程器件等的半导体集成 电路(LSI)。以往的电熔丝电路由用多晶硅形成的电熔丝元件、以及供熔断该 电熔丝元件的电流流过的双极型晶体管构成，形成使用双极型晶体管来流过 1A(安培)左右的大电流，从而熔断电熔丝元件的结构。另外，近年来，在半导体集成电路的领域中，幵发了在多晶硅层的上面形 成硅化物层、以使栅极电极实现低电阻化的技术。因此，利用该技术，开发了 一种电熔丝元件，该电熔丝元件具有多晶硅层、以及在多晶硅层的上方形成的 硅化物层，在硅化物层未熔断时为低电阻，若通过电流导通而硅化物层熔断， 则成为高电阻(参照US5708291A)。在该电熔丝元件中，为了熔断硅化物层所必需的瞬时电流，在130mn或90nm 工艺代中为10 30mA(毫安)左右。在将利用上述的硅化物的电熔丝元件用于高频半导体器件的微调用编程 器件等的情况下，由于每l片芯片的电熔丝元件的安装数为4 8个，因此使 用现有的通用测试器一次能够使全部的电熔丝元件成为熔断状态。另外，以往，在系统LSI的DR認及SRAM等RAM中，装有金属熔丝作为冗 余补救用的熔丝元件。考虑使用利用上述的硅化物的电熔丝元件，来代替该金 属熔丝。但是，这存在以下的问题。首先，每1片芯片的RAM冗余补救用的熔丝元件的安装数为500 1000个。因此，在一次使1000个电熔丝元件成为熔断状态时，必须要10 30A左右的 瞬时电流。利用现有的通用测试器很难在LSI芯片内部集中流过10 30A的电 流，必须要专用的测试器。另外，例如在系统LSI中装有1000个独立的电熔 丝电路，采用依次一个一个对电熔丝元件进行编程的结构时，必须要多个控制 端。例如在对各电路的每个电路具有4个控制端时，由于必须要4000个控制 端，因此不能对系统LSI进行安装。对于这样的问题，提出了以下说明的电熔丝电路(参照 US2006/0158920A1)。图11所示为以往的电熔丝电路的结构的电路图。该电熔 丝电路如图ll所示，由多(n)个电熔丝芯400、以及多(n)级编程*移位寄存器 模块200构成。其结构为电熔丝芯400具有l个电熔丝元件401，在编程数据信号 FBmTi(i^ n)为高电平(以下，称为H电平)时，在来自编程*移位寄存器模 块200的编程使能信号PBmTi(i^l n)为H电平期间，使电熔丝元件401为熔 断状态。编程 移位寄存器模块200生成从第1级起依次为H电平的单脉冲波形的 ^白KM由台feZ兰县PRmT，'^=1 n〉厶、幼lrfn笛1仝TS5il笛n仝B的由'险仝夕一!t ann給入— ^m] 'i工i人口cj i pi -v ii丄、上丄 丄丄/JyjATj|nj^|j i 丄1 h j ' lj 乂'm 丄w nny ,、。对于该以往的电熔丝电路，再进一步进行详细说明。电熔丝芯400如图11 所示，具有电熔丝元件401、丽0S晶体管402、以及具有2个输入端的AND电 路403。电熔丝元件401的一端与电源VDDHE(3. 3V左右)连接，另一端与NMOS晶 体管402的漏极连接。丽OS晶体管402与电熔丝元件401串联连接，源极与接 地端连接。AND电路403将输入至一个输入端的编程数据信号FBmTi (i=l n)、 与输入至另一个输入端的编程使能信号PBmTi(i^ n)进行逻辑与的运算，将 其运算结果即编程信号INmTi(i = l n)向丽OS晶体管402的栅极输入。编程'移位寄存器模块200具有n个移位寄存器(PSR)201。对n个移位寄 存器201的第1级输入编程控制信号FPGI，从第1级到第n级形成将前级中生 成的信号向下一级输入的结构，串行连接起来。另外，编程时钟信号PCK共同 输入至从第l级到第n级的全部移位寄存器201。再有，编程'移位寄存器模 块200内的n个移位寄存器201中生成的编程使能信号PBmTi( — l n)，分别输入至第l级到第n级的电熔丝芯400。下面，用图12，说明移位寄存器201的具体电路结构。图12所示为移位 寄存器201的结构的电路图。如图12所示，移位寄存器201具有2个CMOS门电路202和205、 2个反 相器电路203和206、以及2个三态型反相器电路204和207。第1CM0S门电路202由编程时钟信号PCK输入至栅极的PMOS晶体管、以 及编程时钟信号PCK的反相信号NCK输入至栅极的NMOS晶体管构成。第1CM0S 门电路202形成将在第(i-l)级的移位寄存器中生成的编程使能传递信号 PAmT(i-l)输入的结构。另外，对第1级的移位寄存器的第1CM0S门电路202 输入编程控制信号FPGI。第1反相器电路203形成将来自第1CM0S门电路202的信号输入的结构。 第1三态型反相器电路204的结构为将来自第1反相器电路203的信号输入， 将该输入的信号进行反相的信号输入至第1CM0S门电路202与第1反相器电路 203的连接处。另外，对第l三态型反相器电路204的控制端输入编程时钟信 号PCK，作为控制信号(H电平为使能)。第2CM0S门电路205由编程时钟信号PCK的反相信号NCK输入至栅极的 PMOS晶体管、以及编程时钟信号PCK输入至栅极的NMOS晶体管构成，形成将 来自第1反相器电路203的信号输入的结构。第2反相器电路206形成将来自第2CM0S门电路205的信号输入、并生成 将该输入的信号反相的编程使能传递信号PAmTi及编程使能信号PBmTi的结 构。第2三态型反相器电路207的结构为将来自第2反相器电路206的信号 输入，将该输入的信号进行反相的信号输入至第2CM0S门电路205与第2反相 器电路206的连接处。另外，对第2三态型反相器电路207的控制端输入编程 时钟信号PCK的反相信号NCK，作为控制信号(H电平为使能)。以下，参照图13说明以上那样构成的电熔丝电路的动作。图13所示为以 往的电熔丝电路的动作的波形图。首先，说明第i级的电熔丝芯400的动作。在进行编程时，首先，将输入电熔丝芯400的AND电路403的一个输入端的编程数据信号FBmTi设定为H或Low电平(以下，称为L电平)。具体来说， 对于编程数据信号FBmTi，在想要使电熔丝元件为熔断状态时设定为H电平， 在想要使电熔丝元件为非熔断状态时设定为L电平。对电熔丝芯400的AND电路的另一个输入端，输入编程使能信号PBmTi。 电熔丝芯400仅在编程使能信号PBmTi为H电平期间，能够使电熔丝元件401 为熔断状态。即，在编程数据信号FBmTi为H电平时，在编程使能信号PBmTi 为H电平期间，AND电路403生成的编程信号INmTi为H电平，丽0S晶体管402 导通，电流流过电熔丝元件401，电熔丝元件401成为熔断状态。另外，在编 程数据信号FBmTi为L电平时，即使编程使能信号PBmTi为H电平，编程信号 INmTi保持L电平不变，醒OS晶体管402维持断开状态，电流不流过电熔丝元 件401，电熔丝元件401不成为熔断状态(非熔断状态)。接着，以下说明整个电熔丝电路的动作。例如，在对n个电熔丝芯400进行编程为(1、 0、…、l)时，首先一开始， 将编程数据信号FBmTl、 FBmT2、…、FBmTn的信号电平设定为(H、 L、…H)。接着，将输入至编程，移位寄存器模块200的第1级的编程控制信号FPGI 从L电平上升到H电平，对于编程时钟信号PCK的上升沿保持足够的准备状态。 这时，由于信号PCK为L电平，因此第1CM0S门电路202 (参照图12)导通，在 信号PCK为L电平期间，对第1级的移位寄存器201输入H电平的信号FPGI。若信号PCK从L电平上升为H电平，则第1CM0S门电路202断开，在第1 级的移位寄存器201中，利用第1反相器电路203及第1三态型反相器电路204， 将来自第1反相器电路203的信号(L电平)进行锁存。另外，与此同时，第2CM0S 门电路205导通，在第l级的移位寄存器201中生成的编程使能信号PBmTl及 编程使能传递信号PAmTl为H电平。信号FPGI在该信号PCK为H电平期间下 降为L电平。接着，若信号PCK从H电平下降为L电平，则第1CM0S门电路202再次导 通，对第1级的移位寄存器201输入L电平的信号FPGI。另外，与此同时，第 2CM0S门电路205断开，在第1级的移位寄存器201中，利用第2反相器电路 206及第2三态型反相器电路207，将来自第2反相器电路206的信号(H电平) 进行锁存。然后，利用该锁存动作，在第1级的移位寄存器201中生成的编程使能信号PBmTl及编程使能传递信号PAmTl保持为H电平。另外，在该信号PCK 为L电平期间，对第2级的移位寄存器201输入H电平的编程使能传递信号 PAmTl。通过这样的编程 移位寄存器模块200的动作，每次编程时钟信号PCK重 复周期性的时钟动作，就依次生成具有信号PCK的1个周期大小的宽度的编程 使能信号PBmTi (&l n)及编程使能传递信号PAmTi (i = l n)。电熔丝芯400若输入至AND电路403的编程使能信号PBmTi (i=l n)为H 电平，则将电熔丝元件401进行编程。BP,在AND电路403中生成的编程信号 INmTi(i-l n)的状态，是在信号PCK的每个上升沿，依次按照编程数据信号 (FBmTl、 FBmT2、…、FBmTn)-(H、 L、…H)来决定。在图13所示的例子中，若来自第1级的移位寄存器201的编程使能信号 PBmTl为H电平，则在第1级的电熔丝芯400的AND电路403中生成的编程信 号INmTl为H电平，在与信号PCK的脉冲宽度相对应的期间，丽OS晶体管402 导通，第1级的电熔丝元件401成为熔断状态。另外，即使来自第2级的移位 寄存器201的编程使能信号PBmT2为H电平，在第2级的电熔丝芯400的認D 电路403中生成的编程信号INmT2保持L电平不变，NMOS晶体管402维持断开 状态，第2级的电熔丝元件401不成为熔断状态，而为非熔断状态。虽未图示， 但与该第2级相同，第3级 第(n-l)级的电熔丝元件401也为非熔断状态。 另外，若来自最后一级的移位寄存器201的编程使能信号PBmTn为H电平，则 与第1级的电熔丝元件401相同，最后一级的电熔丝元件401成为熔断状态。这样，使用通过编程，移位寄存器模块传送的单脉冲波形的编程使能信号 PBmTi(i=l n)，由于将电熔丝元件一个一个进行编程，因此能够使用已有的 通用测试器进行编程。而且，通过将移位寄存器进行串行连接，因此能够用较 少的端子数构成电路。因而，能够实现可对系统LSI进行安装的电熔丝电路。但是，在该以往的电熔丝电路中，在例如电熔丝元件的电阻值为120Q、 为了使电熔丝元件为熔断状态而流过20mA左右的电流时，由于对电熔丝元件 的两端必须施加2.4V以上的电压，因此使用3. 3V一I0系列的NM0S晶体管，对 电熔丝元件施加3V左右的电压。所以，在以往的电熔丝电路中，作为为了使 电熔丝元件为熔断状态而流过所必需的电流用的开关晶体管，必须要栅极宽度为60um左右的大尺寸的3. 3V—IO系列的NMOS晶体管。另外，由于对蘭OS晶 体管的栅极的输入系统也使用3.3V一I0系列的晶体管，因此电熔丝电路的面积 增大(3. 3V一I0系列的晶体管的面积是1.2V—logic系列的晶体管的面积的大约 2倍的面积)。特别是因为考虑到，今后随着微细工艺化的进展，存储器单元的 合格率降低，电熔丝元件的安装数越来越增加，因此电熔丝电路的面积将成为 问题。所以，在图ll所示的以往的电熔丝电路中，作为NMOS晶体管402，考虑 使用1. 2Vjogic系列的晶体管。但是，该以往的电熔丝电路，在醒OS晶体管 402的栅极电压为'O，V时，与施加在电熔丝元件401的顶部的电压相同的电压 (3. 3V左右)也始终施加在隨OS晶体管402的漏极上，在NMOS晶体管402的栅 极-漏极之间产生3.3V左右的电位差，由于是上述这样的结构，因此引起所谓 的TDDB恶化进展的问题。另外，近年来，OTP存储器的利用不断扩展。例如，用于；具有记录设备 固有的系统设定的ID功能、或进行信息保护的安全ID功能的系统LSI芯片； 对每个芯片记录批量编号、芯片的坐标位置、出厂工序中的检查记录等、具有 能够追踪不良分析等的芯片ID功能的半导体芯片；以及以物流管理、或航空 手提物品识别等跟踪为目的的IC标记等，今后广泛用于上述领域的能性很大。在这些用途中，使用lk 10k位(bit)左右的中等容量的0TP存储器。另 外，由于这些是大量生产，因此用于这些用途的OTP存储器必须能够廉价制造， 以达到不对商品的原价及服务的成本等产生影响的程度。另外，在对尖端工艺的系统LSI混装OTP存储器时，必须是像SRAM或ROM 那样能够在逻辑基础上实时开发的OTP存储器。闪速存储器那样需要别的工艺、 其开发滞后最尖端工艺几代那样的非易失性存储器即使能够重写，但若考虑到 引入的时刻、制造成本等，不能应对利用最尖端的工艺的需求。作为适合以上那样的需求的0TP存储器，考虑采用利用上述的硅化物的电 熔丝电路。该电熔丝电路由于利用多晶硅层上的硅化物层的熔断，因此不需要 闪速存储器那样的别的工艺，能够进行逻辑基础的设计。但是，如上所述，照以往的电熔丝电路的结构原样不变，则存在的问题是， 芯片中所占的面积影响大，对制造成本的影响也大。发明内容本发明鉴于上述问题，其目的在于提供一种电熔丝电路，该电熔丝电路作 为为了使熔丝元件为熔断状态而流过所必需的电流用的开关晶体管(第1开关 晶体管)，能够使用logic系列的晶体管，并能够实现小面积化。为了达到上述目的，本发明的电熔丝电路其结构为将第l开关晶体管、 熔丝元件、以及第2开关晶体管按该顺序串联连接，或者将熔丝元件、第l开 关晶体管、以及第2开关晶体管按该顺序串联连接，在使第1及第2开关晶体 管都导通时，电流通过熔丝元件。艮P，本发明的电熔丝电路，在编程动作时，使电流通过熔丝元件、或不使电流通过熔丝元件，使该熔 丝元件为熔断状态、或非熔断状态，通过这样将该熔丝元件进行编程，该电熔 丝电路的结构为具有熔丝元件、第l开关晶体管、以及第2开关晶体管，前述第l开关晶 体管与前述熔丝元件的一端串联连接，而且前述第2开关晶体管与前述熔丝元 件的另一端串联连接，或者，前述熔丝元件与前述第1开关晶体管的一端串联连接，而且前述第2开关晶体管与前述第1开关晶体管的另一端串联连接， 在前述第1及第2开关晶体管都导通时，电流通过前述熔丝元件。 根据以上的结构，将第2开关晶体管的另一端与高压侧的电源VDDHE连接， 将第1开关晶体管的另一端、或熔丝元件的另一端与GND连接，通过使第l及 第2开关晶体管都导通，能够使熔丝元件为熔断状态。另外，由于通过仅在熔 丝元件编程时使第2开关晶体管导通，能够使得对第1开关晶体管平时不施加 高电压，因此即使在对第1开关晶体管使用低耐压的晶体管(例如1.2V—logic 系列的晶体管)时，也能够使第1开关晶体管推迟TDDB恶化的进展。另外，本发明的电熔丝电路，在上述的电熔丝电路中其结构为具有多个 由前述熔丝元件及前述第1开关晶体管构成的熔丝芯，而且具有1个前述第2 开关晶体管。根据该结构，通过对多个熔丝芯公用第2开关晶体管，能够力图实现小面 积化。另外，本发明的电熔丝电路，在上述的电熔丝电路中其结构为还具有与 前述第2开关晶体管并联配置的第3开关晶体管，在前述熔丝元件编程时，使 前述第2开关晶体管导通，施加第1电压，在非编程时，使前述第3开关晶体 管导通，施加电压值低于前述第1电压的第2电压。根据以上的结构，若采用这样的结构，即在编程时能够将对熔丝元件施加的电压迅速上升至第1电压(3.3VJ0系列的电压电平(3.3V系列的电源VDDHE 电平。以下称为VDDHE电平。))。另外，将第2电压设定为1.2V—logic系列 的电压电平(1.2V系列的电源VDD电平。以下，称为VDD电平。)，在编程结束 后的读取时使用，则由于能够使读取时流过熔丝元件的电流的方向与编程动作 时相同，因此能够防止因熔丝元件熔断后的硅化物的迁移而使数据复原("' —'0，)。另外，本发明的电熔丝电路，在上述的电熔丝电路中，前述第2及第3开 关晶体管是P型晶体管及N型晶体管、或N型晶体管及P型晶体管。根据该结构，能够不夹住反相器等电路，用同一条信号线交替使第2及第 3开关晶体管导通/断开。另夕卜，本发明的电格丝电路；在上述的电熔丝电路中，前述第2开关晶体管的栅极氧化膜比前述第1开关晶体管要厚。根据以上的结构，能够力图使电熔丝电路实现小面积化。特别是，若对第 2开关晶体管采用10系列的晶体管，对第1开关晶体管采用栅极氧化膜比10 系列的晶体管要薄的logic系列的晶体管，则以相同的栅极宽度进行比较， logic系列的晶体管是10系列的晶体管的面积的1/2，因此能够力图实现小面 积化。另外，本发明的电熔丝电路，在上述的电熔丝电路中，前述第l开关晶体 管的栅极氧化膜比前述第2开关晶体管要薄，而且是N型晶体管。根据以上的结构，即使同样是logic系列的晶体管，也由于N型晶体管对 于P型晶体管以相同的栅极宽度进行比较，为l/2的面积，因此能够进一步力 图实现小面积化。另外，本发明的电熔丝电路，在上述的电熔丝电路中，前述第2开关晶体 管的栅极氧化膜比前述第1开关晶体管要厚，而且是N型晶体管。根据以上的结构，即使同样是IO系列的晶体管，也由于N型晶体管对于P 型晶体管以相同的栅极宽度进行比较，为l/2的面积，因此能够进一步力图实 现小面积化。另外，本发明的电熔丝电路，在上述的电熔丝电路中，在与前述第2开关 晶体管的栅极连接的信号布线系统中，还具有进行电压变换的电平移动电路， 前述电平移动电路仅在前述熔丝元件编程时进行电压变换。根据以上的结构，能够使用时钟信号等内部信号，来控制第2开关晶体管 的导通/断开动作。另外，能够将电平移动电路的前级的全部电路实现logic晶体管化，能够力图实现小面积化。另外，本发明的电熔丝电路，在上述的电熔丝电路中，在与前述第l开关 晶体管的栅极连接的信号布线系统中，还具有进行电压变换的电平移动电路， 前述电平移动电路仅在使前述熔丝元件为熔断状态时进行电压变换。另外，本发明的电熔丝电路，在上述的电熔丝电路中，在与前述第l开关晶体管的栅极连接的信号布线系统中配置的电平移动电路，全部用logic系列的晶体管构成。在使用logic系列的晶休管作为第1开关晶体管时，为了流过使熔丝元件为熔断状态所必需的电流，必须使栅极电压为VDDHE电平，但根据以上的结构， 通过将电平移动电路的前级的全部电路实现logic晶体管化，从而能够力图实 现小面积化。再有，通过将电平移动电路本身实现logic晶体管化，从而进一 步能够力图实现小面积化。另外，本发明的电熔丝电路，在上述的电熔丝电路中其结构为对于在与 前述第1开关晶体管的栅极连接的信号布线系统中配置的电平移动电路的高压 侧的电源，采用前述第2开关晶体管与前述熔丝元件的连接处的电压。另外，本发明的电熔丝电路，在上述的电熔丝电路中其结构为对于在与前述第1开关晶体管的栅极连接的信号布线系统中配置的电平移动电路的高压侧的电源，采用前述第2开关晶体管与前述第1开关晶体管的连接处的电压。根据以上的结构，由于电平移动电路在非编程时不进行电压变换，因此能 够减少因电平移动电路的误动作而引起的误切断。另外，对电平移动电路不增加别的端子，能够实现仅在第2开关晶体管导通的编程时电平移动电路成为能够进行电压变换的状态的结构。另外，本发明的电熔丝电路，在上述的电熔丝电路中，还具有与电源独立 的控制端、以及根据前述控制端的电位将前述第1开关晶体管设定为编程使能 状态或非使能状态的电路。根据以上的结构，即使在例如电源接通时、因电平移动电路误动作而生成 使第1开关晶体管导通的信号的情况下，但若将前述控制端的电位形成为将第 1开关晶体管设定为非使能状态的电位，则也能够防止熔丝元件的误切断。另外，本发明的电熔丝电路，在上述的电熔丝电路中，还具有与电源独立 的控制端、以及根据前述控制端的电位将前述第2开关晶体管设定为编程使能 状态或非使能状态的电路。根据以上的结构，即使在例如电源接通时、因电平移动电路误动作而生成 使第2开关晶体管导通的信号的情况下，但若将前述控制端的电位形成为将第 2开关晶体管设定为非使能状态的电位，则也能够防止熔丝元件的误切断。另外，若在一连串的编程动作结束后，将前述控制端的电位形成为将第2开关晶 体管设定为非使能状态的电位，则能够推迟第1开关晶体管的TDDB恶化的进展。另外，本发明的电熔丝电路，在上述的电熔丝电路中，还具有与电源独立 的控制端、根据前述控制端的电位将前述第l开关晶体管设定为编程使能状态 或非使能状态的电路、以及根据前述控制端的电位将前述第2开关晶体管设定 为编程使能状态或非使能状态的电路。根据以上的结构，能够公用控制端，用1个端子将第l及第2开关晶体管 设定为编程使能状态或非使能状态，能够力图实现少端子化。另外，本发明的电熔丝电路，在上述的电熔丝电路中，还具有与电源独立 的控制端，同时在与前述第2开关晶体管的栅极连接的信号布线系统中，具有 使用从前述控制端输入的信号作为高压侧的电源、进行电压变换的电平移动电 路，前述电平移动电路仅在前述熔丝元件编程时进行电压变换。根据以上的结构，由于能够利用与电源独立的端子来控制利用电平移动电 路生成的信号的电位，因此例如在电源接通时，通过将前述控制端的电位形成 为使第2开关晶体管断开的电位，能够确实防止熔丝元件的误切断。另外，若在一连串的编程动作结束后，将前述控制端的电位形成为使第2开关晶体管断开的电位，则能够推迟第1开关晶体管的TDDB恶化的进展。另外，本发明的电熔丝电路，在上述的电熔丝电路中，还具有与电源独立 的控制端，同时在与前述第1开关晶体管的栅极连接的信号布线系统中，具有 使用从前述控制端输入的信号作为高压侧的电源、进行电压变换的电平移动电 路，前述电平移动电路仅在使前述熔丝元件为熔断状态时进行电压变换。另外，本发明的电熔丝电路，在上述的电熔丝电路中，还具有与电源独立的控制端，前述第2开关晶体管根据从前述控制端输入的信号，进行导通/断开动作。根据以上的结构，通过仅用独立端子来控制第2开关晶体管，从而不需要电平移动电路及该电平移动电路的前级的电路，能够力图实现小面积化。另外，电源接通时能够确实将第2开关晶体管设定为非使能状态，能够确实防止熔丝 元件的误切断。另外，若在一连串的编程动作结束后，将第2开关晶体管设定 为非使能状态，则能够推迟第1开关晶体管的TDDB恶化的进展。另外，本发明的电熔丝电路，在上述的电熔丝电路中，还具有与电源独立 的控制端，是从前述控制端输入的信号控制前述第2开关晶体管的栅极的结构， 前述第2开关晶体管根据从前述控制端输入的信号，进行导通/断开动作。根据以上的结构，在例如将该电熔丝电路配置在系统LSI芯片中时，即使 因电源布线引起的电压降而形成不能充分得到第2开关晶体管的电流能力的状 态，但通过提高从前述控制端输入的信号的电压电平，也能够提高电流能力， 能够稳定地进行熔丝元件的编程。或者，在使用该电熔丝电路作为R細冗余补救用的熔丝元件时，即使在RAM 的检査中，在使电源电压下降的状态下确认为不合格，也由于如上所述，能够 通过提高从前述控制端输入的信号的电压电平，来提高电流能力，因此能够切 换为合格品，稳定地进行编程。另外，本发明的电熔丝电路，在上述的电熔丝电路中，若对全部的熔丝元 件的编程结束，则输入编程结束信号，具有将前述第2开关晶体管断开的功能。根据以上的结构，若一连串的编程动作结束，则能够使第2开关晶体管断 开，推迟第1开关晶体管的TDDB恶化的进展。如上所述根据本发明，能够采用logic系列的晶体管作为为了使熔丝元件 为熔断状态而流过所必需的电流用的开关晶体管(第1开关晶体管)，能够实现 电熔丝电路的小面积化，能够提供更廉价的0TP存储器。本发明有关的电熔丝电路，能够采用logic系列的晶体管作为为了使熔丝 元件为熔断状态而流过所必需的电流用的开关晶体管，并能够实现小面积化，在采用电熔丝电路作为RAM冗余补救用的熔丝元件的情况下是有用的。另外， 作为OTP存储器是有用的，该OTP存储器例如用于；具有记录设备固有的系统 设定的ID功能、或进行信息保护的安全ID功能的系统LSI芯片；对每个芯片 记录批量编号、芯片的坐标位置、出厂工序中的检查记录等、具有能够追踪不良分析等的芯片ID功能的半导体芯片；以及以物流管理、或航空手提物品识别等跟踪为目的的IC标记等。


图1所示为本发明实施形态1的电熔丝电路的结构的电路图。图2所示为该实施形态1的电熔丝电路中的电熔丝芯具有的电平移动电路 的结构的电路图。图3所示为该实施形态1的电熔丝电路中的编程，控制电路具有的电平移 动电路的结构的电路图。图4所示为该实施形态1的电熔丝电路的动作的波形图。图5所示为本发明实施形态2的电熔丝电路的结构的电路图。图6所示为该实施形态2的电熔丝电路的动作的波形图。图7所示为本发明实施形态3的电熔丝电路的结构的电路图。图8所示为该实施形态3的电熔丝电路的动作的波形图。图9所示为本发明实施形态4的电熔丝电路的结构的电路图。图10所示为该实施形态4的电熔丝电路的动作的波形图。图11所示为以往的电熔丝电路的结构的电路图。图12所示为以往的电熔丝电路、及本发明实施形态1至4的电熔丝电路 中的移位寄存器的结构的电路图。
具体实施方式
(实施形态1)以下， 一面参照附图、 一面具体说明本发明实施形态1的电熔丝电路。该 电熔丝电路在编程动作时，通过使电流流过熔丝元件、或者不使电流流过熔丝元件，来使该熔丝元件为熔断状态或非熔断状态，从而对该熔丝元件进行编程。 图l所示为本实施形态1的电熔丝电路的结构的电路图。图中，对于与用图ll及12所说明的构件相同的构件，附加同一标号，并省略说明。该电熔丝电路如图l所示，由多(n)个电熔丝芯100、多(n)级编程，移位寄存器模块200、 以及编程，控制电路300构成。另外，由于编程 移位寄存器模块200与用图 11及12所说明的编程 移位寄存器模块200相同，因此省略说明。 首先，详细说明电熔丝芯100。电熔丝芯IOO如图l所示，具有电熔丝元件101、第l开关晶体管即 1. 2V—logic系列的NMOS晶体管102、 2个AND电路103和105、以及电平移动 电路(LSI) 104。电熔丝元件101包含多晶硅层、以及形成在该多晶硅层上的硅化物层，硅 化物层在末熔断时为低电阻，若利用电流导通，硅化物层熔断，则成为高电阻。 电熔丝元件101的一端与丽OS晶体管102的漏极连接。廳OS晶体管102与电 熔丝元件101串联连接，源极与接地端连接。另外，对电熔丝元件101的另一 端，施加来自编程 控制电路300的信号VGB。AND电路103采用1,2V一logic系列的晶体管构成，将1.2V系列的电源VDD 作为电源。该AND电路103将输入至一个输入端的编程数据信号FBmTi (i二l n)、与输入至另一个输入端的编程使能信号PBmTi (i^ n)进行逻辑与的运算， 将其运算结果即信号LSlmINi (i = l n)向电平移动电路104输入。编程数据信 号FBmTi在使电熔丝元件101为熔断状态时设定为H电平(VDD电平)。在使电 熔丝元件101为非熔断状态时，编程数据信号FBmTi设定为L电平。这样，在 AND电路103中生成的信号LSlmINi，在使电熔丝元件101为熔断状态时，在 编程使能信号PBmTi为H电平(VDD电平)期间，为H电平(VDD电平)。另外， 在不使电熔丝元件101为熔断状态时，不管编程使能信号PBmTi如何，信号LSlmINi成为L电平。将来自AND电路103的信号LSlmINi作为输入的电平移动电路104，将电 源VDD及信号VGB作为电源，将VDD电平变换为信号VGB的电压电平。这样， 在电平移动电路104中生成的信号LSlmOUTi(i = l n)，在使电熔丝元件101为 熔断状态时，在编程使能信号PBmTi为H电平期间，为信号VGB的电压电平。 另外，在不使电熔丝元件101为熔断状态时，信号LSlmOUTi(i^ n)成为L电 平。AND电路105采用3. 3V—IO系列的晶体管构成，将信号VGB作为电源。该 AND电路105将输入至一个输入端的来自电平移动电路104的信号LSlmOUTi、 与输入至另一个输入端的熔丝编程使能信号FPEN进行逻辑与的运算，将其运 算结果即编程信号INmTi(i^ n)向醒OS晶体管102的栅极输入。这里，熔丝编程使能信号FPEN从与该电熔丝电路的电源VDD服独立的控 制端(未图示)输入，在编程动作时设定为VDDHE电平，在非编程动作时固定为 L电平。另外，如后所述，信号VGB与编程时钟信号PCK的周期性时钟动作同 步，在VDD电平与VDDHE电平之间转移。这样，编程信号INmTi在使电熔丝元 件101为熔断状态时，在编程使能信号PBniTi为H电平期间，而且信号VGB为 VDDHE电平期间，为VDDHE电平。如上所述，电熔丝芯100在与應OS晶体管102的栅极连接的信号布线系统 中，具有进行电压变换的电平移动电路104。电平移动电路104仅在使电熔丝元 件101为熔断状态时进行电压变换，生成信号VGB的电压电平的信号LSlmOUTi。 在编程动作时，由于熔丝编程使能信号FPEN被设定为H电平(VDDHE电平)，因 此AND电路105在信号LSlmOUTi为VDDHE电平期间(编程时)，生成VDD服电 平的编程信号INmTi，将该生成的信号加在丽OS晶体管102的栅极上，使丽OS 晶体管102为导通状态。通过这样使栅极电压为VDDHE电平，从而即使使用栅 极宽度W为一般的60um的1.2V—logic系列的醒OS晶体管，在对电熔丝元件 101的顶部施加的信号VGB为VDDHE电平时，也能够流过为了使电熔丝元件101 为熔断状态所必需的电流。接着，说明编程 控制电路300。编程*控制电路300内装有与各电熔丝元件101串联连接的3. 3vj:o系列的晶体管，从该I0系列的晶体管向各电熔丝元件101共同输入信号VGB，该信号VGB在编程时钟信号PCK每次从L电平上升至H电平时成为VDDHE电平。 下面，更详细说明该编程，控制电路300。编程，控制电路300如图l所示，具有第2开关晶体管即3. 3V—IO系列的 PM0S晶体管301、第3开关晶体管即3. 3VJ0系列的丽0S晶体管302、反相器 电路303、 AND电路304、电平移动电路(LS2) 305、以及NAND电路306。PMOS晶体管301的源极与电源VDDHE连接，对栅极输入编程使能切换信号 PRGmIN，漏极与各电熔丝元件101连接。另外，与PMOS晶体管301并联配置 的画OS晶体管302的漏极与电源VDD连接，对栅极输入编程使能切换信号 PRGmIN，源极与各电熔丝元件101连接。利用该PMOS晶体管301及丽OS晶体 管302生成信号VGB。这样，对PMOS晶体管301及腿OS晶体管302的栅极共同输入编程使能切 换信号PRGmIN。若该信号PRGmIN为H电平(VDDHE电平)，则PMOS晶体管301 断开，NMOS晶体管302导通，信号VGB成为VDD电平。另外，若信号PRGmIN 为L电平，则PMOS晶体管301导通，NMOS晶体管302断开，信号VGB成为VDDHE 电平。信号VGB共同输入各电熔丝芯100，施加在各电熔丝元件101的输入端 上。因而，在PMOS晶体管301导通时(编程时)，对各电熔丝元件101输入VDDHE 电平的电压(第l电压)，在羅0S晶体管302导通时(非编程时)，对各电熔丝 元件101输入VDD电平的电压(第2电压)。对反相器电路303输入信号LAPAmTn。信号LAPAmTn是将在编程 移位寄 存器模块200的最后一级的移位寄存器201中生成的信号(编程使能传递信 号)PAmTn的下降沿进行锁存而生成的。AND电路304采用1.2V—logic系列的晶体管构成，将电源VDD作为电源。 该AND电路304将来自反相器电路303的信号与编程时钟信号PCK进行逻辑与 的运算，将其运算结果即信号LS2mlN向电平移动电路305输入。将来自AND 电路304的信号LS2mlN作为输入的电平移动电路305将电源VDD及电源VDDHE 作为电源，将VDD电平变换为VDDHE电平。NAND电路306采用3. 3V_I0系列的晶体管构成，将电源VDDHE作为电源。 该NAND电路306将来自电平移动电路305的信号LS2mOUT与熔丝编程使能信号FPEN进行逻辑与非的运算，将其运算结果即编程使能切换信号PRGmIN向 PM0S晶体管301及應0S晶体管302的栅极共同输入。根据以上的结构，在编程，控制电路300的内部，生成与编程时钟信号PCK 的周期性的时钟动作同步进行时钟动作的编程使能切换信号PRGmIN。即，编程 时钟信号PCK每次从L电平上升至H电平时，编程使能切换信号PRGmIN向L 电平转移，信号VGB成为VDD服电平。另外，编程时钟信号PCK每次从H电平 下降至L电平时，编程使能切换信号PRGmIN向H电平(VDDHE电平)转移，信号 VGB成为VDD电平。这样，编程 控制电路300与时钟信号同步，使PMOS晶体管301与醒OS 晶体管302交替导通，使信号VGB在VDDHE电平和VDD电平之间转移。另一方面，编程，移位寄存器模块200在编程时钟信号PCK每次重复周期 性的时钟动作，则依次生成具有信号PCK的1个周期大小的宽度的单脉冲信号 (编程使能信号PBmTi(i^ n))，分别向第l级至第n级的电熔丝芯IOO输入。这样，如前所述，电熔丝芯100在编程数据信号FBmTi为H电平时，在编 程使能信号PBmTi为H电平期间，而且信号VGB为VDD服电平期间，将VDDHE 电平的编程信号INmTi施加在腿OS晶体管102的栅极上，能够使电熔丝元件 101为熔断状态。这样，该电熔丝电路釆用在醒OS晶体管102及PMOS晶体管301都导通时使电流流过电熔丝元件101的结构。接着，详细说明电熔丝芯100内装的电平移动电路104。图2所示为电平移动电路104的结构的电路图。电平移动电路104由第1及第2丽0S晶体管106及108、反相器电路107、以及第1及第2PMOS晶体管109及110构成。第1NM0S晶体管106是1.2Vjogic系列的晶体管，源极与接地端连接， 对栅极输入来自AND电路103的信号LSlmINi。反相器电路107采用logic系 列的晶体管构成，将电源VDD作为电源，输入来自AND电路103的信号LSlmINi。 第2丽0S晶体管108是1.2Vjogic系列的晶体管，源极与接地端连接，对栅 极输入来自反相器电路107的信号。另外，第2醒0S晶体管108的漏极成为电 平移动电路104的输出端。第1PM0S晶体管109是1.2V—logic系列的晶体管，栅极与第2NM0S晶体 管108的漏极(电平移动电路104的输出端)连接，漏极与第l醒OS晶体管106 的漏极连接，对源极输入信号VGB。第2PM0S晶体管110是1. 2V—logic系列的晶体管，栅极与第1PM0S晶体 管109的漏极连接，漏极与第2丽0S晶体管108的漏极(电平移动电路104的 输出端)连接，对源极输入信号VGB。根据以上的结构，在输入信号即信号LSlmINi为L电平时，第1醒0S晶体 管106为断开，第2画0S晶体管108为导通，第1PM0S晶体管109为导通，第 2PM0S晶体管110为断开，从电平移动电路104向AND电路105输入的信号 LSlm0UTi的信号电平成为L电平。另 一方面，在输入信号LSlmINi为H电平(VDD 电平)时，第1丽0S晶体管106为导通，第2丽0S晶体管108为断开，第1PM0S 晶体管109为断开，第2PM0S晶体管110为导通，信号LSlmOUTi的信号电平 成为信号VGB的电压电平。在本实施形态l中，由于这样设置了电平移动电路104，因此能够使该电 平移动电路104的前级的全部电路实现logic晶体管化，并能够力图实现小面 积化。再有，由于使电平移动电路104本身实现logic晶体管化，因此能够进一步力图实现小面积化。另外，如图2所示，由于采用信号VGB作为电平移动电路104的高压侧的 电源，对电平移动电路104交替供给VDDHE电平的电压及VDD电平的电压，因 此能够推迟构成电平移动电路104的logic系列的晶体管的TDDB恶化的进展。 另外，由于电平移动电路104仅在PM0S晶体管301导通的编程时成为能够向 VDD服电平进行电压变换的状态，在非编程时不进行电压变换，因此能够减少 因电平移动电路104的误动作而引起的误切断。另外，如图1所示，由于电平移动电路104与PM0S晶体管301和电熔丝 元件101的连接处连接，成为输入信号VGB作为高压侧的电源的结构，因此为 了实现电平移动电路104仅在编程时成为能够进行电压变换的状态的结构，对 电平移动电路104可以不增加别的端子。接着，详细说明编程 控制电路300内装的电平移动电路305。图3所示为电平移动电路305的结构的电路图。电平移动电路305由第1及第2画0S晶体管307及309、用1. 2V—logic系列的晶体管构成的反相器电路 308、以及第1及第2PM0S晶体管310及311构成。构成电平移动电路305的这些构件的连接关系，与上述的电平移动电路104 相同。电平移动电路305与电平移动电路104的不同点在于第1及第2醒0S 晶体管和第1及第2PM0S晶体管是IO系列，以及与第1及第2PM0S晶体管的 源极连接电源VDDHE。因而，与上述的电平移动电路104相同，在输入信号即AND电路304的输 出LS2mlN为L电平时，第1丽0S晶体管307为断开，第2NM0S晶体管309为 导通，第1PMOS晶体管310为导通，第2PM0S晶体管311为断开，从电平移动 电路305向NAND电路306输入的信号LS2mOUT的信号电平成为L电平。另一 方面，在输入信号LS2mlN为H电平(VDD电平)时，第1画0S晶体管307为导通， 第2丽0S晶体管309为断开，第1PM0S晶体管310为断开，第2PM0S晶体管311 为导通，信号LS2mOUT的信号电平成为VDDHE电平。这样，在本实施形态l中，在与编程'控制电路300的PMOS晶体管301 及丽OS晶体管302的栅极连接的信号布线系统中，插入进行电压变换的电平 移动电路305。通过这样设置电平移动电路305，能够不另外增加外部端子， 而使用时钟信号来控制PMOS晶体管301及丽OS晶体管302的导通/断开动作。 另外，能够使该电平移动电路305的前级的全部电路实现logic晶体管化，能 够力图实现小面积化。以下， 一面参照图4、 一面说明以上那样结构的电熔丝电路的动作。图4 所示为该电熔丝电路的动作的波形图。如图4所示，在编程动作开始前，将熔丝编程使能信号FPEN固定为L电 平。因而，在编程动作开始前，在电熔丝芯100的AND电路105中生成的信号 INmTi固定为L电平，醒OS晶体管102成为断开状态(非使能状态)。编程 控 制电路300的NAND电路306中生成的信号PRGmIN固定为H电平，PMOS晶体管 301成为断开状态(非使能状态)，编程 控制电路300中生成的信号VGB固定 为VDD电平。这样，熔丝编程使能信号FPEN在非编程动作时，将丽OS晶体管102及PM0S 晶体管301设定为非使能状态。通过这样，在电源接通时等情况下，即使该电熔丝电路成为电熔丝芯100的电平移动电路104中生成的信号LSlmOUTi或编 程 控制电路300的电平移动电路305中生成的信号LS2m0UT为H电平(VDDHE 电平)的状态(例如若电源接通时，对编程 控制电路300的电平移动电路305 先接通电源VDDHE，电源VDD后接通，则第2醒0S晶体管309的导通动作滞后， 信号LS2mOUT没有被拉向L电平，成为VDDHE电平)，通过将从与电源独立的 控制端输入的熔丝编程使能信号FPEN预先固定为L电平，如上所述，从而丽OS 晶体管102及PMOS晶体管301成为断开状态(非使能状态)，能够防止电熔丝 元件101的误切断。在编程动作开始时，使熔丝编程使能信号FPEN从L电平向H电平转移， 与电源VDD服独立输入3. 3V同等的电压。通过这样，输入至电熔丝芯100的 AND电路105的另一个输入端的信号LSlmOUTi与输入至编程.控制电路300的 NAND电路306的另一个输入端的信号LS2mOUT成为通过状态，能够开始编程动 作。这样，熔丝编程使能信号FPEN在编程动作时，将隨0S晶体管102及PM0S 晶体管301设定为编程使能状态。如上所述，通过设置与电源独立的端子，在编程动作开始前使该端子为L 电平，强制地使电熔丝芯100的NM0S晶体管102及编程*控制电路300的PM0S 晶体管301为断开状态(非使能状态)，从而能够防止例如在电源接通时因电平 移动电路的误动作而引起的电熔丝元件的误切断。另外，通过公用将电熔丝芯100的薩0S晶体管102及编程.控制电路300 的PM0S晶体管301设定为编程使能状态/非使能状态用的控制端，从而能够力 图实现少端子化。再有，在编程时钟信号PCK为L电平的区间中，编程.，控制电路300的AND 电路304中生成的信号LS2iiiIN为L电平(信号LAPAmTn在初始为L电平)，电 平移动电路305中生成的信号LS2m0UT也为L电平。这样，NAND电路306中生 成的信号PRGmIN成为H电平(VDDHE电平)，PM0S晶体管301断开，麵0S晶体 管302导通，信号VGB成为VDD电平(1.2V左右)。另一方面，在编程时钟信号PCK为H电平的区间中，编程*控制电路300 的AND电路304中生成的信号LS2mlN为H电平(VDD电平)，电平移动电路305 中生成的信号LS2mOUT也为H电平(VDD服电平)。利用信号LS2mOUT的H电平(VDDHE电平)及信号FPEN的H电平(VDDHE电平)，NAND电路306中生成的信号 PRGmIN成为L电平，PMOS晶体管301导通，NMOS晶体管302断开。通过这样， 信号VGB成为VDD服电平(3. 3V左右)。因而，每次编程时钟信号PCK重复周期性的时钟动作，在信号PCK为L电 平的区间，信号VGB为VDD电平，在信号PCK为H电平的区间，信号VGB为VDDHE 电平。在本实施形态l中，为了力图实现电熔丝电路的小面积化，电熔丝芯IOO 除了 AND电路105以外，全部用低耐压的1.2V—logic系列的晶体管构成。如 果平时对电熔丝芯100施加VDDHE电平的高电压，则1.2Vjogic系列的晶体 管的TDDB恶化进展，导致损坏。具体来说，与电熔丝元件101串联连接的低 耐压的丽OS晶体管102及构成电平移动电路104的低耐压的晶体管有被损坏 的危险。因此，在本实施形态1中采用这样的结构，即在编程*控制电路300 中，生成与编程时钟信号PCK的周期性的时钟动作同步、交替供给VDDHE电平 及VDD电平的电压的信号VGB，将该信号VGB作为电源供给电平移动电路104， 同时施加给电熔丝元件101。根据该结构，能够推迟构成电熔丝芯100的 1. 2V— 1 ogic系列的晶体管的TDDB恶化的进展。接着，以第i级为例，说明电熔丝芯IOO的动作。在进行编程时，首先，将输入至AND电路103的一个输入端的编程数据信 号FBmTi设定为H或L电平。具体来说，在想要使第i级的电熔丝元件为熔断 状态时，将编程数据信号FBmTi设定为H电平，在不想要使第i级的电熔丝元 件为熔断状态时，将编程数据信号FBmTi设定为L电平。对AND电路103的另一个输入端，输入编程使能信号PBmTi。电熔丝芯100 仅在编程使能信号PBmTi为H电平期间，对电熔丝元件101进行编程。即，编程 移位寄存器模块200的移位寄存器201用1. 2V—logic系列的 电源VDD来控制，在编程数据信号FBmTi为H电平(VDD电平)时，在编程使能 信号PBmTi为H电平期间，AND电路103中生成的信号LSlmINi为H电平(VDD 电平)，对电平移动电路104输入VDD电平的信号。电平移动电路104在信号 VGB为VDD服电平期间，将VDD电平变换为VDDHE电平。这样，在编程数据信 号FBmTi为H电平(VDD电平)时，在编程数据信号FBmTi为H电平、而且信号VGB为VDD服电平期间，向电平移动电路104输入的VDD电平的信号LSlmINi 变换为VDDHE电平的信号LSlmOUTi。将VDDHE电平的信号LSlmOUTi及VDDHE 电平的熔丝编程使能信号FPEN作为输入的AND电路105，将VDD服电平(H电 平)的信号INmTi向NM0S晶体管102的栅极施加，腿0S晶体管102导通。这时， 由于信号VGB为VDD服电平，因此流过为了使电熔丝元件101为熔断状态所必 需的电流，电熔丝元件101成为熔断状态。另一方面，在编程数据信号FBmTi为L电平时，即使编程使能信号PBmTi 为H电平，但AND电路103中生成的信号LSlmINi也为L电平，电平移动电路 104中生成的信号LSlmOUTi也为L电平。这样，AND电路105中生成的信号INmTi 也为L电平，醒0S晶体管102维持断开状态，电流不流过电熔丝元件101，电 熔丝元件101不成为熔断状态。接着，下面说明整个电熔丝电路的动作。另外，关于编程，移位寄存器模 块200的动作，由于与用图11 图13说明的相同，因此省略。例如，在对n个电熔丝芯101进行编程为(1、 0、…、l)时，首先， 一开 始将编程数据信号FBmTl、 FBmT2、…、FBmTn的信号电平设定为(H、 L、…H)。接着，使熔丝编程使能信号FPEN转移为H电平后，将输入至编程'移位 寄存器模块200的第1级的移位寄存器201的编程控制信号FPGI从L电平上 升到H电平，对于编程时钟信号PCK的上升沿保持足够的准备状态。在该信号 PCK为L电平期间，对第1级的移位寄存器201输入H电平的信号FPGI。编程 移位寄存器模块200在每次编程时钟信号PCK重复周期性的时钟动 作时，就依次生成具有信号PCK的l个周期大小的宽度的编程使能信号 PBmTi (i:l n)及编程使能传递信号PAtnTi (i=l n)。若输入电熔丝芯100的AND电路103的编程使能信号PBmTi (i二l n)为H 电平，则电熔丝芯IOO对电熔丝元件101进行编程。即，在認D电路103中生 成的信号LSlmlNi(i^ n)的状态，是在信号PCK的每个上升沿，依次按照编 程数据信号(FBmTl、 FBmT2、…、FBmTn) = (H、 L、…H)来决定。在图4所示的例子中，在来自第l级的移位寄存器201的编程使能信号 PBmTl为H电平(VDD电平)期间，在第1级的电熔丝芯100的AND电路103中 生成的信号LSlmINi为H电平(VDD电平)，利用电平移动电路104变换为信号VGB的电压电平的信号LSlmOUTl输入至AND电路105,在信号PCK为H电平期 间，编程信号INmTl为H电平，第1级的电熔丝元件101成为熔断状态。另一方面，即使来自第2级的移位寄存器201的编程使能信号PBmT2为H 电平，但由于第2级的电熔丝芯100的認D电路103中生成的信号LSlmlN2保 持L电平原样不变，电平移动电路104及AND电路105中生成的信号LSlm0UT2 及编程信号INmT2为L电平，因此丽0S晶体管102维持断开状态，第2级的 电熔丝元件101成为非熔断状态。虽未图示，但与第2级的电熔丝元件相同，第3级 第(n-l)级的电熔丝 元件101也为非熔断状态。另外，若来自最后一级的移位寄存器201的编程使 能信号PBmTn为H电平(VDD电平)，则与第1级的电熔丝元件相同，最后一级 的电熔丝元件101成为熔断状态。若对第n级的电熔丝元件101的编程结束，则在编程*移位寄存器模块200 的最后一级的移位寄存器201中生成的信号PAmTn从H电平向L电平转移。将 接受这时的下降沿、对H电平(VDD电平)锁存的信号LAPAmTn向编程 控制电 路300输入，通过这样，在编程 控制电路300的AND电路303中生成的信号 向L电平转移，不管编程时钟信号PCK的动作如何，在电平移动电路305中生 成的信号LS2mOUT也向L电平转移，与编程动作结束同时，该电熔丝电路成为 不可编程状态。若这样对全部电熔丝元件101的编程结束，则将H电平的信号LAPAmTn(编 程结束信号)向编程 控制电路300输入，不管编程时钟信号PCK的动作如何， 使PMOS晶体管(第2开关晶体管)301断开，通过这样能够推迟构成电熔丝芯 100的晶体管的TDDB恶化的进展。如上所述，根据本实施形态1，能够以与图11 图13中说明的以往的电熔 丝电路相同的规格(但是，在为了防止电熔丝元件的误切断而增加信号FPEN的 输入端这一点上，与以往的电熔丝电路的规格不同。)，将电熔丝元件进行编 程。另外，在本实施形态l中，是说明了具有多个电熔丝芯的情况，但对于1 个电熔丝芯的情况也能够适用。另外，根据本实施形态l，由于对为了流过使电熔丝元件101为熔断状态 的电流的第1开关晶体管平时不施加高电压，因此对第1开关晶体管即使使用低耐压的晶体管(例如，1.2V系列的logic晶体管)，也能够推迟TDDB恶化的进展。另外，在本实施形态1中，由于除了 AND电路105以外，全部用1.2V—logic 系列的晶体管构成电熔丝芯100,因此与仅用3.3V—IO系列的晶体管构成电熔 丝芯100的情况相比，能够将电熔丝芯(位单元部)的面积实现小面积化，约为 50。/。(1ogic系列的晶体管的栅极氧化膜比IO系列的晶体管要薄，若以相同栅极 宽度进行比较，则logic系列的晶体管的面积为IO系列的晶体管的面积的 1/2)。另外，在本实施形态1中，作为第1开关晶体管是采用了 N型晶体管(画0S 晶体管)，但也可以采用P型晶体管。但是，即使是同样的logic系列的晶体 管，由于醒0S晶体管对于PM0S晶体管若以相同的栅极宽度进行比较，也为1/2 的面积，因此作为第l开关晶体管，通过采用NM0S晶体管，能够力图实现小 面积化。另外，在本实施形态l中，由于对多个电熔丝芯100(电熔丝元件IOI)公用编程 控制电路300，因此能够力图实现电熔丝电路的小面积化。_E^k 7t女+汰恥太1出旦亚田杜ih日卩t; q qv 丁n玄石il的Piunc:晶体管301并联配置3. 3V—10系列的醒0S晶体管302，将该画0S晶体管302 的一端与电压电平低于3. 3V系列的电源VDDHE的1. 2V系列的电源VDD连接， 使PM0S晶体管301与函0S晶体管302交替导通，生成在VDDHE电平和VDD电 平之间交替切换的信号VGB。根据该结构，与生成例如在VDDHE电平和GND电 平之间切换的信号的情况相比，能够縮短向VDDHE电平上升所需的时间。再有， 能够在读取时采用使信号VGB为VDD电平的醒0S晶体管302。在这种情况下， 由于能够使读取时流过熔丝元件的电流的方向与编程动作时相同，因此能够防 止因熔断后的硅化物的迁移而引起的数据复原(— '0')。另外，在本实施形态l中，由于用PM0S晶体管(P型晶体管)构成使信号 VGB为VDD服电平的第2开关晶体管，用丽0S晶体管(N型晶体管)构成使信号 VGB为VDD电平的第3开关晶体管，因此能够不夹住反相器等电路，用同一条 信号线来控制第2及第3开关晶体管的导通/断开动作，能够以简单的结构生 成信号VGB。另外，在本实施形态l中，是使用栅极氧化膜比用io系列的晶体管构成 的PM0S晶体管(第2开关晶体管)301要薄的logic系列的晶体管构成丽0S晶 体管(第1开关晶体管)102，但作为第l开关晶体管，也可以采用栅极宽度小 于PMOS晶体管301的晶体管、或栅极长度小于PMOS晶体管301的晶体管。如 果这样，则能够力图实现电熔丝芯的小面积化。(实施形态2)以下， 一面参照附图、 一面具体说明本发明实施形态2的电熔丝电路。图 5所示为本实施形态2的电熔丝电路的结构的电路图。图中，对于与用图1 3、 11、 12所说明的构件相同的构件，附加同一标号，并省略说明。该电熔丝电路与前述实施形态l相同，由多(n)个电熔丝芯100、多(n)级 编程*移位寄存器模块200、以及编程*控制电路300构成。另外，由于编程*移 位寄存器模块200与用图ll及12所说明的编程 移位寄存器模块200相同， 因此省略说明。另外，电熔丝芯100与用图l及2所说明的电熔丝芯IOO基本 相同，仅与图1所示的AND电路105相对应的AND电路111使用信号VGB作为 电源这一点不同。这样，由于作为AND电路111的电源，通过使用在VDDHE电 平和VDD电平之间转移的信号VGB，从而能够使AND电路111实现logic化， 因此对于电熔丝芯100实现小面积化是有效的。以下，说明编程 控制电路300。本实施形态2中的编程，控制电路300是形成这样的结构，即利用从与电 源独立的控制端输入的信号FPEN，直接控制对电熔丝元件101施加VDDHE电平 的电压用的第2开关晶体管、以及对电熔丝元件101施加VDD电平的电压用的 第3开关晶体管的导通/断开动作，这一点与前述实施形态1中的编程 控制 电路300不同。另外，在本实施形态2中，作为熔丝编程使能信号FPEN，在编程动作时， 使用与编程时钟信号PCK同步进行时钟动作的信号。具体来说，使用的信号FPEN 在信号PCK为H电平的区间为H电平(VDD服电平)，在信号PCK为L电平的区 间为L电平。下面，更详细说明编程，控制电路300。编程 控制电路300如图5所示，具有第2开关晶体管即3. 3V一I0系列的 丽OS晶体管312、以及第3开关晶体管即3. 3V_I0系列的PMOS晶体管313。NMOS晶体管312的漏极与3. 3V系列的电源VDDHE连接，对栅极输入熔丝 编程使能信号FPEN，源极与各电熔丝元件101连接。另夕卜，与醒OS晶体管312 并联配置的PMOS晶体管313的源极与1. 2V系列的电源VDD连接，对栅极输入 熔丝编程使能信号FPEN，漏极与各电熔丝元件IOI连接。利用该NMOS晶体管 312及PMOS晶体管313生成信号VGB。这样，对醒OS晶体管312及PMOS晶体管313的栅极共同输入在H电平 (VDDHE电平)和L电平之间转移的熔丝编程使能信号FPEN。若信号FPEN为H 电平，则画0S晶体管312导通，PMOS晶体管313断开，信号VGB成为VDD服 电平。另外，若信号FPEN为L电平，则丽0S晶体管312断开，PMOS晶体管 313导通，信号VGB成为VDD电平。该信号VGB共同输入各电熔丝芯100，施 加在各电熔丝元件101上。因而，在画0S晶体管312导通时(编程时)，对各 电熔丝元件101施加VDDHE电平的电压(第1电压)，在PMOS晶体管313导通 时(非编程时)，对各电熔丝元件101施加VDD电平的电压(第2电压)。根据以上的结构，与编程时钟信号PCK的周期性的时钟动作同步进行时钟 动作的熔丝编程使能信号FPEN每次从L电平上升至H电平，信号VGB成为VDDHE 电平。另外，熔丝编程使能信号FPEN每次从H电平下降至L电平，信号VGB 成为VDD电平。这样，编程 控制电路300与时钟信号同步使NMOS晶体管312与PMOS晶 体管313交替导通，使信号VGB在VDDHE电平和VDD电平之间转移。以下， 一面参照图6、 一面说明以上那样结构的电熔丝电路的动作。图6 所示为该电熔丝电路的动作的波形图。如图6所示，在编程动作开始前，与前 述实施形态l相同，将熔丝编程使能信号FPEN固定为L电平。因而，在编程 动作开始前，在电熔丝芯100的認D电路105中生成的信号INmTi固定为L电 平，画OS晶体管102成为断开状态(非使能状态)。另外，编程*控制电路300 的丽OS晶体管312也成为断开状态(非使能状态)，信号VGB固定为VDD电平。另一方面，在编程动作时，由于熔丝编程使能信号FPEN与编程时钟信号 PCK同步进行时钟动作，在H电平(VDDHE电平)和L电平之间转移，因此丽OS晶体管102及醒0S晶体管312成为编程使能状态。这样，与前述实施形态l相同，在非编程动作时，由于将NM0S晶体管102 及醒0S晶体管312设定为非使能状态，因此能够防止例如因电源接通时的电 平移动电路的误动作而引起的电熔丝元件的误切断。另外，通过公用将NMOS 晶体管102及丽0S晶体管312设定为编程使能状态/非使能状态用的控制端， 从而能够力图实现少端子化。再有，在熔丝编程使能信号FPEN为L电平的区间(编程时钟信号PCK为L 电平的区间)，画0S晶体管312断开，PM0S晶体管313导通，信号VGB成为VDD 电平(1.2V左右)。另一方面，在熔丝编程使能信号FPEN为H电平的区间(编程 时钟信号PCK为H电平的区间)，醒0S晶体管312导通，PM0S晶体管313断开， 信号VGB成为VDDHE电平(3. 3V左右)。因而，每次熔丝编程使能信号FPEN重复周期性的时钟动作，在信号FPEN 为L电平的区间，信号VGB为VDD电平，在信号FPEN为H电平的区间，信号 VGB为VDDHE电平。gp ,编程 控制电路300生成的信号VGB成为与前述实施 形态1中说明的信号VGB相同的波形。下面，说明电熔丝芯100的动作。电熔丝芯100的输入至AND电路105的一个输入端的熔丝编程使能信号 FPEN进行时钟动作这一点，与前述实施形态1中的电熔丝芯不同。但是，由于 在电平移动电路104中生成的信号LSlmOUTi为VDDHE电平时，熔丝编程使能 信号FPEN也为VDDHE电平，因此AND电路105中生成的信号INmTl成为与实 施形态l相同的波形。这样，与前述实施形态l相同，在编程数据信号FBraTi为H电平时，在编 程使能信号PBmTi为H电平、而且信号VGB为VDDHE电平期间，AND电路105 中生成的信号INmTi成为VDD服电平(H电平)，向丽0S晶体管102的栅极施加， 隨0S晶体管102导通。这时，由于信号VGB为VDDHE电平，因此流过为了使电 熔丝元件101为熔断状态所必需的电流，电熔丝元件101成为熔断状态。另外， 在编程数据信号FBraTi为L电平时，电熔丝元件101不成为熔断状态。如上所述，编程 控制电路300中生成的信号VGB成为与前述实施形态1 中说明的信号VGB相同的波形，电熔丝芯100由于与前述实施形态1中说明的电熔丝芯进行同样的动作，因以整个该电熔丝电路的动作与前述实施形态1相 同。另外，对第n级的电熔丝元件101的编程结束，则接受在编程，移位寄存器模块200的最后一级的移位寄存器201中生成的信号PAmTn从H电平向L电 平转移的动作，若将熔丝编程使能信号FPEN固定为L电平，则与编程动作结 束同时，该电熔丝电路成为不可编程状态。这样，本实施形态2中的电熔丝电路采用与前述实施形态1中的电熔丝电 路相同的输入端结构，能够实现相同的功能。再有，由于采用醒OS晶体管(第 2开关晶体管)312根据从与电源独立的控制端输入的熔丝编程使能信号FPEN、 进行导通/断开动作的结构，因此与前述实施形态l相比，编程*控制电路300 中不设置电平移动电路、及该电平移动电路的前级的控制电路也行，能够力图 实现小面积化。另外，由于是利用来自与电源独立的控制端的熔丝编程使能信号FPEN来 控制NM0S晶体管(第2开关晶体管)312的栅极的结构，因此在例如将该电熔丝 电路配置在系统LSI芯片中时，即使因电源布线引起的电压降而形成不能充分 得到丽0S晶体管312的电流能力的状态，但通过提高从未图示的控制端输入 的信号FPEN的电压电平，也能够提高电流能力，能够稳定地进行电熔丝元件 101的编程。或者，在使用该电熔丝电路作为R認冗余补救用的熔丝元件时，即使在R認 的检查中，在使电源电压下降的状态下确认为不合格，也由于如上所述，能够 通过提高信号FPEN的电压电平，来提高电流能力，因此能够切换为合格品， 稳定地进行编程。另外，在本实施形态2中，由于用應OS晶体管(N型晶体管)构成使信号 VGB为VDD服电平的第2开关晶体管，用PM0S晶体管(P型晶体管)构成使信号 VGB为VDD电平的第3开关晶体管，因此能够不夹住反相器等电路，用同一条 信号线来控制第2及第3开关晶体管的导通/断开动作，能够以简单的结构生 成信号VGB。(实施形态3)以下， 一面参照附图、 一面具体说明本发明实施形态3的电熔丝电路。图 7所示为本实施形态3的电熔丝电路的结构的电路图。图中，对于与用图1 3、5、 11、 12所说明的构件相同的构件，附加同一标号，并省略说明。该电熔丝电路与前述实施形态1相同，由多(n)个电熔丝芯100、多(n)级 编程*移位寄存器模块200、以及编程'控制电路300构成。另外，由于编程*移 位寄存器模块200与用图11及12所说明的编程，移位寄存器模块200相同， 因此省略说明。另外，由于编程，控制电路300与前述实施形态2中说明的编 程，控制电路300相同，因此省略说明。另外，在本实施形态3中，与前述实施形态2相同，作为熔丝编程使能信 号FPEN，在编程动作时，使用与编程时钟信号PCK同步在H电平(VDDHE电平) 和L电平之间转移的信号。本实施形态3中的电熔丝电路与前述实施形态1、 2的不同点在于，采用 1. 2V—logic系列的PMOS晶体管112，作为为了流过使电熔丝元件101为熔断 状态的电流的第1开关晶体管，将电熔丝元件101、 PMOS晶体管112、第2开 关晶体管即醒0S晶体管312按照该顺序串联连接；另外，采用熔丝编程使能 信号FPEN，作为电熔丝芯100的电平移动电路113的高压侧的电源。以下，说明电熔丝芯100。如图7所示，电熔丝芯IOO具有电熔丝元件101、 PMOS晶体管112、 AND 电路103、电平移动电路113、以及反相器电路114。电熔丝元件101的一端与PMOS晶体管112的漏极连接，另一端与接地端 连接。PMOS晶体管112的源极与醒OS晶体管312的源极及PMOS晶体管(第3 开关晶体管)313的漏极连接，施加来自编程，控制电路300的信号VGB。另外， 对PMOS晶体管112的栅极，输入来自反相器电路114的信号INraTi。将来自AND电路103的信号LSlmINi作为输入的电平移动电路113，将电 源VDD及熔丝编程使能信号FPEN作为电源，将VDD电平变换为信号FPEN的电 压电平。另外，电平移动电路113的结构与前述实施形态1中说明的编程 控 制电路300的电平移动电路305相同，由IO系列的晶体管及logic系列的晶 体管构成(参照图为H电平时，在编程使能信号PBmTi为H电平、而且信号FPEN为VDDHE电平 期间，电平移动电路113中生成的信号LSlmOUTi成为VDDHE电平。这样，通过用熔丝编程使能信号FPEN来控制电平移动电路113的高压侧 的电源，从而例如在电源接通时将熔丝编程使能信号FPEN预先固定为L电平， 就能够确实防止因电平移动电路113的误动作而引起的电熔丝元件的误切断。另外，也可以与前述实施形态1中说明的电熔丝芯100的电平移动电路104 相同，全部用logic系列的晶体管构成电平移动电路113(参照图2)。另外，也可以与前述实施形态1中说明的电平移动电路104相同，使用信 号VGB作为电平移动电路113的高压侧的电源。在这种情况下，采用从PM0S 晶体管112与丽0S晶体管312的连接处向电平移动电路113输入信号VGB的 结构。反相器电路114将信号VGB作为电源，采用1.2Vjogic系列的晶体管构 成。对反相器电路114输入来自电平移动电路113的信号LSlmOUTi。反相器电 路U4生成编程信号INmTi，将该生成的信号向PM0S晶体管112的栅极输入。 在编程数据信号FBmTi为H电平时，在编程使能信号PBmTi为H电平、而且信 号FPEN为VDDHE电平期间，反相器电路114中生成的信号FBmTi成为L电平 (GND电平)。以下， 一面参照图8、 一面说明以上那样结构的电熔丝电路的动作。图8 所示为该电熔丝电路的动作的波形图。另外，由于本实施形态3的编程 移位 寄存器模块200的动作与用图11 图13所说明的相同，因此省略。另外，由 于编程*控制电路300的动作与前述实施形态2中的编程，控制电路300相同， 因此省略说明。如图8所示，在编程动作开始前，将熔丝编程使能信号FPEN固定为L电 平。因而，在编程动作开始前，在电熔丝芯100的电平移动电路113中生成的 信号LSlmOUTi固定为L电平，PM0S晶体管112成为断开状态(非使能状态)。 另外，编程 控制电路300的丽0S晶体管312也成为断开状态(非使能状态)， 信号VGB固定为VDD电平。另一方面，在编程动作时，由于与编程时钟信号PCK同步，使熔丝编程使 能信号FPEN在H电平(VDD服电平)和L电平之间转移，因此PM0S晶体管112及麵OS晶体管312成为编程使能状态。这样，熔丝编程使能信号FPEN在非编程动作时，将PMOS晶体管112及醒0S 晶体管312设定为非使能状态。通过这样，能够防止例如因电源接通时的电平 移动电路的误动作而引起的电熔丝元件的误切断。另外，通过公用将PMOS晶 体管112及薩OS晶体管312设定为编程使能状态/非使能状态用的控制端，从 而能够力图实现少端子化。接着，说明电熔丝芯IOO的动作。AND电路103生成的信号LSlmINi与前述实施形态1相同，在编程数据信 号FBmTi为H电平(VDD电平)时，在编程使能信号PBmTi为H电平期间，成为 H电平(VDD电平)。在编程数据信号FBmTi为L电平时，信号LSlmINi成为L电平。电平移动电路113在信号FPEN为VDD服电平期间，将VDD电平变换为 VDDHE。这样，在编程数据信号FBmTi为H电平(VDD电平)时，在编程数据信号 FBmTi为H电平、而且信号FPEN为VDDHE电平期间，将输入至电平移动电路 113的VDD电平的信号LSlmINi变换为VDDHE电平的信号LSlmOUTi。另外，在 编程数据信号FBmTi为L电平时，信号LSlmOUTi成为L电平。在信号LSlraOUTi为H电平(VDD服电平)期间，反相器电路114中生成的信 号INmTi成为L电平(GND电平)。另外，在信号LSlmOUTi为L电平期间，信号 INmTi成为与信号VGB相同的波形。因而，在编程数据信号FBmTi为H电平(VDD电平)时，在编程使能信号PBmTi 为H电平、而且信号FPEN为VDDHE电平期间，反相器电路114中生成的信号 INmTi成为L电平，施加给PMOS晶体管112的栅极，PMOS晶体管112导通， 流过为了使电熔丝元件101为熔断状态所必需的电流，电熔丝元件101成为熔 断状态。另一方面，由于在编程数据信号FBmTi为L电平时，反相器电路114 中生成的信号INmTi成为与信号VGB相同的波形，因此PM0S晶体管112维持 断开状态，电流不流过电熔丝元件101，电熔丝元件101不成为熔断状态。如上所述，本实施形态3的电熔丝电路中，虽然控制第1开关晶体管(PMOS 晶体管112)的栅极的信号INmTi与前述实施形态1、 2不同，但是由于第l开 关晶体管的动作与前述实施形态1、 2相同，因此作为整个电熔丝电路的动作，与前述实施形态1、 2相同。 (实施形态4)以下， 一面参照附图、 一面具体说明本发明实施形态4的电熔丝电路。图 9所示为本实施形态4的电熔丝电路的结构的电路图。图中，对于与用图1 3、 5、 7、 11、 12所说明的构件相同的构件，附加同一标号，并省略说明。该电熔丝电路与前述实施形态l相同，由多(n)个电熔丝芯100、多(n)级 编程，移位寄存器模块200、以及编程，控制电路300构成。另外，由于编程*移 位寄存器模块200与用图11及12所说明的编程 移位寄存器模块200相同， 因此省略说明。另外，由于电熔丝芯100与前述实施形态2中说明的电熔丝芯 100相同，因此省略说明。另外，在本实施形态4中，与前述实施形态1相同，熔丝编程使能信号FPEN 在编程动作时，设定为VDD服电平，在非编程动作时，固定为L电平。本实施形态4中的电熔丝电路与前述实施形态1的不同点在于，作为编 程*控制电路300的电平移动电路的高压侧的电源，不使用电源VDDHE，而使 用熔丝编程使能信号FPEN。但是，由于熔丝编程使能信号FPEN在编程动作时 设定为VDDHE电平，因此电平移动电路中生成的信号LS2mOUT成为与前述实施 形态l相同的信号。另夕卜，本实施形态4中的电熔丝电路与前述实施形态2、 3相同，采用醒OS 晶体管作为第2开关晶体管，采用PMOS晶体管作为第3开关晶体管，这一点与前述实施形态l不同。另外，本实施形态4中的电熔丝电路与前述实施形态1的不同点在于，形 成的结构是，编程'控制电路300中不设置NAND电路(参照图1)，利用电平移 动电路中生成的信号LS2mOUT来控制第2及第3开关晶体管的导通/断开动作。以下，对于编程*控制电路300，说明与前述实施形态1的不同点。编程'控 制电路300如图9所示，具有第2开关晶体管即3. 3V一I0系列的丽OS晶体管 312、第3开关晶体管即3. 3V—10系列的PM0S晶体管313、反相器电路303、 AND电路304、以及电平移动电路(LS2)314。醒OS晶体管312的源极与电源VDD服连接，对栅极输入来自电平移动电路314的信号LS2mOUT，漏极与各电熔丝元件101连接。另夕卜，与画OS晶体管312 并联配置的PMOS晶体管313的漏极与电源VDD连接，对栅极输入来自电平移 动电路314的信号LS2mOUT，源极与各电熔丝元件101连接。利用该隨OS晶体 管312及PMOS晶体管313生成信号VGB。这样，对丽OS晶体管312及PMOS晶体管313的栅极共同输入来自电平移 动电路314的信号LS2mOUT，若信号LS2mOUT为H电平(VDDHE电平)，则丽OS 晶体管312导通，PMOS晶体管313断开，信号VGB成为VDDHE电平。另夕卜，若 信号LS2mOUT为L电平，则NMOS晶体管312断开，PMOS晶体管313导通，信 号VGB成为VDD电平。因而，在NMOS晶体管312导通时(编程时)，对各电熔 丝元件101施加VDDHE电平的电压(第1电压)，在PMOS晶体管313导通时(非 编程时)，对各电熔丝元件101施加VDD电平的电压(第2电压)。将来自AND电路304的信号LS2mlN作为输入的电平移动电路314将电源 VDD及熔丝编程使能信号FPEN作为电源，将VDD电平变换为VDDHE电平，将信 号LS2mOUT向画OS晶体管312及PMOS晶体管313的栅极共同输入。这样，通过用熔丝编程使能信号FPEN来控制电平移动电路314的高压侧 的电源，从而例如在电源接通时将熔丝编程使能信号FPEN预先固定为L电平， 就能够确实防止因电平移动电路314的误动作而引起的电熔丝元件的误切断。根据以上的结构，在编程，控制电路300的内部，生成与编程时钟信号PCK 的周期性的时钟动作同步进行时钟动作的信号LS2m0UT。即，编程时钟信号PCK 每次从L电平上升至H电平时，信号LS2m0UT向H电平(VDDHE电平)转移，信 号VGB成为VDD服电平。另外，编程时钟信号PCK每次从H电平下降至L电平 时，信号LS2m0UT向L电平转移，信号VGB成为VDD电平。这样，编程'控制电路300与时钟信号同步，使画0S晶体管312与PM0S 晶体管313交替导通，使信号VGB在VDDHE电平和VDD电平之间转移。另外，由于用熔丝编程使能信号FPEN来控制电平移动电路314的高压侧 的电源，从而能够防止因电平移动电路314的误动作而引起的电熔丝元件的误 切断，因此采用的结构是，从编程'控制电路300删除NAND电路(参照图1)， 利用电平移动电路314中生成的信号LS2mOUT，来控制使信号VGB为VDDHE电 平及VDD电平的第2及第3开关晶体管(NMOS晶体管312及PMOS晶体管313)的导通/断开动作。因而，在本实施形态4中，与前述实施形态l不同，不生成编程使能切换信号PRGmIN。图10所示为本发明实施形态4的电熔丝电路的动作的波形图。如图10所 示，本发明实施形态4中的电熔丝电路的动作与前述实施形态1中的电熔丝电 路的动作基本相同(参照图4)。与实施形态1的不同点在于，由于采用的结构是，在编程，控制电路300 中不设置NAND电路，利用电平移动电路314中生成的信号LS2raOUT，来控制第 2及第3开关晶体管(丽OS晶体管312及PMOS晶体管313)的导通/断开动作， 因此没有生成编程使能切换信号PRGmIN。根据本实施形态4，由于是利用从与电源独立的控制端输入的熔丝编程使 能信号FPEN来作为电平移动电路314的高压侧的电源，因此在例如将该电熔 丝电路配置在系统LSI芯片中时，即使因电源布线引起的电压降而形成不能充 分得到丽OS晶体管312的电流能力的状态，但通过提高从未图示的控制端输 入的信号FPEN的电压电平，也能够提高电流能力，能够稳定地进行电熔丝元 件101的编程。或者，在使用该电熔丝电路作为RAM冗余补救用的熔丝元件时，即使在RAM的 检査中，在使电源电压下降的状态下确认为不合格，也由于如上所述，能够通 过提高信号FPEN的电压电平，来提高电流能力，因此能够切换为合格品，稳 定地进行编程。
权利要求
1.一种电熔丝电路，该电熔丝电路在编程动作时，使电流通过熔丝元件、或不使电流通过熔丝元件，使该熔丝元件为熔断状态、或非熔断状态，通过这样将该熔丝元件进行编程，其特征在于，其结构为具有熔丝元件、第1开关晶体管、以及第2开关晶体管，所述第1开关晶体管与所述熔丝元件的一端串联连接，而且所述第2开关晶体管与所述熔丝元件的另一端串联连接，或者，所述熔丝元件与所述第1开关晶体管的一端串联连接，而且所述第2开关晶体管与所述第1开关晶体管的另一端串联连接，在所述第1及第2开关晶体管都导通时，电流通过所述熔丝元件。
2. 如权利要求l所述的电熔丝电路，其特征在于，其结构为 具有多个由所述熔丝元件及所述第1开关晶体管构成的熔丝芯，而且具有l个所述第2开关晶体管。
3. 如权利要求l所述的电熔丝电路，其特征在于，其结构为还具有与所述第2开关晶体管并联配置的第3开关晶体管，在所述瑢丝元 件编程时，使所述第2开关晶体管导通，施加第1电压，在非编程时，使所述 第3开关晶体管导通，施加电压值低于所述第1电压的第2电压。
4. 如权利要求3所述的电熔丝电路，其特征在于，所述第2及第3开关晶体管是P型晶体管及N型晶体管、或N型晶体管及 P型晶体管。
5. 如权利要求l所述的电熔丝电路，其特征在于，所述第2开关晶体管的栅极氧化膜比所述第1开关晶体管要厚。
6. 如权利要求1所述的电熔丝电路，其特征在于，所述第1开关晶体管的栅极氧化膜比所述第2开关晶体管要薄，而且是N 型晶体管。
7. 如权利要求l所述的电熔丝电路，其特征在于，所述第2开关晶体管的栅极氧化膜比所述第1开关晶体管要厚，而且是N 型晶体管。
8. 如权利要求l所述的电熔丝电路，其特征在于，在与所述第2开关晶体管的栅极连接的信号布线系统中，还具有进行电压 变换的电平移动电路，所述电平移动电路仅在所述熔丝元件编程时进行电压变 换。
9. 如权利要求l所述的电熔丝电路，其特征在于，在与所述第1开关晶体管的栅极连接的信号布线系统中，还具有进行电压 变换的电平移动电路，所述电平移动电路仅在使所述熔丝元件为熔断状态时进 行电压变换。
10. 如权利要求9所述的电熔丝电路，其特征在于， 所述电平移动电路全部以logic系列的晶体管构成。
11. 如权利要求9所述的电熔丝电路，其特征在于，其结构为 对于所述电平移动电路的高压侧的电源，采用所述第2开关晶体管与所述熔丝元件的连接处的电压。
12. 如权利要求9所述的电熔丝电路，其特征在于，其结构为对于所述电平移动电路的高压侧的电源，采用所述第2开关晶体管与所述 第i开关晶休管的连接处的电压。
13. 如权利要求l所述的电熔丝电路，其特征在于，还具有与电源独立的控制端、以及根据所述控制端的电位将所述第l开关晶体管设定为编程使能状态或非使能状态的电路。
14. 如权利要求l所述的电熔丝电路，其特征在于，还具有与电源独立的控制端、以及根据所述控制端的电位将所述第2开关晶体管设定为编程使能状态或非使能状态的电路。
15. 如权利要求13所述的电熔丝电路，其特征在于，还具有根据所述控制端的电位将所述第2开关晶体管设定为编程使能状态或非使能状态的电路。
16. 如权利要求l所述的电熔丝电路，其特征在于，还具有与电源独立的控制端，同时在与所述第2开关晶体管的栅极连接的 信号布线系统中，具有使用从所述控制端输入的信号作为高压侧的电源、进行 电压变换的电平移动电路，所述电平移动电路仅在所述熔丝元件编程时进行电压变换。
17. 如权利要求l所述的电熔丝电路，其特征在于，还具有与电源独立的控制端，同时在与所述第1开关晶体管的栅极连接的 信号布线系统中，具有使用从所述控制端输入的信号作为高压侧的电源、进行 电压变换的电平移动电路，所述电平移动电路仅在使所述熔丝元件为瑢断状态 时进行电压变换。
18. 如权利要求l所述的电熔丝电路，其特征在于，还具有与电源独立的控制端，所述第2开关晶体管根据从所述控制端输入的信号，进行导通/断开动作。
19. 如权利要求18所述的电熔丝电路，其特征在于，其结构为从所述控制端输入的信号，控制所述第2开关晶体管的栅极。
20. 如权利要求l所述的电熔丝电路，其特征在于，若对全部的熔丝元件的编程结束，则输入编程结束信号，具有将所述第2 开关晶体管断开的功能。
全文摘要
本发明揭示一种电熔丝电路，其结构为第1晶体管与熔丝元件的一端串联连接，第2晶体管与熔丝元件的另一端串联连接，在第1及第2晶体管都导通时，电流通过熔丝元件。
文档编号G11C17/14GK101241764SQ20081000394
公开日2008年8月13日 申请日期2008年1月18日 优先权日2007年2月5日
发明者县泰宏, 川崎利昭, 白滨政则, 西原龙二, 角真一 申请人:松下电器产业株式会社