具有较高数据传输速度的方法、主机、闪存卡及闪存系统的制作方法

专利名称：具有较高数据传输速度的方法、主机、闪存卡及闪存系统的制作方法
技术领域：
本发明涉及一闪存系统，更明确地说，本发明涉及一种具有较高数据传 输速度的闪存系统。
背景技术：
请参考图1。图1是说明现有技术的闪存系统100的示意图。闪存系统 100包含主机110及闪存卡120。闪存卡120耦接于主机110。主机110包含 周期信号端及数据端。周期信号端用来传送周期信号CLK、数据端用来交换 数据DAT。闪存卡120耦接于主机110，经由周期信号端接收周期信号CLK， 且经由数据端交换数据DAT。当闪存卡120耦接于主机110时，主机110便 可从闪存卡120存取数据。当主机110传送数据DAT至闪存卡120时，主机 110经由数据端，传送一控制指令至闪存卡120以使闪存卡120能准备好接 收数据DAT;主机110并同时提供一周期信号CLK给闪存卡120以同步化。 而当主机110要从闪存卡120读取数据时，步骤类似上述。请参考图2。图2是说明数据DAT于主机110及闪存卡120间的传输的 示意图。如图2所示，数据DAT包含n个比特(bit)DO、 Dl、 D2…到Dn。于 周期信号CLK的第一个上升缘时，传送第一个比特DO。在周期信号CLK的下 一个上升缘时，传送第二个比特D1。因此，比特Dn会于周期信号CLK的第 (n+l)个上升缘时被传送。假设周期信号CLK的周期为T,则n个比特的数据 DAT总共需要(nT)的时间来完成数据的传输。在现有技术中，加速数据传输的方法是提高周期信号CLK的频率。也就 是说，周期T将会降低。但是周期信号CLK的频率有提升的上限，最高约为 50百万赫兹(MHz)。若周期信号CLK的频率高于50百万赫兹，则会因为噪声 增加，而降低传输的品质。因此，现有技术的闪存系统所能传输的速度将被 限制于周期信号CLK而无法有效地提升。发明内容本发明提供一种具有更高数据传输速度的方法。该方法包含于 一周期信 号的一上升缘，传送一第一组数据；以及于该周期信号的该上升缘后的一下 降缘立刻传送一 第二组数据。本发明另提供一种具有较高数据传输速度的方法。该方法包含于 一周期信号的一下降缘，传送一第一组数据；以及在该周期信号的该下降缘后出现的第一个上升缘，传送一第二组数据。本发明另提供一种具有较高数据传输速度的主机。该主机包含一周期信号端； 一数据端； 一处理器，包含一数据总线端，用来传送一指令； 一緩沖 区控制器，包含一数据总线端，耦接于该处理器的数据总线端，用来接收该 指令； 一第一输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数 组数据； 一第一输出端，用来传送奇数组数据；以及一第二输出端，用来传 送偶数组数据； 一周期信号产生器(oscillator)用来输出一周期信号； 一传 送模块，耦接于该緩沖区控制器、该周期信号产生器以及该数据端，用来根 据该周期信号传送从数据端的缓冲区的数据；以及一接收模块，耦接于该缓 冲区控制器、该周期信号产生器以及该数据端，用来根据该周期信号接收从 数据端的数据及传送所接收的数据至该緩沖区控制器。本发明另提供一种具有较高数据传输速度的闪存卡。该闪存卡包含一数 据端； 一周期信号端，用来接收一周期信号； 一周期信号缓冲器(clock tree)， 耦接于该周期信号端，用来緩沖该周期信号并据以产生一緩沖周期信号；一 緩沖区控制器，包含一第一输入端，用来接收奇数组数据； 一第二输入端， 用来接收偶数组数据； 一第一输出端，用来传送奇数组数据；以及一第二输 出端，用来传送偶数组数据； 一传送模块，耦接于该緩沖区控制器、该周期 信号緩冲器以及该数据端，用来根据该緩冲周期信号的上升缘与下降缘传送 数据； 一接收模块，耦接于该緩冲区控制器、该周期信号緩冲器以及该数据 端，用来根据该緩沖周期信号的上升缘与下降缘接收数据；以及一闪存存储 装置，耦接于该緩冲区控制器，用来存储数据。本发明另提供一种具有较高数据传输速度的闪存卡。该闪存卡包含一数 据端； 一周期信号端，用来接收一周期信号； 一緩沖区控制器，包含一第一 输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数组数据； 一第 一输出端，用来传送奇数组数据；以及一第二输出端，用来传送偶数组数据; 一传送模块，耦接于该緩冲区控制器、该周期信号端以及该数据端，用来根据该周期信号的上升缘与下降缘传送数据； 一接收模块，耦接于该緩冲区控 制器、该周期信号端以及该数据端，用来根据该周期信号的上升缘与下降缘接收数据；以及一闪存存储装置，耦接于该緩沖区控制器，用来存储数据。本发明另提供一种具有较高数据传输速度的闪存系统。该系统包含一周期信号端； 一数据端； 一主机，包含一处理器，包含一数据总线端，用来传 送一控制指令； 一緩冲区控制器，包含一数据总线端，耦接于该处理器的该 数据总线端，用来接收该控制指令； 一第一输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数组数据； 一第一输出端，用来传送奇数组数据； 一第二输出端，用来传送偶数组数据； 一周期信号产生器，用来输出一周期 信号； 一传送模块，耦接于该緩冲区控制器、该周期信号产生器，以及该数 据端之间，用来根据该周期信号传送从该緩沖区至该数据端的数据； 一接收 模块，耦接于该緩沖区控制器、该周期信号产生器，以及该数据端之间，用 来根据该周期信号接收从该数据端传送来的数据及所接收的数据至该缓沖区 控制器；以及一闪存卡，耦接于该周期信号端与该数据端，用来根据该周期 信号，经由该数据端，传送或接收数据。


图1是说明现有技术的闪存系统的示意图。图2是说明数据在主机及闪存卡间的传输的示意图。图3是说明根据本发明的第一实施例在主机与闪存卡间数据传输的示意图。图4是说明根据本发明的第二实施例在主机与闪存卡间数据传输的示意图。图5是根据本发明的第一实施例的主机的示意图。图6是根据本发明的第一实施例的内存卡的示意图。图7是根据本发明的第一实施例的接收模块的电路示意图。图8是根据本发明的第一实施例的传送模块的传送模块的电路示意图。图9是说明当内存卡传送数据时，传送模块的时序示意图。图10是根据本发明的第 一 实施例的传送模块的传送模块的电路示意图。图11是说明当内存卡传送数据时，传送模块的时序示意图。图12是根据本发明的第二实施例的传送模块的传送模块的电路示意图。X2图13是说明当内存卡传送数据时，传送模块的时序示意图。图14是根据本发明的第二实施例的传送模块的传送模块的电路示意15是说明当内存卡传送数据时，传送模块的时序示意图。图16是根据本发明第二实施例的内存卡的示意图。图17是根据本发明的闪存卡的第 一实施例的传送模块的电路示意图。图18是说明当内存卡传送数据时，传送模块的时序示意图。图19是根据本发明的闪存卡的第二实施例的传送模块的电路示意图。图20是说明当内存卡传送数据时，传送模块的时序示意图。附图符号说明100110、 500 120、 600、 1600 CLK、 CLKI、 BCLK DATDO、 Dl、 D2…Dn 5 01502、 601、 1601503、 602、 1602 504INV F S BA、 B、 C、 D、 E、 F、 G、 XI606、 1606603、 1603604、 800、 l画、1200、 1400、 1604、 1700、 1900605、 1605闪存系纟充主机内存卡周期信号数据比特处理器緩冲区控制器数据緩冲区周期信号产生器反相器触发器选择装置緩冲区节点周期信号缓沖器闪存模块传送模块接收模块 低输入端H 高输入端 0 输出端 C 控制端。
具体实施方式
请参考图3。图3是说明根据本发明的第一实施例在主机与闪存卡间数 据传输的示意图。在本发明的闪存系统中，在周期信号CLK的上升缘与下降 缘，皆会传送数据DAT。因此在周期T中，便可传送2个比特。换句话说， 数据传输的速度便可倍增。如图3所示，数据DAT包含n个比特D0、 Dl、 D2… Dn。在周期信号CLK的第一个上升缘时，传送第1个比特D0、在周期信号CLK 的第一个下降缘时，传送第2个比特D1。因此，数据DAT的n个比特总共传 输的时间便可缩减为(nT/2)。而当主机要从闪存卡读取数据时，步骤类似上 述。请参考图4。图4是说明根据本发明的第二实施例在主机与闪存卡间数 据传输的示意图。图4的概念类似于图3，不同之处在于图4中，第l个比 特DO是在周期信号CLK的下降缘传送。因此，第2个比特D1是在周期信号 CLK的上升缘传送。同样地，数据DAT的n个比特总共传输的时间便可缩减 为(nT/2)。请参考图5。图5是根据本发明的第一实施例的主机500的示意图。主 机500包含处理器501、緩沖区控制器502、数据緩沖区503、周期信号产生 器(oscillator) 504、传送模块505、接收模块506，以及緩沖区B3。除此之 外，主机5 00亦可包含周期信号端及数据端。周期信号端用来传送周期信号 CLK至外部装置、数据端用来与外部装置交换数据DAT。处理器501包含一数据总线端，耦接于緩冲区控制器502，用来传送緩 沖区控制指令至緩沖区控制器502。緩沖区控制器502包含第一输出端与第 二输出端、第一输入端与第二输入端。緩沖区控制器502的第一与第二输出 端是用来传送数据、緩沖区控制器502的第一与第二输入端是用来根据所接 收的緩沖区控制指令，接收数据。数据緩沖区503耦接于緩冲区控制器502， 用来緩沖数据。周期信号产生器504经由緩沖区B3耦接于周期信号端。因为周期信号 CLK是用来传送至外部装置，因此需要经由緩沖区B3来緩沖，提高电流或电压的大小，以抵抗外部的噪声，并避免错误的产生。因此，周期信号CLK经 由緩冲后才传送至周期信号端。传送模块505包含触发器F1及F2、选择装置S1、反相器INV5，以及緩 沖区B1。触发器F1包含输入端、控制端及输出端。触发器F1的输入端耦接 于緩冲区控制器502的第一输出端，用来接收緩冲区控制器502所输出的数 据、触发器F1的控制端耦接于周期信号产生器504,用来接收周期信号CLK、 触发器F1的输出端耦接于选择装置Sl。在周期信号CLK的上升缘时，触发 器F1传送其输入端所接收的数据至其输出端。触发器F2包含输入端、控制 端及输出端。触发器F2的输入端耦接于緩冲区控制器502的第二输出端，用 来接收緩沖区控制器502所输出的数据、触发器F2的控制端耦接于反相器 INV5，用来接收反相周期信号ICLK、触发器F2的输出端耦接于选择装置Sl。 在反相周期信号ICLK的上升缘(周期信号CLK的下降缘)时，触发器F2传送 其输入端所接收的数据至其输出端。选择装置S1包含高输入端H、低输入端 L、控制端C，以及输出端0。选择装置Sl的高输入端H耦接于触发器Fl的 输出端、选择装置Sl的低输入端i耦接于触发器F2的输出端、选择装置Sl 的控制端C耦接于周期信号产生器504、选择装置Sl的输出端O耦接于缓冲 区B1。当周期信号CLK为高电位时，选择装置Sl将其高输入端H耦接于其 输出端O;当周期信号CLK为低电位时，选择装置Sl将其低输入端L耦接于 其输出端O。因为待传送的数据是要传送至外部装置，因此待传送的数据需 要以緩冲区Bl来提升电流或电压的大小，以抵抗外部的噪声并降低误读的机 率。因此，数据先被緩冲区Bl緩冲过之后，才传送至数据端。緩冲区B1包 含一输入端及一输出端。緩冲区Bl的输入端耦接于选择装置Sl的输出端0、 緩冲区Bl的输出端耦接于数据端。接收模块506包含緩沖区B2、反相器INV4、触发器F3及F4。触发器F3 包含输入端、控制端及输出端。触发器F3的输入端耦接于缓冲区B2的输出 端，用来接收緩沖区B2输出的数据、触发器F3的控制端耦接于周期信号产 生器504，用来接收周期信号CLK、触发器F3的输出端耦接于緩沖区控制器 502的第一输入端。在周期信号CLK的上升缘时，触发器F3传送其输入端所 接收的数据至其输出端。触发器F4包含输入端、控制端及输出端。触发器 F4的输入端耦接于緩沖区B2的输出端，用来接收緩冲区B2所输出的数据、 触发器F4的控制端耦接于反相器INV4,用来接收反相周期信号ICLK、触发器F4的输出端耦接于緩冲区控制器502的第二输入端。在反相周期信号ICLK 的上升缘(周期信号CLK的下降缘)时，触发器F4传送其输入端所接收的数据 至其输出端。緩沖区B2包含输入端及输出端。緩沖区B2的输入端耦接于数 据端、緩冲区B2的输出端耦接于触发器F3与F4的输入端。因为从数据端接 收的数据已经由外部电路衰减，因此所接收的数据需要以緩冲区B2来提升电 流或电压的大小，以抵抗外部的噪声并降低误读的机率。因此，数据是先被 緩沖区B2緩冲过之后，才传送至触发器F3及F4。假设主机使用图3的概念，在周期信号CLK的第一个周期的上升缘传送 第1个比特、然后在同一个周期的下降缘传送第2个比特，则当主机500有 两比特(比特O、比特l)要传送至外部装置，緩沖区控制器502在周期信号 CLK的第一个周期的上升缘，开始传送比特0至触发器F1、而在周期信号CLK 的第一个周期的下降缘，开始传送比特1至触发器F2。再假设触发器F1及 F2皆为上升缘触发的触发器，则在周期信号CLK的第一个周期的上升缘，触 发器Fl将比特Q传送至选择装置Sl的高输入端H。而在周期信号CLK的第 一个周期的上升缘之后，仍然有半个周期的时间周期信号CLK维持在高电位， 因此能够使得选择装置Sl将高输入端H耦接至其输出端0。因此，比特0将 能从触发器F1、经由选择装置S1、緩沖区B1、数据端，传送至外部装置。 在周期信号的第一个周期内上升缘之后的下降缘之后，仍然有半个周期的时 间周期信号CLK维持在低电位，因此能够使得选择装置Sl将低输入端L耦接 至其输出端O。因此，比特1将能从触发器F2、经由选择装置S1、缓冲区B1、 数据端，传送至外部装置。如此一来，两比特的数据将能在周期信号CLK的 一个周期时间内传送完毕，相较于现有技术，本发明的传输速度较高。当主机500从外部装置接收一两比特(比特D0、比特D1)的数据时，数据 是经由数据端，传送至触发器F3与F4的输入端。假设触发器F3与F4是上 升缘触发的触发器，则当周期信号CLK的上升缘时，第一个比特DO经由触发 器F3传送至緩沖区控制器502;在周期信号CLK的下降缘时(也就是反相周 期信号ICLK的上升缘)，第二个比特Dl经由触发器F4传送至緩沖区控制器 502。如此一来，两比特的数据将能在周期信号CLK的一个周期时间内接收完 毕，相较于现有技术，本发明的传输速度较高。请参考图6。图6是根据本发明的第一实施例的内存卡600的示意图。 如图6所示，内存卡600包含緩沖区控制器601、数据緩沖区602、闪存模块603、传送模块604、接收模块605、周期信号緩沖器(clock tree) 606、緩沖 区B4、 B5以及B6。除此之外，内存卡600另包含周期信号端与数据端。内 存卡600的周期信号端是用来接收外部装置传送来的周期信号CLK、内存卡 600的数据端是用来接收外部装置传送来的数据DAT。緩沖区B4耦接于周期信号端，用来接收周期信号CLK,并产生缓沖周期 信号CLK。由于从外部装置所接收的周期信号CLK被外部阻抗或噪声所衰减， 因此，当内存卡600接收到周期信号CLK时，需要以緩沖区B4将周期信号 CLK再次缓冲来提升其电流或电压的大小。周期信号缓冲器606耦接于緩冲区B4的输出端，用来接收周期信号ICLK 并緩沖而成为缓冲周期信号BCLK。虽然周期信号CLK已经被緩沖区B4緩沖 过一次，但为了要能提供足够的驱动力，緩冲过的周期信号ICLK仍必须再被 周期信号緩沖器606緩沖以提升驱动力来驱动各个不同的装置。周期信号緩 沖器606能够让緩沖后的周期信号不会因为有过多的分流而产生周期偏移 (skew)的现象。緩沖区控制器601包含两输出端、两输入端、两通用端。在传送过程中， 緩冲区控制器601经由其两输出端，传送存储在闪存模块603的数据至传送 模块604，然后传送模块604便据以传送所接收的数据至数据端。在接收过 程中，緩冲区控制器601接收从接收模块605传送来的数据并将所接收的数 据存储在闪存模块603中。緩冲区控制器601的两输出端分别为一第一输出 端及一第二输出端。緩冲区控制器601的第一输出端被设计用来在传送过程 中，緩冲区控制器601能够经由其第一输出端输出奇数组比特的数据，如第 一个比特、第三个比特、第五个比特…以此类推；緩沖区控制器601的第二 输出端一皮"^殳计用来在传送过程中，缓沖区控制器601能够经由其第二输出端 输出偶数组比特的数据，如第二个比特、第四个比特、第六个比特…以此类 推。数据緩沖区602经由緩沖区控制器601的第一通用端，耦接于緩沖区控 制器601。数据緩冲区被设计用来提供闪存模块603中待传送的数据的緩沖 功能或緩冲区控制器601要存储在闪存模块603中的缓沖功能。闪存模块603经由緩沖区控制器601的第二通用端，耦接于緩沖区控制 器601。闪存模块603是设计用来提供数据存取的功能。传送模块604耦接于緩沖区控制器601与緩沖区B6之间，作为一传送接口以使得待传送的数据能够在緩沖周期信号BCLK的上升缘与下降缘都能传 送出去。更明确地说，传送模块604耦接于缓沖区控制器601的第一与第二 输出端，以分别经由緩冲区控制器的第一与第二输出端，接收緩沖区控制器 601所要传送的奇数比特与偶数比特。传送模块604亦耦接于周期信号緩沖 器606,以接收緩沖周期信号BCLK，如此便可与外部装置同步。传送模块604 亦耦接于缓沖区B6，用来在緩沖周期信号BCLK的上升缘，传送所接收的奇 数比特的数据以及用来在缓冲周期信号BCLK的下降缘，传送所接收的偶数比 特的数据，或者用来在缓沖周期信号BCLK的下降缘，传送所接收的奇数比特 的数据以及用来在緩冲周期信号BCLK的上升缘，传送所接收的偶数比特的数 据。因为从内存卡600中所传送至外部的数据会经过外界环境的衰减，所以 设计緩沖区B6来对待传送的数据緩冲，提升待传送数据的电流或电压大小来 抵抗外界噪声及避免误读的情况产生。因此，经由緩冲区B6緩沖过的数据， 便会传送到数据端，然后传送至外部。缓冲区B6包含输入端与输出端。緩沖 区B6的输入端耦接于传送模块604的输出端、緩沖区B6的输出端耦接于数 据端。接收模块605耦接于緩冲区控制器601与緩沖区B5之间，作为一接收接 口 ，以使得所接收的数据能够在緩冲周期信号BCLK的上升缘与下降缘都能传 送出去。更明确地说，接收模块605耦接于緩沖区控制器601的第一与第二 输入端，以从数据端接收奇数比特与偶数比特，再分别经由緩沖区控制器601 的第一与第二输入端，传送所接收的奇数比特与偶数比特。接收模块605亦 耦接于周期信号緩冲器606，以接收缓沖周期信号BCLK，如此便可与外部装 置同步。接收模块605亦耦接于緩沖区B5，用来在緩冲周期信号BCLK的上 升缘，接收的奇数比特的数据以及用来在緩冲周期信号BCLK的下降缘，接收 的偶数比特的数据，或者用来在緩冲周期信号BCLK的下降缘，接收的奇数比 特的数据以及用来在緩冲周期信号BCLK的上升缘，接收的偶数比特的数据。此外，标示出节点A、 B、 C、 D、 E及F是用来简化以下的说明。节点A、 B、 C、 D、 E及F分别代表緩沖区控制器601的第一输出端、緩沖区控制器602 的第二输出端、緩冲区控制器601的第一输入端、緩冲区控制器601的第二 输入端、周期信号緩冲器606的输出端、及数据端。节点A-E更细部的耦接 关系将如同前述与图6，在此不再赘述。请参考图7。图7是根据本发明的第一实施例的接收模块605的电路示 意图。如图7所示，接收模块605包含二触发器F5及反相器INV3。反相器 INV3耦接于节点E，用来接收緩沖周期信号BCLK，并据以产生反相緩沖周期 信号IBCLK。缓冲周期信号BCLK与反相緩沖周期信号IBCLK互为反相。触发 器F5包含一输入端、 一输出端及一控制端。触发器F5的输入端耦接于緩沖 区B5的输出端，以接收数据；触发器F5的输出端用来输出所接收的数据至 节点C;触发器F5的控制端耦接于节点E，以用来接收緩沖周期信号BCLK。 触发器F5是根据其控制端上的信号状态来输出所接收的数据。触发器F6包 含一输入端、 一输出端及一控制端。触发器F6的输入端耦接于緩沖区B5的 输出端，以接收数据；触发器F6的输出端用来输出所接收的数据至节点D; 触发器F6的控制端耦接于反相器INV3的输出端，以用来接收反相緩沖周期 信号IBCLK。触发器F6根据其控制端上的信号状态来输出所接收的数据。假设触发器F5与F6皆为上升缘触发的触发器，则当内存卡600接收一 两比特的数据(比特DO、 Dl)时，数据能够经由触发器F5及F6的输入端传送。 在緩沖周期信号BCLK的上升缘时，第一个比特DO经由触发器F5传送至緩沖 区控制器601;在緩冲周期信号BCLK的下降缘时，第二个比特D1经由触发 器F6传送至緩沖区控制器601,如此一来便能提高传输的速度。请参考图8。图8是根据本发明的第一实施例的传送模块604的传送模 块800的电路示意图。传送模块800包含二触发器F7与F8、选择装置S2、 反相器INV4及緩沖区B6。反相器INV4耦接于周期信号緩沖器606 (节点E) 的输出端，用来接收緩冲周期信号BCLK,并据以产生反相緩冲周期信号 IBCLK。周期信号BCLK与IBCLK互为反相。触发器F7包含输入端、输出端及 控制端。触发器F7的输入端耦接于緩冲区控制器601的第一输出端(节点A), 用来接收从緩沖区控制器601输出的数据；触发器F7的控制端耦接于周期信 号緩沖器606的输出端(节点E),用来接收缓沖周期信号BCLK;触发器F7的 输出端耦接于选择装置S2的高输入端H。在緩冲周期信号BCLK的上升缘时， 触发器F7传送其输入端所接收的数据至输出端。触发器F8包含输入端、输 出端及控制端。触发器F8的输入端耦接于緩沖区控制器601的第二输出端(节 点B)以接收数据；触发器F8的控制端耦接于反相器INV4，用来接收反相緩 沖周期信号IBCLK;触发器F8的输出端耦接于选^t奪装置S2的^(氐输入端L。在 反相緩沖周期信号IBCLK的上升缘(緩冲周期信号BCLK的下降缘)时，触发器F8传送其输入端所接收的数据至输出端。选择装置S2包含低输入端L、高输 入端H、控制端C及输出端0。选择装置S2的低输入端L耦接于触发器F8的 输出端；选择装置S2的高输入端H耦接于触发器F7的输出端；选择装置S2 的控制端耦接于周期信号緩沖器606的输出端(节点E);选择装置S2的输出 端耦接于緩冲区B6。当緩沖周期信号BCLK为高电位时，选择装置S2将其高 输入端H耦接至其输出端0;当緩沖周期信号BCLK为低电位时，选择装置S2 将其低输入端L耦接至其输出端0。请参考图9。图9是说明当内存卡600传送数据时，传送模块800的时 序示意图。假设内存卡600使用图3的概念传送数据，也就是说，第一比特 在第一个周期的上升缘传送、第二比特在第一个周期的下降缘传送。另外再 假设维持在高电位的时间为5T、低电位的时间亦为5T。而每个元件中都会有 延迟效应，如在緩冲区B4、周期信号緩沖器606、触发器F7与F8及选择装 置S2。因此，再假设在緩沖区B4、周期信号缓冲器606、触发器F7与F8及 选择装置S2的延迟皆为时间长度T。当内存卡600欲传送一四比特(比特D0、 Dl、 D2、 D3)的数据至外部装置时，如图9中的CLK部分所示，緩沖区控制器 601开始传送比特DO至触发器F7、比特Dl至触发器F8，然后再传送比特D2 至触发器F7、比特D3至触发器F8。再假设触发器F7与F8皆为上升缘触发 的触发器。由于触发器F8的控制端耦接于反相器INV4,因此触发器F8的输 出端(节点X2)会根据反相緩冲周期信号IBCLK输出数据。如图9的BCLK部 分所示，周期信号CLKI较周期信号CLK延迟一时间长度T、而周期信号BCLK 较周期信号CLKI延迟一时间长度T。因此，如图9的X1部分所示，触发器 F7在时间长度2T之后，被周期信号BCLK所触发。而由于触发器F7本身亦 有延迟(时间长度T),因此，比特D0是在时间长度3T的后才会出现在触发 器F7的输出端(节点X1)。因为触发器F8的控制端耦接于反相器INV4，触发 器F8便根据周期信号IBCLK,将数据输出于触发器F8的输出端(节点X2)。 如图9的IBCLK部分所示，周期信号CLKI是较周期信号CLK延迟一时间长度 T。周期信号IBCLK较周期信号CLKI延迟一时间长度T。因此，如图9的X2 部分所示，触发器F8在时间长度8T之后，被周期信号IBCLK所触发。而由 于触发器F8本身亦有延迟(时间长度T)，因此比特Dl是在时间长度9T之后 才会出现在触发器F7的输出端(节点X2)。而选择装置S2在其低输入端L与 输出端O之间亦有延迟(时间长度T)。因此，如图9的F部分所示，第l个比特D0在时间长度4T后可得。因此，根据上述假设的设计，内存卡600在 传输数据时，会延迟时间长度4T。请参考图10。图10是根据本发明的第一实施例的传送模块604的传送 模块1000的电路示意图。传送模块1000包含二触发器F7与F8、选择装置 S2、反相器INV4及緩冲区B6。反相器INV4耦接于周期信号緩沖器606 (节点 E)的输出端，用来接收緩冲周期信号BCLK,并据以产生反相緩沖周期信号 IBCLK。周期信号BCLK与IBCLK互为反相。触发器F7包含输入端、输出端及 控制端。触发器F7的输入端耦接于緩冲区控制器601的第一输出端(节点A)， 用来接收从緩沖区控制器601输出的数据；触发器F7的控制端耦接于反相迄 INV4的输出端，用来接收反相緩沖周期信号IBCLK;触发器F7的输出端耦接 于选择装置S2的低输入端L。在周期信号IBCLK的上升缘时(周期信号BCLK 的下降缘)，触发器F7传送其输入端所接收的数据至输出端。触发器F8包含 输入端、输出端及控制端。触发器F8的输入端耦接于緩冲区控制器601的第 二输出端(节点B)以接收数据；触发器F8的控制端耦接于周期信号緩沖器 606 (节点E)，用来接收緩冲周期信号BCLK;触发器F8的输出端耦接于选择 装置S2的高输入端H。在緩沖周期信号BCLK的上升缘时，触发器F8传送其 输入端所接收的数据至输出端。选择装置S2包含低输入端L、高输入端H、 控制端C及输出端0。选择装置S2的低输入端L耦接于触发器F7的输出端； 选择装置S2的高输入端H耦接于触发器F8的输出端；选择装置S2的控制端 耦接于周期信号緩沖器606的输出端(节点E);选择装置S2的输出端耦接于 緩沖区B6。当緩沖周期信号BCLK为高电位时，选择装置SZ将其高输入端H 耦接至其输出端O;当緩冲周期信号BCLK为低电位时，选择装置S2将其低 输入端L耦接至其输出端0。请参考图11。图U是说明当内存卡600传送数据时，传送模块1000的 时序示意图。假设内存卡600使用图4的概念传送数据，也就是说，第一比 特于第一个周期的下降缘传送、第二比特在第一比特所传送的下降缘后紧邻 的上升缘传送。另外再假设维持于高电位的时间为5T、低电位的时间亦为5T。 而每个元件中都会有延迟效应，如在緩沖区B4、周期信号緩沖器606、触发 器F7与F8及选择装置S2。因此，再假设于緩冲区B4、周期信号緩沖器606、 触发器F7与F8及选择装置S2的延迟皆为时间长度T。当内存卡600欲传送 一四比特(比特DO、 Dl、 D2、 D3)的数据至外部装置时，如图11的CLK部分所示，緩沖区控制器601开始传送比特DO至触发器F7、比特Dl至触发器F8, 然后再传送比特D2至触发器F7、比特D3至触发器F8。再假设触发器F7与 F8皆为上升缘触发的触发器。由于触发器F7的控制端耦接于反相器INV4, 因此触发器F7的输出端(节点Xl)会根据反相緩冲周期信号IBCLK输出数据。 如图11的BCLK部分所示，周期信号CLKI较周期信号CLK延迟一时间长度T、 而周期信号BCLK较周期信号CLKI延迟一时间长度T。因此，如图11的XI 部分所示，触发器F7于时间长度2T之后，被周期信号IBCLK所触发。而由 于触发器F7本身亦有延迟(时间长度T),因此比特DO是在时间长度3T之后 才会出现在触发器F7的输出端(节点X1)。因为触发器F8的控制端耦接于周 期信号緩沖器606 (节点E),触发器F8便根据周期信号BCLK,将数据输出于 触发器F8的输出端(节点X2)。如图11的BCLK部分所示，周期信号CLKI是 较周期信号CLK延迟一时间长度T。周期信号BCLK较周期信号CLKI延迟一 时间长度T。因此，如图11的X2部分所示，触发器F8于时间长度7T之后， 被周期信号BCLK所触发。而由于触发器F8本身亦有延迟(时间长度T)，因 此比特Dl是在时间长度8T之后才会出现在触发器F8的输出端(节点X2)。 而选择装置S2在其低输入端L与输出端O之间亦有延迟(时间长度T)。因此， 如图11的F部分所示，第1个比特D0于时间长度4T后可得。因此，根据上 述假设的设计，内存卡600于传输数据时，会延迟时间长度4T。请参考图12。图12是根据本发明的第二实施例的传送模块604的传送 模块1200的电路示意图。传送模块1200包含二触发器F9与FIO、选择装置 S3及反相器INV5。反相器INV5耦接于周期信号緩沖器606 (节点E)的输出端， 用来接收緩冲周期信号BCLK,并据以产生反相緩沖周期信号IBCLK。周期信 号BCLK与IBCLK互为反相。触发器F9包含输入端、输出端及控制端。触发 器F9的输入端耦接于緩沖区控制器601的第一输出端(节点A)，用来接收从 緩沖区控制器601输出的数据；触发器F9的控制端耦接于反相器INV5的输 出端，用来接收周期信号IBCLK;触发器F9的输出端耦接于选择装置S3的 高输入端H。在周期信号IBCLK的上升缘时(意即周期信号BCLK的下降缘)， 触发器F9传送其输入端所接收的数据至输出端。触发器F10包含输入端、输 出端及控制端。触发器F10的输入端耦接于緩冲区控制器601的第二输出端 (节点B)以接收数据；触发器F10的控制端耦接于周期信号緩沖器606 (节点 E),用来接收緩沖周期信号BCLK;触发器F1Q的输出端耦接于选择装置S32的低输入端L。在周期信号BCLK的上升缘时，触发器F10传送其输入端所接 收的数据至输出端。选择装置S3包含低输入端L、高输入端H、控制端C及 输出端0。选择装置S3的低输入端L耦接于触发器F10的输出端；选择装置 S3的高输入端H耦接于触发器F9的输出端；选择装置S3的控制端耦接于周 期信号缓冲器606的输出端(节点E);选择装置S3的输出端耦接于緩冲区B7。 当緩沖周期信号BCLK为高电位时，选择装置S3将其高输入端H耦接至其输 出端0;当緩冲周期信号BCLK为低电位时，选择装置S2将其低输入端L耦 接至其输出端0。请参考图13。图13是说明当内存卡600传送数据时，传送模块1200的 时序示意图。假设内存卡600使用图3的概念传送数据，也就是说，第一比 特于第一个周期的上升缘传送、第二比特在第一个周期的下降缘传送。另外 再假设维持于高电位的时间为5T、低电位的时间亦为5T。而每个元件中都会 有延迟效应，如在緩沖区B4、周期信号緩沖器606、触发器F9与F10及选择 装置S3。因此，再假设于緩沖区B4、周期信号緩沖器606、触发器F9与F10 及选择装置S3的延迟皆为时间长度T。当内存卡600欲传送一四比特(比特 DO、 Dl、 D2、 D3)的数据至外部装置时，緩沖区控制器601开始传送比特DO 至触发器F9、比特D1至触发器F1Q，然后再传送比特D2至触发器F9、比特 D10至触发器F8。再假设触发器F9与F10皆为上升缘触发的触发器。由于触 发器F9的控制端是耦接于反相器INV5,因此触发器F9的输出端(节点XI) 会根据反相緩沖周期信号IBCLK输出数据。如图13的IBCLK部分所示，周期 信号IBCLK较周期信号CLK延迟一时间长度2T。因此，如图13的XI部分所 示，触发器F9于时间长度2T之后，被周期信号IBCLK所触发。而由于触发 器F9本身亦有延迟(时间长度T),因此比特DO是在时间长度3T之后才会出 现在触发器F9的输出端(节点XI)。因为触发器F10的控制端耦接于周期信 号緩冲器606 (节点E),触发器F10便根据周期信号BCLK,将数据输出于触 发器F10的输出端(节点X2)。如图13的BCLK部分所示，周期信号BCLK是 较周期信号CLK延迟一时间长度2T。因此，如图13的X2部分所示，触发器 F10于时间长度7T之后，被周期信号BCLK所触发。而由于触发器F10本身 亦有延迟(时间长度T)，因此比特Dl是在时间长度8T之后才会出现在触发 器F10的输出端(节点X2)。因为选择装置S3的控制端C耦接于周期信号緩 沖器606 (节点E),因此于选择装置S3的低输入端L与高输入端H上的数据将会根据周期信号BCLK输出于选择装置S3的输出端0上。如图13的BCLK 部分与S3部分所示，周期信号BCLK较周期信号CLK延迟一时间长度2T,而 选择装置S3本身亦有一延迟时间长度T。因此，如图13的F部分所示，第l 个比特DO在时间长度3T后可得。因此，根据上述假设的设计，内存卡600 于传输数据时，会延迟时间长度3T。请参考图14。图14是根据本发明的第二实施例的传送模块604的传送 模块1400的电路示意图。传送模块1400包含二触发器F9与F10、选择装置 S3及反相器INV5。反相器INV5耦接于周期信号緩沖器606 (节点E)的输出端， 用来接收緩冲周期信号BCLK，并据以产生反相緩冲周期信号IBCLK。周期信 号BCLK与IBCLK互为反相。触发器F9包含输入端、输出端及控制端。触发 器F9的输入端耦接于緩沖区控制器601的第一输出端(节点A)，用来接收从 緩沖区控制器601输出的数据；触发器F9的控制端耦接于周期信号緩冲器 606的输出端(节点E),用来接收周期信号BCLK;触发器F9的输出端耦接于 选择装置S3的低输入端L。在周期信号BCLK的上升缘时，触发器F9传送其 输入端所接收的数据至输出端。触发器F10包含输入端、输出端及控制端。 触发器F10的输入端耦接于緩沖区控制器601的第二输出端(节点B)以接收 数据；触发器F10的控制端耦接于反相器INV5的输出端，用来接收反相緩沖 周期信号IBCLK;触发器F1Q的输出端耦接于选择装置S3的高输入端H。于 周期信号IBCLK的上升缘(緩冲周期信号BCLK的下降缘)时，触发器F10传送 其输入端所接收的数据至输出端。选择装置S3包含低输入端L、高输入端H、 控制端C及输出端0。选择装置S3的低输入端L耦接于触发器F9的输出端； 选择装置S3的高输入端H耦接于触发器F10的输出端；选择装置S3的控制 端耦接于周期信号緩冲器606的输出端(节点E);选择装置S3的输出端耦接 于緩冲区B7。当緩沖周期信号BCLK为高电位时，选择装置S3将其高输入端 H耦接至其输出端O;当緩冲周期信号BCLK为低电位时，选择装置S2将其低 输入端L耦接至其输出端0。请参考图15。图15是说明当内存卡600传送数据时，传送模块1400的 时序示意图。假设内存卡600使用图4的概念传送数据，也就是说，第一比 特于第一个周期的下降缘传送、第二比特在第一比特传送的下降缘后的第一 个上升缘传送。另外再假设维持于高电位的时间为5T、低电位的时间亦为5T。 而每个元件中都会有延迟效应，如在緩冲区B4、周期信号缓沖器606、触发器F9与F10及选择装置S3。因此，再假设于緩沖区B4、周期信号缓冲器606、 触发器F9与F10及选择装置S3的延迟皆为时间长度T。当内存卡600欲传 送一四比特(比特DO、 Dl、 D2、 D3)的数据至外部装置时，緩沖区控制器601 于周期信号CLK的第一个下降缘，传送比特DO至触发器F9、比特Dl至触发 器FIO，然后再于传送比特DO与Dl后的第一个上升缘，传送比特D2至触发 器F9、比特D3至触发器F10。再假设触发器F9与F10皆为上升缘触发的触 发器。由于触发器F9的控制端耦接于周期信号緩沖器606，因此触发器F9 的输出端(节点Xl)会根据緩沖周期信号BCLK输出数据。如图15的BCLK部 分所示，周期信号BCLK较周期信号CLK延迟一时间长度2T。因此，如图15 的X1部分所示，触发器F9于时间长度2T之后，被周期信号BCLK所触发。 而由于触发器F9本身亦有延迟(时间长度T)，因此比特DO是在时间长度3T 之后才会出现在触发器F9的输出端(节点XI)。因为触发器F10的控制端耦 接于反相器INV5的输出端，触发器F10便根据周期信号IBCLK,将数据输出 于触发器F1G的输出端(节点X2)。如图15的IBCLK部分所示，周期信号IBCLK 是较周期信号CLK延迟一时间长度2T。因此，如图13的X2部分所示，触发 器F10于时间长度7T之后，被周期信号IBCLK所触发。而由于触发器F10本 身亦有延迟(时间长度T),因此比特Dl是在时间长度8T之后才会出现在触 发器F10的输出端(节点X2)。因为选择装置S3的控制端C耦接于周期信号 緩沖器606 (节点E),因此，在选择装置S3的低输入端L与高输入端H上的 数据将会根据周期信号BCLK输出于选择装置S3的输出端0上。如图15的 BCLK部分与S3部分所示，周期信号BCLK较周期信号CLK延迟一时间长度2T， 而选择装置S3本身亦有一延迟时间长度T。因此，如图15的F部分所示， 第1个比特D0于时间长度3T后可得。因此，根据上述假设的设计，内存卡 600于传输数据时，会延迟时间长度3T。根据图13与图15,可以了解当内存卡600使用传送模块1200或1400 作为接口时，可较传送模块800减少更多的延迟时间。请参考图16。图16是根据本发明第二实施例的内存卡1600的示意图。 图16中所有元件皆与图6中的元件相同，相关叙述不再赘述。图16与图6 的差异在于传送模块1604另耦接于一緩冲区B8(节点G)。如此一来，周期信 号CLKI便可直接输入到传送模块1604。请参考图17。图17是根据本发明的闪存卡1600的第一实施例的传送模块1700的电路示意图。图17中的元件皆与图12中的元件类似，不同之处在 于图17与图12的耦接关系。在传送模块1700中，选择装置S4的控制端C 直接耦接于緩沖区B8(节点G)，而不是经由周期信号緩沖器1606,来接收周 期信号CLK。因此，选择装置S4所产生的延迟将小于传送模块1200的选择 装置S2所产生的延迟。因此，闪存卡1600利用传送模块1700提供较小延迟 的数据传输。而闪存卡1600可利用传送模块1700与图3的概念以取得最小 的延迟时间。请参考图18。图18是说明当内存卡1600传送数据时，传送模块1700 的时序示意图。假设内存卡1600使用图3的概念传送数据，也就是说，第一比特于第一个周期的上升传送、第二比特在第一比特传送的上升缘后的第一 个下降缘传送。另外，再假设维持于高电位的时间为5T、低电位的时间亦为 5T。而每个元件中都会有延迟效应，如在緩沖区B8、周期信号緩沖器1606、 触发器Fll与F12及选择装置S4。因此，再假设在緩冲区B8、周期信号缓沖 器1606、触发器Fll与F12及选择装置S4的延迟皆为时间长度T。当内存卡 1600欲传送一四比特(比特D0、 Dl、 D2、 D3)的数据至外部装置时，緩冲区控 制器1401于周期信号CLK的第一个上升缘，传送比特DO至触发器Fll、比 特D1至触发器F12，然后再于传送比特DO与Dl后的第一个下降缘，传送比 特D2至触发器F11、比特D3至触发器F12。再假设触发器Fll与F12皆为上 升缘触发的触发器。由于触发器Fll的控制端耦接于反相器INV6,因此触发 器Fll的输出端(节点Xl)会根据反相緩沖周期信号IBCLK输出数据。如图18 的IBCLK部分所示，周期信号IBCLK较周期信号CLK延迟一时间长度2T。因 此，如图18的X1部分所示，触发器Fll于时间长度2T之后，被周期信号 IBCLK所触发。而由于触发器F11本身亦有延迟(时间长度T)，因此比特DO 是在时间长度3T之后才会出现在触发器Fll的输出端(节点XI)。因为触发 器F12的控制端耦接于周期信号緩沖器1606的输出端(节点E)，触发器F12 便根据周期信号BCLK，将数据输出于触发器F12的输出端(节点X2)。如图 15的BCLK部分所示，周期信号BCLK是较周期信号CLK延迟一时间长度2T。 因此，如图18的X2部分所示，触发器F12在时间长度7T之后，被周期信号 BCLK所触发。而由于触发器F12本身亦有延迟(时间长度T)，因此比特D1是 在时间长度8T之后才会出现在触发器Fl 2的输出端(节点X2)。因为选择装 置S4的控制端C耦接于緩沖区B8,因此于选择装置S4的低输入端L与高输入端H上的数据将会根据周期信号CLKI输出于选择装置S4的输出端0上。 如图18的BCLK部分与S4部分所示，周期信号CLKI较周期信号CLK延迟一 时间长度2T，而选择装置S4本身亦有一延迟时间长度T。因此，如图18所 示，第1个比特D0于时间长度2T后可得。因此，根据上述假设的设计，内 存卡1600在传输数据时，会延迟时间长度2T。请参考图19。图19是根据本发明的闪存卡1600的第二实施例的传送模 块1900的电路示意图。图19中的元件皆与图14中的元件类似，不同之处在 于图19与图14的耦接关系。在传送模块1900中，选择装置S5的控制端C 直接耦接于緩冲区B8(节点G)，而不是经由周期信号緩冲器1606，来接收周 期信号CLK。因此，选择装置S5所产生的延迟将小于传送模块1000的选择 装置S3所产生的延迟。因此，闪存卡1600利用传送模块1900提供较小延迟 的数据传输。而闪存卡1600可利用传送模块1900与图4的概念以取得最小 的延迟时间。请参考图20。图20是说明当内存卡1600传送数据时，传送模块1900 的时序示意图。假设内存卡1600使用图4的概念传送数据，也就是说，第一 比特于第一个周期的下降缘传送、第二比特在第一比特传送的下降缘后的第 一个上升缘传送。另外再假设维持在高电位的时间为5T、低电位的时间亦为 5T。而每个元件中都会有延迟效应，如在缓沖区B8、周期信号緩沖器1606、 触发器F13与F14及选择装置S5。因此，再假设在緩沖区B8、周期信号緩沖 器1606、触发器F13与F14及选择装置S5的延迟皆为时间长度T。当内存卡 1600欲传送一四比特(比特D0、 Dl、 D2、 D3)的数据至外部装置时，緩冲区控 制器1601在周期信号CLK的第一个下降缘，传送比特D0至触发器F13、比 特D1至触发器F14,然后再在传送比特DO与Dl后的第一个上升缘，传送比 特D2至触发器F13、比特D3至触发器F14。再假设触发器F13与F14皆为上 升缘触发的触发器。由于触发器F13的控制端耦接于周期信号緩冲器1606 (节 点E)，因此触发器F13的输出端(节点Xl)会根据周期信号BCLK输出数据。 如图20的BCLK部分所示，周期信号BCLK较周期信号CLK延迟一时间长度 2T。因此，如图20的X1部分所示，触发器F13于时间长度2T之后，被周期 信号BCLK所触发。而由于触发器F13本身亦有延迟(时间长度T),因此比特 DO是在时间长度3T之后才会出现在触发器F13的输出端(节点XI)。因为触 发器F14的控制端耦接于反相器INV7的输出端，触发器F14便根据周期信号IBCLK,将数据输出于触发器F14的输出端(节点X2)。如图20的IBCLK部分 所示，周期信号IBCLK是较周期信号CLK延迟一时间长度2T。因此，如图20 的X2部分所示，触发器F12于时间长度7T之后，被周期信号IBCLK所触发。 而由于触发器F14本身亦有延迟(时间长度T)，因此比特Dl是在时间长度8T 之后才会出现在触发器F14的输出端(节点X2)。因为选择装置S5的控制端C 耦接于缓冲区B8,因此于选择装置S5的低输入端L与高输入端H上的数据 将会根据周期信号BCLK输出于选择装置S5的输出端O上。如图20的BCLK 部分与S5部分所示，周期信号BCLK较周期信号CLK延迟一时间长度T，而 选择装置S5本身亦有一延迟时间长度T。因此，如图18所示，第l个比特 DO于时间长度2T后可得。因此，根据上述假设的设计，内存卡1600于传输 数据时，会延迟时间长度2T。根据图19与图20，本发明的闪存卡1600所使用的传送模块1700与1900 可提高传输速度，相较于内存卡600，能有较短的传输时间。综上论陈，本发明提供一具有较高数据传输速度的闪存系统而提供使用 者更大的便利性。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均 等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有更高数据传输速度的方法，包含在一周期信号的一上升缘，传送一第一组数据；以及在该周期信号的该上升缘后的一下降缘立刻传送一第二组数据。
2. —种具有较高数据传输速度的方法，包含 在一周期信号的一下降缘，传送一第一组数据；以及 在该周期信号的该下降缘后出现的第一个上升缘，传送一第二组数据。
3. —种具有较高数据传输速度的主机，包含 一周期信号端；一数据端；一处理器，包含一数据总线端，用来传送一指令； 一缓沖区控制器，包含一数据总线端，耦接于该处理器的数据总线端，用来接收该指令；一第一输入端，用来接收奇数组数据；一第二输入端，用来接收偶数组数据；一第一输出端，用来传送奇数组数据；以及 一第二输出端，用来传送偶数组数据；一周期信号产生器用来输出一周期信号；一传送模块，耦接于该緩冲区控制器、该周期信号产生器以及该数据端, 用来根据该周期信号传送从数据端的缓沖区的数据；以及一接收模块，耦接于该緩沖区控制器、该周期信号产生器以及该数据端， 用来根据该周期信号接收从数据端的数据及传送所接收的数据至该緩沖区控制器。
4. 如权利要求3所述的主机，另包含一数据緩冲区，耦接于该緩沖区控 制器，用来緩沖数据。
5. 如权利要求3所述的主机，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号产生器，用来接收该周期信号；以及一输出端；其中，当该周期信号为高电位时，该选择装置将该高输入端耦接于该输出端；当该周期信号为低电位时，该选择装置将该低输入端耦接于该输 出端；一反相器，耦接于该周期信号产生器，用来将该周期信号反相并产生一 反相周期信号；一第一触发器，包含一输入端，耦接于该缓沖区控制器的一第一输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号产生器，用来接收该周期信号；以及一第二触发器，包含一输入端，耦接于该緩冲区控制器的一第二输出端； 一输出端，耦接于该选择装置的该低输入端；以及 一控制端，耦接于该反相器，用来接收该反相周期信号。
6. 如权利要求3所述的主机，其中，该接收模块包含一反相器，耦接于该周期信号产生器，用来将该周期信号反相以产生一 反相周期信号；一第一触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩冲区控制器的一第一输入端；以及 一控制端，耦接于该周期信号产生器，用来接收该周期信号；以及 一第二触发器，包含一丰lr入端，耦-接于该IW居端；一输出端，耦接于该緩冲区控制器的一第二输入端；以及 一控制端，耦接于该反相器，用来接收该反相周期信号。
7. —种具有较高数据传输速度的闪存卡，包含 一数据端；一周期信号端，用来接收一周期信号；一周期信号緩沖器，耦接于该周期信号端，用来緩沖该周期信号并据以 产生一緩冲周期信号；一緩沖区控制器，包含一第一输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数组数据；一第一输出端，用来传送奇数组数据；以及 一第二输出端，用来传送偶数组数据；一传送模块，耦接于该緩沖区控制器、该周期信号缓冲器以及该数据端，用来根据该緩沖周期信号的上升缘与下降缘传送数据；一接收模块，耦接于该緩冲区控制器、该周期信号緩冲器以及该数据端， 用来根据该緩冲周期信号的上升缘与下降缘接收数据；以及一闪存存储装置，耦接于该緩沖区控制器，用来存储数据。
8. 如权利要求7所述的闪存卡，另包含一数据緩沖区，耦接于该緩沖区 控制器，用来緩沖数据。
9. 如权利要求7所述的闪存卡，其中，该传送模块包含 一选择装置，、包含一高输入端； 一低输入端；一控制端，耦接于该周期信号缓沖器，用来接收该緩冲周期信号；以及一输出端；其中当该緩冲周期信号为高电位时，该选择装置将该高输入端耦接 于该输出端；当该缓沖周期信号为低电位时，该选择装置将该低输入端耦接 于该l命出端；一反相器，耦接于该周期信号緩沖器，用来将该緩沖周期信号反相并产 生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该緩沖区控制器的一第一输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号緩沖器，用来接收该緩沖周期信号；以及一第二触发器，包含一输入端，耦接于该緩沖区控制器的 一 第二输出端； 一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该反相器，用来接收该反相緩沖周期信号。
10. 如权利要求7所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号緩冲器，用来接收该緩沖周期信号；以及一输出端；其中，当该緩沖周期信号为高电位时，该选择装置将该高输入端耦 接于该输出端；当该緩冲周期信号为低电位时，该选择装置将该低输入端耦 接于该输出端；一反相器，耦接于该周期信号緩沖器，用来将该缓沖周期信号反相并产 生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该緩冲区控制器的一第一输出端； 一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该反相器，用来接收该反相缓沖周期信号；以及一第二触发器，包含一输入端，耦接于该缓沖区控制器的一第二输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号緩沖器，用来接收该緩冲周期信号。
11. 如权利要求7所述的闪存卡，其中，该接收模块包含 一反相器，耦接于该周期信号緩沖器，用来将该緩冲周期信号反相以产生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该缓冲区控制器的一第一输入端；以及 一控制端，耦接于该周期信号緩沖器，用来接收该緩冲周期信号；以及一第二触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩冲区控制器的一第二输入端；以及一控制端，耦接于该反相器，用来接收该反相緩沖周期信号。
12. 如权利要求7所述的闪存卡，其中，该接收模块包含 一反相器，耦接于该周期信号緩沖器，用来将该緩沖周期信号反相以产生一反相緩冲周期信号； 一第一触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩沖区控制器的一第一输入端；以及 一控制端，耦接于该反相器，用来接收该反相緩沖周期信号；以及 一第二触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩沖区控制器的一第二输入端；以及 一控制端，耦接于该周期信号缓沖器，用来接收该緩冲周期信号。
13. 如权利要求7所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号緩沖器，用来接收该緩冲周期信号；以及一输出端；其中，当该緩沖周期信号为高电位时，该选择装置将该高输入端耦 接于该输出端；当该緩沖周期信号为低电位时，该选择装置将该低输入端耦 接于该输出端；一反相器，耦接于该周期信号緩冲器，用来将该緩沖周期信号反相并产 生一反相緩冲周期信号；一第一触发器，包含一输入端，耦接于该缓沖区控制器的一第 一输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该反相器，用来接收该反相緩沖周期信号；以及一第二触发器，包含:一输入端，耦接于该緩冲区控制器的 一第二输出端；一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该周期信号緩冲器，用来接收该緩冲周期信号。
14. 如权利要求7所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号緩冲器，用来接收该緩沖周期信号；以及一输出端；其中，当该緩冲周期信号为高电位时，该选择装置将该高输入端耦 接于该输出端；当该緩沖周期信号为低电位时，该选择装置将该低输入端耦 4妻于该输出端；一反相器，耦接于该周期信号緩冲器，用来将该緩冲周期信号反相并产 生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该緩冲区控制器的一第一输出端；一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该周期信号緩冲器，用来接收该緩沖周期信号；以及一第二触发器，包含一输入端，耦接于该缓沖区控制器的一第二输出端； 一输出端，耦接于该选择装置的该高输入端；以及 一控制端，耦接于该反相器，用来接收该反相缓冲周期信号。
15. —种具有较高数据传输速度的闪存卡，包含 一数据端；一周期信号端，用来接收一周期信号； 一緩沖区控制器，包含一第一输入端，用来接收奇数组数据；一第二输入端，用来接收偶数组数据；一第一输出端，用来传送奇数组数据；以及一第二输出端，用来传送偶数组数据；一传送模块，耦接于该緩沖区控制器、该周期信号端以及该数据端，用来根据该周期信号的上升缘与下降缘传送数据；一接收模块，耦接于该緩冲区控制器、该周期信号端、该周期信号緩冲器以及该数据端，用来根据该周期信号的上升缘与下降缘接收数据；以及 一闪存存储装置，耦接于该緩沖区控制器，用来存储数据。
16. 如权利要求15所述的闪存卡，另包含一数据緩沖区，耦接于该緩冲 区控制器，用来緩沖数据。
17. 如权利要求15所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号端，用来接收该周期信号；以及 一输出端；其中，当该周期信号为高电位时，该选择装置将该高输入端耦接于 该输出端；当该周期信号为低电位时，该选择装置将该低输入端耦接于该输 出端；一反相器，耦接于该周期信号緩沖端，用来将该緩冲周期信号反相并产 生一反緩沖相周期信号； 一第一触发器，包含一输入端，耦接于该緩冲区控制器的一第一输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号緩沖端，用来接收该緩沖周期信号；以及一第二触发器，包含一输入端，耦接于该緩沖区控制器的一第二输出端； 一输出端，耦接于该选择装置的该低输入端；以及 一控制端，耦接于该反相器，用来接收该反相緩沖周期信号。
18. 如权利要求15所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端；一低输入端；一控制端，耦接于该周期信号端，用来接收该周期信号；以及 一專餘出端；其中，当该周期信号为高电位时，该选择装置将该高输入端耦接于 该输出端；当该周期信号为低电位时，该选"f奪装置将该低输入端耦接于该输 出端；一反相器，耦接于该周期信号端，用来将该周期信号反相并产生一反相 周期信号；一第一触发器，包含一输入端，耦接于该緩冲区控制器的一第一输出端；一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该反相器，用来接收该反相緩沖周期信号；以及一第二触发器，包含一输入端，耦接于该緩冲区控制器的 一 第二输出端；一输出端，耦接于该选择装置的该高输入端；以及一控制端，耦接于该周期信号緩沖端，用来接收该緩冲周期信号。
19.如权利要求15所述的闪存卡，其中，该传送模块包含一选择装置，包含 一高输入端； 一低输入端；一控制端，耦接于该周期信号端，用来接收该周期信号；以及 一l餘出端；其中，当该周期信号为高电位时，该选择装置将该高输入端耦接于 该输出端；当该周期信号为低电位时，该选择装置将该低输入端耦接于该输 出端；一反相器，耦接于该周期信号緩沖端，用来将该緩沖周期信号反相并产 生一反相緩沖周期信号； 一第一触发器，包含一输入端，耦接于该緩冲区控制器的一第一输出端； ' 一输出端，耦接于该选择装置的该高输入端；以及 一控制端，耦接于该反相器，用来接收该反相緩沖周期信号；以及一第二触发器，包含一输入端，耦接于该緩沖区控制器的一第二输出端；一输出端，耦接于该选择装置的该低输入端；以及一控制端，耦接于该周期信号緩沖端，用来接收该緩沖周期信号。
20. 如权利要求15所述的闪存卡，其中，该传送模块包含 一选择装置，包含一高输入端； 一低输入端；一控制端，耦接于该周期信号端，用来接收该周期信号；以及 一输出端；其中，当该周期信号为高电位时，该选择装置将该高输入端耦接于 该输出端；当该周期信号为低电位时，该选择装置将该低输入端耦接于该输 出端；一反相器，耦接于该周期信号缓沖端,用来将该緩沖周期信号反相并产 生一反相緩冲周期信号；一第一触发器，包含一输入端，耦接于该緩沖区控制器的一第一输出端； 一输出端，耦接于该选择装置的该低输入端；以及 一控制端，耦接于该周期信号端，用来接收该周期信号；以及一第二触发器，包含一输入端，耦接于该缓沖区控制器的一第二输出端； 一输出端，耦接于该选择装置的该高输入端；以及 一控制端，耦接于该反相器，用来接收该反相緩沖周期信号。
21. 如权利要求15所述的闪存卡，其中，该接收模块包含 一反相器，耦接于该周期信号緩冲端，用来将该緩冲周期信号反相以产生一反相緩沖周期信号； 一第一触发器，包含-.一输入端，耦接于该数据端； 一输出端，耦接于该緩沖区控制器的一第一输入端；以及 一控制端，耦接于该周期信号緩冲端，用来接收该緩沖周期信号；以一第二触发器，包含一l命入端，耦4妻于该数据端；一输出端，耦接于该緩冲区控制器的一第二输入端；以及 一控制端，耦接于该反相器，用来接收该反相周期信号。
22. 如权利要求15所述的闪存卡，其中，该接收模块包含 一反相器，耦接于该周期信号器，用来将该周期信号反相以产生一反相周期信号；一第一触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩沖区控制器的一第一输入端；以及 一控制端，耦接于该反相器，用来接收该反相周期信号；以及 一第二触发器，包含一输入端，耦接于该数据端；一输出端，耦接于该緩沖区控制器的一第二输入端；以及 一控制端，耦接于该周期信号端，用来接收该周期信号。
23. —种具有较高数据传输速度的闪存系统，包含一周期信号端； 一数据端； 一主机，包含一处理器，包含一数据总线端，用来传送一控制指令； 一緩沖区控制器，包含一数据总线端，耦接于该处理器的该数据总线端，用来接收该控制指令；一第一输入端，用来接收奇数组数据； 一第二输入端，用来接收偶数组数据； 一第一输出端，用来传送奇数组数据； 一第二输出端，用来传送偶数组数据；一周期信号产生器，用来输出一周期信号；一传送模块，耦接于该緩冲区控制器、该周期信号产生器，以及该数据 端之间，用来根据该周期信号传送从该緩沖区至该数据端的数据；一接收模块，耦接于该緩沖区控制器、该周期信号产生器，以及该数据端之间，用来根据该周期信号接收从该数据端传送来的数据及所接收的数据至该緩沖区控制器；以及一闪存卡，耦接于该周期信号端与该数据端，用来根据该周期信号，经 由该数据端，传送或接收数据。
全文摘要
一种闪存系统，包含一主机与一闪存卡。该主机与该闪存卡间数据的传输可以一周期信号来同步化。该主机与该闪存卡间数据可于该周期信号的上升缘与下降缘传输以增加传输的速度。
文档编号G11C7/10GK101236543SQ200810004978
公开日2008年8月6日 申请日期2008年1月31日 优先权日2007年1月31日
发明者张文林, 林楷勋, 熊福嘉, 陈景湖, 须川聪 申请人:擎泰科技股份有限公司