专利名称：低耦合效应位线电压产生器及其控制方法
技术领域：
本案为一种电压产生器，尤指一种低耦合效应位线电压产生器。
背景技术：
存储器是计算机用来储存数据和指令的装置。请参阅图1，其是 习用的存储器位线电压产生器的电路图。该电路包含一电压调节器11
及一开关单元12，用以提供电压至一存储器阵列13，其中该电压调 节器11连接于该开关单元12，而该幵关单元12连接于该存储器阵列 13。该电压调节器11包含一运算放大器111、 一拉高晶体管Mph、电 阻Rl和R2，其中该运算放大器111的反相输入端接收一参考电压 Vref，非反相输入端连接于电阻Rl和R2之间，输出端连接至该拉高 晶体管Mph的栅极。该拉高晶体管Mph的源极接收一电压Vpp，漏 极连接至电阻R1的第一端。电阻R2的第一端连接于电阻R1的第二 端，而第二端接地。
该开关单元12包含一开关晶体管Msw及一箝位晶体管Mclamp，
其中该开关晶体管Msw的栅极接收一控制信号0，漏极接收该电压 Vpp，源极连接于该箝位晶体管Mclamp的漏极。该箝位晶体管Mdamp 的栅极连接于该拉高晶体管Mph的漏极，而源极连接于该存储器阵 列13的位线。该箝位晶体管Mclamp的栅极与源极之间具有一寄生电 容Cp，该寄生电容Cp经由该拉高晶体管Mph进行预充电(precharge)， 而经由电阻Rl和R2进行放电。该存储器阵列13由多个晶体管131 所组成，其中各晶体管131的栅极分别连接至一高电压Vh。
上述的该拉高晶体管Mph、该开关晶体管Msw、该箝位晶体管 Mclamp、及晶体管131为金属氧化物半导体场效应晶体管(MOSFET)。
请参阅图2，其是图1电路的各节点的波形图，其中节点NB位 于该拉高晶体管Mph与该箝位晶体管Mclamp之间，节点NC位于该
6开关晶体管Msw与该箝位晶体管Mdamp之间，而节点ND则位于该 箝位晶体管Mclamp与该存储器阵列13之间。由图2可知，当该控制 信号0=1时，该开关晶体管Msw开启，电压V(ND)由0V上升至7V， 因此该寄生电容Cp中的电荷会经由电阻Rl和R2放电7V。因此， 当该开关晶体管Msw开启时，节点NB上会产生一突波电压，而因 为习用电压调节器11只有经由电阻串来放电，故放电时间相当长。 此外，因为习用电压调节器11的有限整定时间(fmite settling time)过 长，所以也会产生该寄生电容Cp过度放电的问题。上述问题将导致 提供至该存储器阵列13的位线的电压V(ND)不稳定。
有鉴于此，申请人有鉴于习知技术的缺失，发明出本案「低耦合 效应位线电压产生器」，用以改善上述习用手段的缺失。
发明内容
本发明的主要目的在于提供一种低耦合效应位线电压产生器，用 以降低耦合源的耦合电荷，并提高偏压源的放电能力。
根据上述构想，本案提供一种位线电压产生器，其包含一增强放 电偏压源及一开关单元。该开关单元包含一箝位晶体管，其栅极连接 于该增强放电偏压源，其漏极接收一电压； 一开关晶体管，其栅极接 收一控制信号，其漏极连接于该箝位晶体管的源极，其源极连接至一 存储器阵列，其中该箝位晶体管的栅极与源极之间具有一寄生电容； 一电阻，其第一端连接于该开关晶体管的漏极，其第二端接地；及一 电容，其第一端连接于该开关晶体管的漏极，其第二端接地，其中该
寄生电容的电荷在该开关晶体管开启与关闭时几乎相同，从而降低该 开关单元与该增强放电偏压源的间的耦合效应，进而稳定施加至该存
储器阵列的偏压。
根据上述构想，本案另提供一种位线电压产生器，其包含一增强 放电偏压源及一开关单元。该开关单元具有一开关晶体管及一寄生电 容，并连接于该增强放电偏压源与一存储器阵列之间，其中该寄生电 容的电荷在该开关晶体管开启与关闭时几乎相同，从而降低该开关单 元与该增强放电偏压源的间的耦合效应，进而稳定施加至该存储器阵列的偏压。
根据上述构想，本案又提供一种位线电压产生器的控制方法，该 位线电压产生器包含一增强放电偏压源及一开关单元，该开关单元包 含一箝位晶体管及一耦接于该箝位晶体管的开关晶体管，该箝位晶体 管的栅极与源极之间具有一寄生电容，其步骤包含当该开关晶体管 开启时，该增强放电偏压源对该寄生电容充电；以及当该开关晶体管 的漏极电压上升至一稳定值时，该寄生电容经由该增强放电偏压源的 放电路径放电。
图l:其是习用的存储器位线电压产生器的电路图。
图2:其是图1电路的各节点的波形图。
图3:其是本案的低耦合效应位线电压产生器的方块图。
图4:其是本案一较佳实施例的低耦合效应位线电压产生器的电路图。
图5:其是图2电路的各节点的波形图。
图6:其是本案另一较佳实施例的增强放电偏压源的电路图。 图7:其是本案又一较佳实施例的增强放电偏压源的电路图。
主要元件符号说明
11:电压调节器
11 h运算放大器
12:开关单元
13:存储器阵列
131:晶体管
31:增强放电偏压源
311: AB类输出级
312:运算放大器
32:低耦合效应开关单元
33:存储器阵列331:晶体管
具体实施例方式
请参阅图3，其是本案的低耦合效应位线电压产生器的方块图。该低耦合效应位线电压产生器包含一增强放电偏压源31及一低耦合效应开关单元32，其中该增强放电偏压源31连接于该低耦合效应开关单元32，而该低耦合效应开关单元32则连接至一存储器阵列33。该增强放电偏压源31与该低耦合效应开关单元32之间具有一节点NB,而该低耦合效应开关单元32与该存储器阵列33之间具有一节点ND。
请参阅图4，其是本案一较佳实施例的低耦合效应位线电压产生器的电路图。该增强放电偏压源31包含一运算放大器312、 一AB类输出级311、及电阻Rl和R2，其中该AB类输出级311包含两个二极管Dl和D2、 一电流源Ib、 一拉高晶体管Mph、及一拉低晶体管Mpl。该运算放大器312的非反相输入端接收一参考电压Vref，反相输入端连接至电阻R2的第一端，而输出端则分别连接于二极管Dl的阳极和该拉高晶体管Mph的栅极。二极管D1的阴极连接于二极管D2的阳极，而二极管D2的阴极连接于该电流源Ib的输入端。该拉低晶体管Mpl的栅极连接于该电流源Ib的输入端，漏极连接于该拉高晶体管Mph的源极，而源极则与该电流源Ib的输出端共同接地。该拉高晶体管Mph的栅极连接于该运算放大器312的输出端，漏极接收一电压Vpp，而源极连接于电阻R1的第一端。电阻R1的第二端连接于电阻R2的第一端，而电阻R2的第二端则接地。
该低耦合效应开关单元32包含一箝位晶体管Mdamp、 一开关晶体管Msw、 一泄漏电阻Rlk、及一保持电容Ch，其中该箝位晶体管Mclamp的栅极与源极之间具有一寄生电容Cp。该箝位晶体管Mclamp的栅极连接于该拉高晶体管Mph的源极，漏极接收该电压Vpp，而源极则连接于该开关晶体管Msw的漏极。该开关晶体管Msw的栅极接收一控制信号，而源极则连接至该存储器阵列33的位线。该泄漏电阻Rlk的第一端与该保持电容Ch的第一端共同连接于该开关晶体管MSW的漏极，该泄漏电阻Rlk的第二端与该保持电容Ch的第二端 则分别接地。
上述的该拉高晶体管Mph、该拉低晶体管Mpl、该箝位晶体管 Mclamp、及该开关晶体管Msw为MOSFET。该存储器阵列33由多 个MOSFET 331所组成，其中各MOSFET 331的栅极系分别接收一 高电压Vh。
除了电阻R1、 R2所组成的放电路径外，该拉低晶体管Mpl提供 了另一个放电路径，以于该开关晶体管Msw开启时加快恢复时间。 二极管Dl、 D2及该电流源Ib系提供电压降，以确保该拉高晶体管 Mph与该拉低晶体管Mpl能同时稍微开启。该泄漏电阻Rlk会引起微 小的泄漏电流II，因此于该开关晶体管Msw关闭时的电压V(NC)之 值与于该开关晶体管Msw开启时的电压V(NC)之值非常接近。而该 保持电容Ch可于该开关晶体管Msw开启时调节电压V(NC)。
当0=0时，该开关晶体管Msw关闭，此时电压V(NC)为一固定 值。而当0=1时，该开关晶体管Msw开启，此时电压V(NC)下降， 电压V(NB)也下降，故该增强放电偏压源31会对该寄生电容Cp充电， 而当电压V(NC)稳定时，该寄生电容Cp会经由该增强放电偏压源31 的放电路径放电。
请参阅图5，其是图4电路的各节点的波形图。由图5可知，当 该开关晶体管Msw开启时，该寄生电容Cp需要充电大约0.3V。当 该开关晶体管Msw开启时，电压V(NB)会随着电压V(NC)的下降而 突然下降，因此该增强放电偏压源31会先对该寄生电容Cp充电。然 后，电压V(NC)上升至一稳定值，而由于电压V(NB)突然下降时所导 致的轻微过度充电，电压V(NB)会产生轻微的突出(overshoot)现象。 因为该增强放电偏压源31具有强大的拉低(pull low)能力，故该寄生 电容Cp能经由该增强放电偏压源31快速放电，从而快速地消除电压 V(NB)的突出现象。
本案的增强放电偏压源31并不限于图4所示的样态，只要是能 加快放电速度的偏压源，都可作为本案的增强放电偏压源31。
请参阅图6，其是本案另一较佳实施例的增强放电偏压源的电路图。该增强放电偏压源31包含一电流源Isource、 一第一晶体管M1、一第二晶体管M2、 一第三晶体管M3、 一第四晶体管M4、 一第五晶体管M5、 一第六晶体管M6、 一拉高晶体管Mph、 一拉低晶体管Mpl、及电阻Rl和R2。该电流源Isource的输入端分别连接于该第一晶体管Ml的源极与该第二晶体管M2的源极，输出端接地。该第一晶体管Ml的栅极连接于电阻Rl和R2之间，漏极连接于该第三晶体管M3的源极。该第二晶体管M2的栅极接收一参考电压Vref，漏极连接于该第四晶体管M4的源极。该第三晶体管M3的栅极连接于其源极，漏极接收一电压Vpp。该第四晶体管M4的栅极连接于其源极，漏极接收该电压Vpp。该第五晶体管M5的栅极连接于该第三晶体管M3的栅极，漏极连接至该参考电压Vpp，源极连接于该第六晶体管M6的漏极。该第六晶体管M6的栅极连接于其漏极，源极接地。该拉高晶体管Mph的栅极连接于该第四晶体管M4的栅极，漏极接收该电压Vpp，源极连接于该拉低晶体管Mpl的漏极。该拉低晶体管Mpl的栅极连接于该第六晶体管M6的栅极，源极接地。电阻Rl的第一端连接于该拉高晶体管Mph的源极，第二端连接于电阻R2的第一端。电阻R2的第二端接地。
上述的该第一晶体管M1、该第二晶体管M2、该第三晶体管M3、该第四晶体管M4、该第五晶体管M5、该第六晶体管M6、该拉高晶体管Mph、该拉低晶体管Mpl、该箝位晶体管Mckmp、及该开关晶体管Msw为M0SFET。
请参阅图7，其是本案又一较佳实施例的增强放电偏压源的电路图。该增强放电偏压源31包含一电流源Isource、 一第一晶体管M1、一第二晶体管M2、 一第三晶体管M3、 一第四晶体管M4、 一第五晶体管M5、 一第六晶体管M6、 一拉高晶体管Mph、 一拉低晶体管Mpl、一密勒补偿电容Cc、及电阻Rl和R2。该电流源Isource的输入端接收一电压Vpp，输出端分别连接于该第一晶体管Ml的漏极与该第二晶体管M2的漏极。该第一晶体管Ml的栅极接收一参考电压Vref，源极连接于该第三晶体管M3的漏极。该第二晶体管M2的栅极连接于电阻R1和R2之间，源极连接于该第四晶体管M4的漏极。该第三晶体管M3的栅极连接于该第四晶体管M4的栅极，源极接地。该第 四晶体管M4的栅极连接于该第三晶体管M3的栅极，源极接地。该 第五晶体管M5的栅极连接于其源极，漏极连接至该电压Vpp，源极 连接于该第六晶体管M6的漏极。该第六晶体管M6的栅极连接于该 第三晶体管M3的褪极，源极接地。该拉高晶体管Mph的栅极连接于 该第五晶体管M5的栅极，漏极连接至该电压Vpp，源极连接于该拉 低晶体管Mpl的漏极。该拉低晶体管Mpl的栅极连接于该第三晶体 管M3的漏极，源极接地。该耦合电容Cc连接于该拉低晶体管Mpl 之栅极与漏极之间。电阻Rl的第一端连接于该拉高晶体管Mph的源 极，第二端连接于电阻R2的第一端。电阻R2的第二端接地。
上述的该第一晶体管M1、该第二晶体管M2、该第三晶体管M3、 该第四晶体管M4、该第五晶体管M5、该第六晶体管M6、该拉高晶 体管Mph、该拉低晶体管Mpl、该箝位晶体管Mdamp、及该开关晶 体管Msw为MOSFET。
综上所述，本案是使用一增强放电偏压源及一低耦合效应开关单 元来得到一低耦合效应位线电压，藉由本案可得到一可施加至位线的
稳定偏压，其可应用于所有的存储器，例如闪存(flashmempry)。因此，
本案能有效改善习知技术的缺失，是故具有产业价值，进而达成发展 本案的目的。
本案得由熟悉本技艺之人士任施匠思而为诸般修饰，然皆不脱离 权利要求书所欲保护的范围。
权利要求
1、一种位线电压产生器，其特征在于，包含一增强放电偏压源；及一开关单元，该开关单元包含一箝位晶体管，其栅极连接于该增强放电偏压源，其漏极接收一电压；一开关晶体管，其栅极接收一控制信号，其漏极连接于该箝位晶体管的源极，其源极连接至一存储器阵列，其中该箝位晶体管的栅极与源极之间具有一寄生电容；一电阻，其第一端连接于该开关晶体管的漏极，其第二端接地；及一电容，其第一端连接于该开关晶体管的漏极，其第二端接地，其中该寄生电容的电荷在该开关晶体管开启与关闭时几乎相同，从而降低该开关单元与该增强放电偏压源的间的耦合效应，进而稳定施加至该存储器阵列的偏压。
2、 根据权利要求1所述的位线电压产生器，其特征在于，该增强放电偏压源包含一运算放大器，其非反相输入端接收一参考电压；一第一二极管，其阳极连接于该运算放大器的输出端；一第二二极管，其阳极连接于该第一二极管的阴极；一电流源，其输入端连接于该第二二极管的阴极，其输出端接地;一拉低晶体管，其栅极连接于该电流源的输入端，其源极连接于该电流源的输出端；一拉高晶体管，其栅极连接于该运算放大器的输出端，其漏极接收该电压，其源极连接于该拉低晶体管的漏极；一第一电阻，其第一端连接于该拉高晶体管的源极，其第二端连接于该运算放大器的反相输入端；及一第二电阻，其第一端连接于该运算放大器的反相输入端，其第二端接地。
3、 根据权利要求2所述的位线电压产生器，其特征在于，该拉 高晶体管的源极连接于该箝位晶体管的栅极。
4、 根据权利要求1所述的位线电压产生器，其特征在于，该增强放电偏压源包含一电流源，其输出端接地；一第一晶体管，其源极连接于该电流源的输入端；一第二晶体管，其栅极接收一参考电压，其源极连接于该电流源的输入端；一第三晶体管，其栅极连接于其源极，其漏极接收该电压，其源 极连接于该第一晶体管的漏极；一第四晶体管，其栅极连接于其源极，其漏极接收该电压，其源 极连接于该第二晶体管的漏极 ，一第五晶体管，其栅极连接于该第三晶体管的栅极，其漏极接收 该电压；一第六晶体管，其栅极连接于其漏极，其漏极连接于该第五晶体 管的源极，其源极接地；一拉高晶体管，其栅极连接于该第四晶体管的栅极，其漏极接收 该电压；一拉低晶体管，其栅极连接于该第六晶体管的栅极，其漏极连接 于该拉高晶体管的源极，其源极接地；一第一电阻，其第一端连接于该拉高晶体管的源极，其第二端连 接于该第一晶体管的栅极；及一第二电阻，其第一端连接于该第一电阻的第二端，其第二端接地。
5、 根据权利要求4所述的位线电压产生器，其特征在于，该拉 高晶体管的源极连接于该箝位晶体管的栅极。
6、 根据权利要求1所述的位线电压产生器，其特征在于，该增 强放电偏压源包含一电流源，其输入端接收该电压；一第一晶体管，其栅极接收一参考电压，其漏极连接于该电流源的输出端；一第二晶体管，其漏极连接于该电流源的输出端； 一第三晶体管，其漏极连接于该第一晶体管的源极，其源极接地; 一第四晶体管，其栅极连接于该第三晶体管的栅极，其漏极连接于该第二晶体管的源极，其源极接地；一第五晶体管，其栅极连接于其源极，其漏极接收该电压； 一第六晶体管，其栅极连接于该第三晶体管的栅极，其漏极连接于该第五晶体管的源极，其源极接地；一拉高晶体管，其栅极连接于该第五晶体管的栅极，其漏极接收该电压；一拉低晶体管，其栅极连接于该第三晶体管的漏极，其漏极连接 于该拉高晶体管的源极，其源极接地；一耦合电容，连接于该拉低晶体管的栅极与漏极之间； 一第一电阻，其第一端连接于该拉高晶体管的源极，其第二端连接于该第二晶体管的栅极；及一第二电阻，其第一端连接于该第一电阻的第二端，其第二端接地。
7、 根据权利要求6所述的位线电压产生器，其特征在于，该拉 高晶体管的源极连接于该箝位晶体管的栅极。
8、 一种开关单元，其特征在于，包含一第一晶体管，其栅极连接于一增强放电偏压源，其漏极接收一 电压；一第二晶体管，其栅极接收一控制信号，其漏极连接于该第一晶 体管的源极，其源极连接至一存储器阵列，其中该第一晶体管的栅极 与源极之间具有一寄生电容；一电阻，其第一端连接于该第二晶体管的漏极，其第二端接地； 及 .一电容，其第一端连接于该第二晶体管的漏极，其第二端接地，其中该寄生电容的电荷在该第二晶体管开启与关闭时几乎相同，从而 降低该开关单元与该增强放电偏压源的间的耦合效应，进而稳定施加至该存储器阵列的偏压。
9、 一种位线电压产生器，其特征在于，包含 一增强放电偏压源；及一开关单元，具有一开关晶体管及一寄生电容，并连接于该增强 放电偏压源与一存储器阵列之间，其中该寄生电容的电荷在该开关晶体管开启与关闭时几乎相同， 从而降低该开关单元与该增强放电偏压源的间的耦合效应，进而稳定 施加至该存储器阵列的偏压。
10、 一种位线电压产生器的控制方法，该位线电压产生器包含一 增强放电偏压源及一开关单元，该开关单元包含一箝位晶体管及一耦 接于该箝位晶体管的开关晶体管，该箝位晶体管的栅极与源极之间具 有一寄生电容，其特征在于，其步骤包含当该开关晶体管开启时，该增强放电偏压源对该寄生电容充电；以及当该开关晶体管的漏极电压上升至一稳定值时，该寄生电容经由 该增强放电偏压源的放电路径放电。
11、 根据权利要求10所述的方法，其特征在于，当该开关晶体 管关闭时，该开关晶体管的漏极电压为一固定值。
12、 根据权利要求10所述的方法，其特征在于，该增强放电偏 压源的放电路径包含一第一放电路径及一第二放电路径。
13、 根据权利要求12所述的方法，其特征在于，该第一放电路径由一第一晶体管及一第二晶体管所组成。
14、 根据权利要求12所述的方法，其特征在于，该第二放电路径经过一拉低晶体管。
全文摘要
本发明公开了一种位线电压产生器及其控制方法，该位线电压产生器包含一增强放电偏压源及一开关单元。该开关单元包含一箝位晶体管，栅极连接于该增强放电偏压源，漏极接收一电压；一开关晶体管，栅极接收一控制信号，漏极连接于该箝位晶体管的源极，源极连接至一存储器阵列，其中该箝位晶体管的栅极与源极之间具有一寄生电容；一电阻，第一端连接于该开关晶体管的漏极，第二端接地；及一电容，第一端连接于该开关晶体管的漏极，第二端接地。而该位线电压产生器的控制方法的步骤包含当该开关晶体管开启时，该增强放电偏压源对该寄生电容充电；以及当该开关晶体管的漏极电压上升至一稳定值时，该寄生电容经由该增强放电偏压源的放电路径放电。
文档编号G11C7/00GK101504860SQ20081000486
公开日2009年8月12日 申请日期2008年2月5日 优先权日2008年2月5日
发明者林永丰, 许哲豪 申请人:旺宏电子股份有限公司