非易失性半导体存储器件的制作方法

专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及非易失性半导体存储器件，特别是涉及具有用标准CMOS工艺制造的非易失性存储元件的非易失性半导体存储器件的 面积节省。
背景技术：
近年来，对标准CMOS工艺的系统LSI，以内容类(contents) 的密钥为中心安装保密信息的要求日益高涨。面向这种安装研究了利 用金属熔丝，但存在着通过分析而使信息泄露的忧虑。作为其解决对 策考虑到以低成本安装可重写的非易失性半导体存储器件。在将闪速存储器等非易失性半导体存储器件安装在系统LSI上 时，对于标准CMOS工艺，由于需要另外的专用工序，使工艺成本 增加，而且不能使用先进的工艺。因此，需要一种可以混装在先进的 标准CMOS工艺的LSI上的低成本非易失性半导体存储器件。作为解决该课题的手段，已知一种可以混装在标准CMOS工艺 的LSI上的由1个NMOS的栅极和2个PMOS的栅才及形成浮置栅并 将第一 PMOS的扩散层区域用作烧写(编程)动作(programming operation )时和读出动作时的控制栅、而在擦除动作时使用第二 PMOS 的扩散层区域的CMOS非易失性存储器(参照非专利文献1 )。图22示出由1个NMOS晶体管和2个PMOS晶体管构成的现有 的非易失性存储元件的电路图。图23示出图22所示的现有的非易失 性存储元件的剖视图。在图22中，1是控制栅晶体管(PMOS晶体管)，2是擦除栅晶 体管(PMOS晶体管)，3是读出晶体管(NMOS晶体管)，4是控制 栅(CG), 5是擦除栅(EG), 6是NMOS晶体管的漏极端子，7是NMOS晶体管的源极端子，8是P型硅衬底端子。9是浮置栅(FG)， 将PMOS晶体管1、 2的片册极和NMOS晶体管3的4册极连接。如图23所示，NMOS晶体管3在P型硅衬底IO上形成，具有N 型的通电区域和4册电极。PMOS晶体管1、 2，分别设在P型硅衬底 lO上的N型阱区ll、 12内，具有P型的通电区域和栅电极。而且， 由浮置栅(FG) 9将NMOS晶体管3的栅电极和PMOS晶体管1、 2 的栅电极连接，通过对各端子施加预定的电压，进行对浮置栅(FG) 9的载流子的写入、读出、擦除动作。另外，作为具有能以标准CMOS工艺制造的非易失性存储元件 的非易失性半导体存储器件的磁心结构，是一种假定使用熔丝的、在 每个位单元中包含读出放大器、锁存电路、移位寄存器并按位数串行 连接的线结构(参照专利文献1 )。非专利文献1: Richard J. McPartland、etal、 " 1.25 Volt、 Low Cost、 Embedded FLASH Memory for Low Density Applications" 、 2000 Symposium on VLSI Circuits Digest of Technical Papers 、 pp. 158-161.专利文献1:日本特开2005-267794号7>报但是，上述的能以标准CMOS工艺制造的非易失性半导体存储 器件的磁心，由于假定了使用熔丝(小容量)，是在每个位单元中包 含读出放大器、锁存电路、移位寄存器并按位数串行连接的线结构， 存在着当想要实现几千位的中容量的非易失性存储磁心时将使磁心 面积增大的课题。发明内容为解决上述课题，本发明的非易失性半导体存储器件，通过在浮 置栅蓄积电荷而存储数据，该非易失性半导体存储器件，通过形成如 下的结构，能使可进行每个位的选择擦除的非易失性存储器阵列化， 从而能够缩小磁心面积，即，按阵列状排列存储单元，该存储单元包 含作为读出器件的第一 MOS晶体管、由作为电容耦合器件的第一电 容器和作为擦除器件的第二电容器构成的位单元、以及作为译码器件的第二、第三MOS晶体管，通过共用上述第一MOS晶体管的栅极和 第一、第二电容器的一端而构成浮置栅，上述第一MOS晶体管的源 极与源极线连接，上述第二 MOS晶体管与上述第二电容器连接，且 上述第三MOS晶体管与上述第二电容器连接。通过形成本存储阵列结构，可以进行每个位的选择擦除，并可以 共用读出放大电路、锁存电路、电平移位电路等，作为结果可以大幅 度节省存〗诸》兹心的面积。本发明的非易失性半导体存储器件的特征在于，呈阵列状排列有 多个由读出器件、擦除器件和译码器件构成的存储单元，其中，由各 个MOS晶体管构成的上述读出器件和上述擦除器件相互连接，上述 读出器件和上述擦除器件的栅极被共用，由行选择信号和列选择信号 控制的上述译码器件的输出与上述擦除器件连接，该非易失性半导体 存储器件能以存储阵列结构实现每个位的选择擦除，与以往相比，可 以实现外围电路的共用化，因而能节省存储磁心的面积。如果使上述译码器件的列选择信号由烧写信号(program signal) 和数据信号生成，当 一起写入多个位时，就可以进行多个位的列选择，当进行每个位的选择擦除时，可以根据数据信号进行列选择。因此， 可以实现多个位的一次写入和每个位的选择4寮除。上述译码器件的列选择信号，如果由地址信号、数据信号和烧写 信号生成，则可以选择任意的列线而实现每个位的选择擦除。本发明的非易失性半导体存储器件的特征为，上述译码器件由 NAND电路构成，该非易失性半导体存储器件可以进行每个位的选择 擦除。本发明的非易失性半导体存储器件的特征为，在上述译码器件的 至少1个MOS晶体管的漏极的下方进行阱区注入，该非易失性半导 体存储器件可以提高被施加高电压的译码器件的可靠性。本发明的非易失性半导体存储器件的特征为，电容耦合器件与上 述各存储单元内的上述读出器件和上述擦除器件的栅极连接，该非易失性半导体存储器件可以进行数据烧写(data programming )。本发明的非易失性半导体存储器件的特征为，构成上述存储单元的MOS晶体管的栅极氧化膜厚与形成LSI的输入输出电路的MOS 晶体管的栅极氧化膜厚实质上相等，该非易失性半导体存储器件对数 据的重写使用高电压，但制造工艺易于进行，并且可以在确保MOS 晶体管的栅极击穿电压的同时提高可靠性。本发明的非易失性半导体存储器件的特征为，呈阵列状排列有存 储单元，该存储单元包含作为读出器件的第一 MOS晶体管、由作为 电容耦合器件的第一电容器和作为擦除器件的第二电容器构成的位单元、以及作为译码器件的第二、第三MOS晶体管，通过共用上述 第一 MOS晶体管的栅极和第一、第二电容器的一端构成浮置栅，上 述第一MOS晶体管的源极与源极线连接，上述第二MOS晶体管与上 述第二电容器连接，且上述第三MOS晶体管与上述第二电容器连接， 该非易失性半导体存储器件可以进行每个位的选择擦除。本发明的非易失性半导体存储器件的特征为，上述第一、第二电 容器由各个MOS晶体管构成，该非易失性半导体存储器件能以 CMOS工艺制造，制造工艺易于进行。本发明的非易失性半导体存储器件的特征为，上述第一电容器在 N型阱区域形成，且由源极或漏极用P型扩散层形成的MOS晶体管 构成，上述第二电容器在N型阱区域形成，且由源极或漏极用N型 扩散层形成的MOS晶体管构成，该非易失性半导体存储器件能以 CMOS工艺制造，并能进行数据的烧写、擦除。本发明的非易失性半导体存储器件的特征为，上述第一电容器在 N型阱区域形成，且由源极或漏极用P型扩散层形成的MOS晶体管 构成，上述第二电容器在N型阱区域形成，且由源极或漏极用P型扩 散层形成的MOS晶体管构成，该非易失性半导体存储器件能以 CMOS工艺制造，并能进行数据的烧写、擦除。本发明的非易失性半导体存储器件的特征为，在上述位单元内还 具有第四MOS晶体管，上述第四MOS晶体管的源极与上述第一 MOS 晶体管的漏极连接，该非易失性半导体存储器件具有选择晶体管，可以避免在非选择单元中读出时的干扰，可以提高非易失性存储器的可 靠性。本发明的非易失性半导体存储器件的特征为，在列方向配置的第 一控制线和在行方向配置的第二控制线作为输入的逻辑门与上述第三MOS晶体管的栅极连接，该非易失性半导体存储器件可以选择任 意位置的位单元进行擦除。本发明的非易失性半导体存储器件的特征为，施加于上述第二控 制线的偏压小于施加于与上述第二 MOS晶体管的栅极连接的在行方 向配置的第三控制线的偏压，该非易失性半导体存储器件可以在确保 可靠性的同时进行每个位的选择擦除。本发明的非易失性半导体存储器件的特征为，在上述存储单元内 还具有第五、第六MOS晶体管，上述第五MOS晶体管分别与构成上 述第二电容器的M O S晶体管的源极或漏极以及上述第二 M O S晶体管 连接，上述第六MOS晶体管分别与构成上述第二电容器的MOS晶体 管的源极或漏极以及上述第三MOS晶体管连接，该非易失性半导体 存储器件通过将MOS晶体管共阴共栅连接，可以緩和施加在MOS 晶体管的栅 漏间的电压，并能提高可靠性。本发明的非易失性半导体存储器件的特征为，上述第四MOS晶 体管的漏极与放大器的输入连接，该非易失性半导体存储器件根据浮 置栅的电荷的有无，使电流流过读出器件，并由放大器放大位线的电 压，从而输出存储在存储单元内的数据。本发明的非易失性半导体存储器件的特征为，上述第五MOS晶 体管为PMOS,上述第六MOS晶体管为NMOS,该非易失性半导体 存储器件可以对每个位的选择擦除所需的擦除器件进行高电压 (VPP)的传送和力文电。本发明的非易失性半导体存储器件的特征为，使上述非易失性半 导体存储器件为差动单元结构，第一位单元和第二位单元的各自的上 述第四MOS晶体管的漏极与差动放大器的输入连接，该非易失性半 导体存储器件可以实现数据保持可靠性优良的能够进行每个位的选择擦除的非易失性存储器。如果共用上述第一位单元和上述第二位单元的各自的构成上述第一电容器的MOS晶体管的阱区，就可以使存储磁心尺寸节省面积。本发明的非易失性半导体存储器件的特征为，当从上述第一位单 元和上述第二位单元读出数据时，同一电流负载连接于上述差动放大 器，该非易失性半导体存储器件可以稳定地读出差动位单元的数据。本发明的非易失性半导体存储器件的特征为，构成上述存储单元的MOS晶体管的栅极氧化膜厚与形成LSI的输入输出电路的MOS 晶体管的栅极氧化膜厚实质上相等，该非易失性半导体存储器件通过 由按照与形成LSI的输入输出电路的MOS晶体管相同的工艺工序制 造的MOS晶体管构成，可以实现成本低廉的非易失性半导体存储器 件。


图l是表示本发明第一实施方式的差动单元型非易失性半导体存储器件的存储阵列结构的电路图。图2是本发明第一实施方式的存储单元的电路图。图3是表示本发明第一实施方式的提高构成存储单元的晶体管的漏极结击穿电压的对策的例子的剖视图。图4是表示本发明第一实施方式的提高构成存储单元的晶体管的漏极结击穿电压的对策的另 一 例子的剖视图。图5是表示本发明第一实施方式的非易失性存储元件的电路图。 图6是表示本发明第 一 实施方式的非易失性存储元件的剖视图。 图7是表示本发明第 一 实施方式的位单元所要求的偏压条件的例子的图。图8是表示本发明第一实施方式的存储单元的等待动作的电路图。图9是表示本发明第一实施方式的存储单元的读出动作的电路图。图10是表示本发明第一实施方式的存储单元的烧写动作的电路图。图11是表示本发明第一实施方式的存储单元的T位擦除动作的 电路图。图12是表示本发明第一实施方式的存储单元的B位擦除动作的 电路图。图13是表示本发明第一实施方式的存储单元用的擦除控制信号 生成电路的例子的电路图。图14是图13的电路的动作说明图。图15是表示本发明第一实施方式的存储单元用的擦除控制信号 生成电路的另 一 例子的电路图。图16是图15的电路的动作说明图。图17是表示本发明第一实施方式的存储阵列结构的烧写动作时 的偏压条件的电路图。图18是表示本发明第一实施方式的存储阵列结构的擦除动作时 的偏压条件的电路图。图19是表示本发明第二实施方式的单一单元型非易失性半导体 存储器件的存储阵列结构的电路图。图20是表示本发明第二实施方式的存储单元的电路图。图21是概念性地表示本发明的非易失性半导体存储器件的结构 的电^各图。图22是现有的非易失性存储元件的电路图。 图23是现有的非易失性存储元件的剖视图。
具体实施方式
以下，参照

本发明的实施方式。此外，在以下的实施方 式中，第一擦除控制信号线(EGDT )和第二擦除控制信号线(EGDB ) 由烧写信号和数据信号生成，第一擦除信号线(EGDTP)和第二擦除 信号线(EGDBP)由烧写信号、擦除信号和数据信号生成。《第一实施方式》 图1示出本发明的第一实施方式的差动单元型非易失性半导体存储器件的存储阵列结构。此处，说明由2x2的存储单元(单元A、 单元B、单元C、单元D共4个)60a、 60b、 60c、 60d构成的阵列。 属于第一行的单元A和单元B共用4条字线(CGWL0、 RGWL0、 EGWL0、 EGWLP0)，属于第二行的单元C和单元D共用另外的4条 字线(CGWL1、 RGWL1、 EGWL1、 EGWLP1 )。另外，属于第一列 的单元A和单元C共用一对位线(BL0、 BLX0),属于第二列的单元 B和单元D共用另一对位线(BL1、 BLX1)。此外，单元A和单元C 共用4条信号线(EGDT0、 EGDTP0、 EGDBP0、 EGDB0),单元B 和单元D共用另外的4条信号线(EGDT1、 EGDTP1、 EGDBP1、 EGDB1)。 26是第一负载晶体管(PMOS), 27是第二负载晶体管 (PMOS)， 46是读出放大器，VDD是电源电压，/READ是读出控制 信号(负逻辑)。图2是表示本发明第一实施方式的存储单元的电路图。图2中示 出的存储单元60,与图1中的2x2的各存储单元60a、 60b、 60c、 60d相对应，具有译码器件61、由各MOS晶体管构成的T (True) 位单元62和B (Bar)位单元63。但是，在图2中省略了图1中的信 号名末尾的"0"和T。译码器件61包括用于将选择擦除信号传送到T位单元62的擦除 栅(EG)的开关用第一 MOS晶体管28、用于使T位单元62的EG 节点放电的开关用第二 MOS晶体管34、位于T位单元62的擦除栅 (EG)和开关用第一 MOS晶体管28之间的用于緩和栅.漏间的电 压的第三MOS晶体管30、位于T位单元62的〗察除栅(EG)和开关 用第二MOS晶体管34之间的用于緩和栅.漏间的电压的第四MOS 晶体管32、用于将选择擦除信号传送到B位单元63的擦除栅(EG ) 的开关用第五MOS晶体管29、用于使B位单元63的EG节点放电 的开关用第六MOS晶体管35、位于B位单元63的擦除栅(EG)和 开关用第五MOS晶体管29之间的用于緩和栅 漏间的电压的第七MOS晶体管31、位于B位单元63的擦除栅(EG)和开关用第六MOS 晶体管35之间的用于緩和栅.漏间的电压的第八MOS晶体管33。T位单元62包括构成控制栅(CG)的由MOS晶体管构成的第 一电容器47、构成擦除栅(EG)的由MOS晶体管构成的第二电容器49、 源极与公共源极线(SL)连接且栅极由第一电容器47和第二电 容器49共用而构成浮置栅(FGT)的第一NMOS晶体管38、源极与 第一 NMOS晶体管38的漏极连接且漏极与位线(BL)连接的第二 NMOS晶体管40。B位单元63包括构成控制栅(CG)的由MOS晶体管构成的第 三电容器48、构成擦除栅(EG)的由MOS晶体管构成的第四电容器50、 源极与公共源极线(SL)连接且栅极由第三电容器48和第四电 容器50共用而构成浮置栅(FGB)的第三NMOS晶体管39、源极与 第三NMOS晶体管39的漏极连接且漏极与互补位线(BLX)连接的 第四NMOS晶体管41。T位单元62的控制4册(CG)和B位单元63的控制栅(CG),与 控制栅控制线(CGWL)连接。T位单元62的第一NMOS晶体管38 和B位单元63的第三NMOS晶体管39,起着读出晶体管的作用。T 位单元62的第二 NMOS晶体管40和B位单元63的第四NMOS晶 体管41,起着选择晶体管的作用，栅极与读出栅控制线(RGWL)连 接。开关用第一 MOS晶体管28为PMOS,栅极与第一擦除栅控制线 (EGWLP)连接，源极或漏极中的一个与第一擦除信号线(EGDTP) 连接，源极或漏极中的另一个与用于緩和电压的第三MOS晶体管30 连接。开关用第二MOS晶体管34为NMOS，源极与接地电位连接，漏 极与用于緩和电压的第四MOS晶体管32连接，栅极与将第一擦除控 制信号线(EGDT)和第二擦除栅控制线(EGWL)作为输入的逻辑 门36连接，由第一擦除控制信号线(EGDT)和第二擦除栅控制线 (EGWL)使放电开关用第二MOS晶体管34导通、截止。此处，示出了作为逻辑门使用了 NAND门36的例子。用于緩和电压的第三MOS晶体管30为PMOS，源极或漏极中的 一个与T位单元62的擦除栅(EG)节点连接，源极或漏极中的另一 个与开关用第一MOS晶体管28连接，栅极与电源电压(VDD3)连 接。此外，VDD3是比VDD高的电源电压。用于緩和电压的第四MOS晶体管32为NMOS，漏极与T位单 元62的擦除栅(EG)节点连接，源极与开关用第二 MOS晶体管34 连接，栅极与电源电压(VDD3)连接。开关用第五MOS晶体管29为PMOS,栅极与第一擦除栅控制线 (EGWLP )节点连接且源极或漏极中的 一 个与第二擦除信号线 (EGDBP)连接，源极或漏极中的另一个与用于緩和电压的第七MOS 晶体管31连接开关用第六MOS晶体管35为NMOS，源极与接地电位连接，漏 极与用于緩和电压的第八MOS晶体管33连接，栅极与将第二擦除控 制信号线(EGDB)和第二擦除栅控制线(EGWL)作为输入的逻辑 门37连接，由第二擦除控制信号线(EGDB)和第二擦除栅控制线 (EGWL)使放电开关用第六MOS晶体管35导通、截止。此处，示 出了作为逻辑门使用了 NAND门37的例子。用于緩和电压的第七MOS晶体管31为PMOS,源极或漏极中的 一个与B位单元63的擦除栅(EG)节点连接，源极或漏极中的另一 个与开关用第五MOS晶体管29连接，栅极与电源电压(VDD3)连 接。用于緩和电压的第八MOS晶体管33为NMOS，漏极与B位单 元63的擦除栅(EG)节点连接，源极与开关用第六MOS晶体管35 连接，栅极与电源电压(VDD3)连接。这样，在图2的存储单元60中，如在构成译码器件61的MOS 晶体管的漏极的下方进行阱区注入，可以提高被施加高电压的译码器 件61的可靠性。图3是图2的存储单元60的译码器件61内的开关用第二 MOS晶体管34和用于緩和电压的第四MOS晶体管32的剖视图的一例。 通过在被施加高电压的第四MOS晶体管32的漏极的下方进行N阱 区注入，可以提高漏极结击穿电压，因而可以提高"i奪码器件61的可 靠性。只要可以使用三重阱区工艺，如果如图4所示进一步进行P阱区 注入，则可以进一步提高第四MOS晶体管32的漏极结击穿电压。如上所述的阱区注入，对开关用第一 MOS晶体管28和用于緩和电压的第三MOS晶体管30都可以适用。同样地，也可以适用于开关用第五MOS晶体管29和用于緩和电压的第七MOS晶体管31、或开关用第六MOS晶体管35和用于缓和电压的第八MOS晶体管33，在 整个存储单元阵列内都可以适用。另外，图2中构成存储单元60的MOS晶体管的栅极氧化膜厚， 可以与形成LSI的输入输出电路的MOS晶体管的栅极氧化膜厚实质 上相等。图5中示出本发明的第一实施方式的非易失性存储元件的电路 图，图6中示出其剖视图。本发明的非易失性存储元件，由控制栅晶 体管71为PMOS、读出晶体管73为NMOS、擦除斥册晶体管72为N 型的耗尽型MOS (以下，简称DMOS)这3个晶体管构成。在图5中，74是控制栅(CG), 75是擦除栅(EG)， 76是NMOS 晶体管的漏极端子，77是NMOS晶体管的源极端子，78是P型硅衬 底端子，79是浮置栅(FG)。在图6中，81和82是N型阱区，80 是P型硅衬底。PMOS71、 NMOS73、 DMOS72的多晶硅栅极相互电 连接，形成非易失性存储元件的浮置栅(FG) 79。 PMOS71的N型 阱区域82构成控制栅(CG) 74， DMOS72的N型阱区域81构成擦 除栅(EG) 75。此处，DMOS72,无需追加掩模即可以CMOS工艺 制造。写入通过作为读出晶体管的NMOS晶体管73的整个沟道表面的 电子的FN隧道效应注入进行，纟察除通过在作为DMOS72的4册极的浮 置栅(FG) 79与源 漏(S/D)扩散层的重叠区域上的电子的FN隧道效应放出进行。擦除时，通过使作为擦除栅晶体管的DMOS72在 耗尽状态下动作并将浮置栅(FG) 79和DMOS72的N型阱区域81 之间的电容减小(到存储电容的28%左右)，使施加在浮置栅(FG) 79和DMOS72的N型阱区域81之间的电压增大，因而与以往相比 可以使擦除速度高速化。图7示出本发明的第一实施方式的位单元62、 63中所要求的偏 压条件的例子。首先，说明等待偏压条件。在等待状态下，不进行位 单元62、 63的数据重写，因此，与选择状态、非选择状态无关，使 读出栅控制线(RGWL )、控制栅控制线(CGWL )、 T位擦除栅(EGT )、 B位擦除栅(EGB )为0V、升压电压(VPP )端子为VDD3-Vt ( VDD3 是比VDD高的电源电压例如为3.3V， Vt是MOS晶体管的阈1直电压)。说明读出偏压条件。在选择单元中，对控制栅控制线(CGWL)、 读出栅控制线(RGWL )施加电源电压(VDD ),对T位擦除栅(EG )、 B位擦除栅(EG)施加0V。在非选择单元中，对控制4册控制线 (CGWL)、读出栅控制线(RGWL)、 T位擦除栅(EG)、 B位擦除 栅(EG)施加0V。说明烧写偏压条件。在选择单元中，为进行数据烧写，对控制栅 控制线(CGWL)、 T位擦除栅(EG)、 B位擦除栅(EG)施加VPP, 对读出4册控制线(RGWL)施加0V。在非选择单元中，由于不进行 数据烧写，对控制栅控制线(CGWL )、 T位擦除栅(EG )、 B位擦除 栅(EG)、读出栅控制线(RGWL)施加0V。说明差动单元中的T位单元62的擦除偏压条件。在选择单元中， 对进行擦除的T位擦除栅(EG)施加升压电压(VPP),对控制栅控 制线(CGWL )、 B位擦除栅(EG )、读出栅控制线(RGWL )施加0V。 在非选择单元中，由于不进行数据擦除，对控制栅控制线(CGWL)、 T位擦除栅(EG)、 B位擦除栅(EG)、读出栅控制线(RGWL)施 力口 0V。说明差动单元中的B位单元63的擦除偏压条件。在选择单元中， 对进行擦除的B位擦除栅(EG)施加升压电压(VPP)，使控制栅控制线(CGWL)、 T位擦除栅(EG)、读出栅控制线(RGWL)为0V。 在非选择单元中，由于不进行数据擦除，对控制栅控制线(CGWL)、 T位擦除栅(EG)、 B位擦除栅(EG)、读出栅控制线(RGWL)施 力口 0V。以下，用图8 图12说明差动型存储单元60的总体的动作。 图8中示出等待状态的偏压条件。在等待状态下，不进行位单元 62、 63的数据重写，因此，与选择状态、非选择状态无关，使读出栅 控制线(RGWL )、控制栅控制线(CGWL )、第一擦除信号线(EGDTP )、 第二擦除信号线(EGDBP)、第二擦除控制信号线(EGDB)、第二擦 除栅控制线(EGWL )为VSS的电压(=0V )。图9中示出读出时的偏压条件。首先，对第一负载晶体管26和 第二负载晶体管27的各栅极施加低电平(0V)的读出控制信号(/READ)，使第一负载晶体管26和第二负载晶体管27为导通状态。 而且，使源极线(SL)的电位为低电平，并且对所选择的控制栅控制 线(CGWL)和读出冲册控制线(RGWL)施加高电平的电压(VDD)。 对除此以外的第二擦除栅控制线(EGWL)、第二擦除控制信号线(EGDB)、第一擦除信号线(EGDTP)和第二擦除信号线(EGDBP ) 施加低电平的电压(VSS),并对第一擦除栅控制线(EGWLP)施加(VDD3-Vt)的电压、对第一擦除控制信号线(EGDT)施加高电平 的电压(VDD3)。由此，使与所选择的控制栅控制线(CGWL)连接 的位单元62、63通电。此处，例如，如果对B位单元63的浮置栅(FGB ) 注入电荷，将在与B位单元63连接的互补位线(BLX)和与没有注 入电荷的T位单元62连接的位线(BL)之间产生电位差，因此，可 以由读出放大器46读出该产生的电位差作为数据。此时，与处在非 选择状态的控制栅控制线(CGWL)连接的其他的位单元，由于对控 制栅控制线(CGWL)和读出栅控制线(RGWL)施加了低电平的电 压(VSS)，使各选择晶体管为截止，因而与各位线对(BL、 BLX) 电切断，因此非选择的位单元对位线对(BL、 BLX)没有影响。图10中示出烧写状态的偏压条件。在烧写动作中，对T位单元62和B位单元63双方进行烧写。从外部选择控制栅控制线(CGWL )、 读出栅控制线(RGWL)、第二擦除栅控制线(EGWL),并对所选择 的第二擦除栅控制线(EGWL)施加高电平的电压(VDD3)、对控制 栅控制线(CGWL)施加高电平的升压电压(VPP)、对读出栅控制线 (RGWL )施加低电平的电压(VSS )、对第 一擦除栅控制线(EGWLP ) 施加VPP的中间电压(VM)、对第一擦除信号线(EGDTP)和第二 擦除信号线(EGDBP)施加高电平的升压电压(VPP)、对第一擦除 控制信号线(EGDT)和第二擦除控制信号线(EGDB)施加高电平 的电压(VDD3 )。由此，在T位单元62和B位单元63的控制栅(CG ) 端子和^察除4册(EG)端子上施加高电平的升压电压(VPP)。此时， 在T位单元62的第一NMOS晶体管38和B位单元63的第三NMOS 晶体管39中根据FN隧道效应从沟道向浮置栅注入电子而写入数据。 与此相反，在与处于非选择状态的其他控制栅控制线(CGWL)等连 接的其他位单元中，由于对控制栅控制线(CGWL)施加了低电平的 电压(VSS),不对非选择位单元的各浮置栅注入电荷。此外，VPP 为7~ 10V的升压电压，而VM例如为3.3 ~ 5V的中间电压。以下，说明擦除动作。差动单元中的擦除动作，通过将T位和B 位中的一者擦除来进行，在互补单元中存储数据"1"和数据"0"。图11中示出擦除T位时的偏压条件。从外部选择第二擦除栅控 制线(EGWL)、第一擦除栅控制线(EGWLP)和第一擦除控制信号 线(EGDT),并对所选择的第二擦除栅控制线(EGWL)施加高电平 的电压(VDD3 )、对控制栅控制线(CGWL )施加低电平的电压(VSS )、 对读出栅控制线(RGWL)施加低电平的电压(VSS)、对第一擦除栅 控制线(EGWLP )施加VPP的中间电压(VM )、对第一擦除信号线 (EGDTP)施加高电平的升压电压(VPP)、对第二擦除信号线 (EGDBP )施加低电平的电压(VSS )、对第一擦除控制信号线(EGDT ) 施加高电平的电压(VDD3)、对第二擦除控制信号线(EGDB)施加 低电平的电压(VSS)。由此，在T位单元62和B位单元63的控制 栅(CG)端子上施加低电平的电压(VSS)、在T位单元62的擦除栅(EG)端子上施加高电平的升压电压(VPP)、在B位单元63的 擦除栅(EG)端子上施加低电平的电压(VSS)。此时，从T位单元 62的浮置栅(FGT)向T位单元62的擦除栅(EG)放出蓄积电荷而 将数据擦除。在B位单元63中不进行擦除。图12中示出擦除B位时的偏压条件。从外部选择第二擦除栅控 制线(EGWL)、第一擦除栅控制线(EGWLP)和第二擦除控制信号 线(EGDB ),并对所选择的第二擦除栅控制线(EGWL )施加高电平 的电压(VDD3 )、对控制栅控制线(CGWL )施加低电平的电压(VSS )、 对读出栅控制线(RGWL)施加低电平的电压(VSS)、对第一擦除栅 控制线(EGWLP)施加VPP的中间电压(VM)、对第一4察除信号线 (EGDTP)施加低电平的电压(VSS)、对第二擦除信号线(EGDBP) 施加高电平的升压电压(VPP)、对第一擦除控制信号线(EGDT)施 加低电平的电压(VSS)、对第二擦除控制信号线(EGDB)施加高电 平的电压(VDD3)。由此，在T位单元62和B位单元63的控制栅 (CG)端子上施加低电平的电压(VSS)、在T位单元62的擦除栅 (EG)端子上施加低电平的电压(VSS)、在B位单元63的擦除栅 (EG)端子上施加高电平的升压电压(VPP)。此时，从B位单元63 的浮置栅(FGB)向B位单元63的擦除栅(EG)放出蓄积电荷而将 数据擦除。在T位单元62中不进行擦除。这样，在等待动作(图8)、读出动作(图9)中，使第一擦除控 制信号线(EGDT)为VDD3只是一例，也不一定必须是VDD3。在 等待动作(图8 )和读出动作(图9 )中，为使T位单元62的擦除栅 (EG)和B位单元63的擦除栅(EG)为0V,只需使第二擦除栅控 制线(EGWL)为VSS即可。因此，在等待动作和读出动作中，第一 擦除控制信号线(EGDT)和第二擦除控制信号线(EGDB)的值可 以自由选择(don't care )。图13示出将输入数据信号(DIN)和烧写信号(PROG)作为输 入并输出第一擦除控制信号线(EGDT)和第二擦除控制信号线 (EGDB)的电路例子。在图14中归纳了在烧写动作、擦除动作、读出动作、等待动作的各状态下第一擦除控制信号线(EGDT)和第二 擦除控制信号线(EGDB)的值。在烧写动作中，可以使输入数据信号(DIN)为随意值、烧写信 号(PROG)为高电平的电压(例如VDD3),使第一擦除控制信号线 (EGDT)和第二擦除控制信号线(EGDB)两者都输出高电平的电 压(VDD3 )。在擦除动作中，当输入数据信号(DIN)为低电平的电压(VSS)、 烧写信号(PROG)为低电平的电压(VSS)时，可以向第一擦除控 制信号线(EGDT)输出高电平的电压(VDD3)、向第二擦除控制信 号线(EGDB)输出低电平的电压(VSS)。而当输入数据信号(DIN) 为高电平的电压(VDD3 )、烧写信号(PROG)为低电平的电压(VSS) 时，可以向第一擦除控制信号线(EGDT)输出低电平的电压(VSS)、 向第二擦除控制信号线(EGDB)输出高电平的电压(VDD3)。通过 这种偏压设定，可以选择任意的列线，并4艮据输入数据向T位单元 62的擦除栅(EG)和B位单元63的擦除4册(EG)传送电压，因而 可以进行每个位的选择擦除动作。对于读出动作、等待动作，如上所述，可以输入数据信号(DIN) 为随意值、烧写信号(PROG)为低电平的电压(VSS)从而使第一 擦除控制信号线(EGDT)和第二擦除控制信号线(EGDB)都为随 意值。此时，如使第二擦除栅控制线(EGWL)为VSS,则可以使T 位单元62的擦除栅(EG)和B位单元63的擦除栅(EG)为VSS。图15示出将已进行了预译码的地址信号(PA<n〉)、输入数据 信号(DIN)和烧写信号(PROG)作为输入并输出第一擦除控制信 号线(EGDT)和第二擦除控制信号线(EGDB)的电路例子。在图 16中归纳了在烧写动作、擦除动作、读出动作、等待动作的各状态下 第一擦除控制信号线(EGDT)和第二擦除控制信号线(EGDB)的 值。如该例所示，通过由已进行了预译码的地址信号(PA<n> )、输 入数据信号(DIN)和烧写信号(PROG)生成第一擦除控制信号线(EGDT)和第二擦除控制信号线(EGDB),可以选择任意的列线来 进行每个位的选择擦除。在烧写动作中，可以使地址信号(PA<n> )和输入数据信号(DIN )为随意值、烧写信号(PROG )为高电平的电压(例如VDD3 ), 从而使第 一擦除控制信号线(EGDT)和第二擦除控制信号线(EGDB ) 两者都输出高电平的电压(VDD3)。然后，如果按图10中所述设定 各控制线的偏压电压，就可以对T位单元62和B位单元63双方进行 烧写。在擦除动作中，当地址信号(PA〈n〉)为高电平的电压(VDD3 )、 输入数据信号(DIN)为低电平的电压(VSS)、烧写信号(PROG) 为低电平的电压(VSS)时，可以向第一擦除控制信号线(EGDT) 输出高电平的电压(VDD3)、向第二擦除控制信号线(EGDB)输出 低电平的电压(VSS)。而当地址信号(PA<n〉)为高电平的电压 (VDD3)、输入数据信号(DIN)为高电平的电压(VDD3)、烧写信 号(PROG)为低电平的电压(VSS)时，可以向第一擦除控制信号 线(EGDT )输出低电平的电压(VSS )、向第二擦除控制信号线(EGDB ) 输出高电平的电压(VDD3)。通过这样的偏置电压设定，可以选择任 意的列线，根据输入数据向T位单元62的4察除斥册(EG)和B位单元 63的擦除栅(EG)传送电压，因而可以进行每个位的选择擦除动作。 当地址信号(PA<n> )为低电平的电压(VSS)时，无论输入数据 信号(DIN)和烧写信号(PROG)为何值，都可以向第一擦除控制 信号线(EGDT)输出低电平的电压(VSS)、向第二擦除控制信号线 (EGDB)输出低电平的电压(VSS)。对于读出动作、等待动作，可以使第一擦除控制信号线(EGDT) 和第二擦除控制信号线(EGDB)都为随意值。此时，如使第二擦除 栅控制线(EGWL)为VSS，则可以使T位单元62的擦除栅(EG) 和B位单元63的擦除栅(EG)为VSS。以下，说明图1的存储阵列结构中的烧写动作时的偏压条件和选 择擦除时的偏压条件。在图l所示的存储阵列结构中，能以字线为单位进行每个位的选 择擦除。就是说，进行所有位的一起写入，之后，通过进行每个位的 选择擦除，可以存储"1"、 "0"的数据。此处，设为选择连接在同一字线上的单元A和单元B并在单元A内存储"0"数据，在单元B内 存储"1"数据。图17示出烧写动作时的偏压条件。如图17所示，对EGWL0、 EGWL1施加高电平的电压(VDD3)、对EGWLP0 、 EGWLP1施加 VPP的中间电平的电压(VM )、对RGWLO 、 RGWL1施加低电平的 电压(VSS)、对CGWLO 、 CGWL1施加高电平的电压(VPP)、对 EGDTO 、 EGDBO、 EGDT1、 EGDB1施加高电平的电压(VDD3 )、 对EGDTPO、 EGDBPO、 EGDTP1 、 EGDBP1施加高电平的电压(VPP )。 根据以上的偏压条件，对单元A、单元B、单元C、单元D的各差动 位单元的CG和EG施加VPP的高电压对浮置栅进行电子的写入。由 此，完成所有位的一起写入。图18示出擦除动作时的偏压条件。首先，对行方向，如图18所 示，对EGWLO施加高电平的电压(VDD3 )、对EGWLP0施加VPP 的中间电平的电压(VM)而使字线为选择状态。而且，通过对CGWLO 和RGWLO施加低电平的电压(VSS)而预先使读出用的MOS晶体 管截止。对于非选择的字线，对EGWL1施加低电平的电压(VSS)、 对EGWLP1施加高电平的电压(VPP)、对CGWL1和RGWL1施加 低电平的电压(VSS)。其次，对列方向，为选冲奪单元A并写入"0" 数据，必须将单元A的差动单元中的T位擦除。因此，如图18所示， 通过对EGDTO施加高电平的电压(VDD3)、对EGDTPO施加高电平 的电压(VPP)而进行T位的擦除，对不进行擦除的B位单元，向 EGDBO和EGDBPO施加低电平的电压(VSS)。另一方面，为选择单 元B并写入"l"数据，必须将单元B的差动单元中的B位擦除。因 此，对T位和B位施加的偏压条件与单元A相反。对EGDT1 、 EGDTP1 施加J氐电平的电压(VSS)，对EGDB1施加高电平的电压(VDD3)、 对EGDBP1施加高电平的电压(VPP)。此时，对处于非选#"状态的单元C，由于对EGWLP1施加了高 电平的电压(VPP )， EGDTP0的VPP不会被传送到单元C内的T位 单元。而且，由于对EGWL1施加了低电平的电压(VSS), T位单元 和B位单元的两个EG端子都被放电到低电平的电压(VSS),因此 禁止单元C处于擦除动作模式中。另外，对处于非选择状态的单元D, 由于对EGWLP1施加了高电平的电压(VPP )， EGDBP1的VPP也 不会一皮传送到单元D内的B位单元。而且，由于对EGWL1施加了低 电平的电压(VSS), T位单元和B位单元的两个(EG)端子都^皮力文 电到低电平的电压(VSS),因此禁止单元C处于擦除动作模式中。如上所述，按照第一实施方式，可以将数据保存可靠性优良的能 够进行每个位的选择擦除的非易失性存储器阵列化，因而可以大幅度 地缩小磁心面积。而且，通过由MOS晶体管构成电容器，能以CMOS 工艺制造，因而可以实现成本低廉的非易失性半导体存储器件。 《第二实施方式》图19示出本发明的第二实施方式的单一单元型非易失性半导体 存储器件的存储阵列结构。此处，也说明由2x2的存储单元(单元 A、单元B、单元C、单元D共4个)90a、 90b、 90c、 90d构成的阵 列。属于第一行的单元A和单元B共用4条字线(CGWL0、 RGWL0、 EGWL0、 EGWLP0)，属于第二行的单元C和单元D共用另外的4条 字线(CGWL1、 RGWL1、 EGWL1、 EGWLP1 )。另外，属于第一列 的单元A和单元C共用1条位线(BL0),属于第二列的单元B和单 元D共用另1条位线(BL1 )。而且，单元A和单元C共用2条信号 线(EGDT0、 EGDTP0)，单元B和单元D共用另外的2条信号线 (EGDT1、 EGDTP1)。 22是负载晶体管(PMOS ), 23是读出放大器。图20是表示本发明的第二实施方式的存储单元的电路图。图20 中示出的存储单元90,与图19中的2 x 2的各存储单元90a、 90b、 90c、 90d相对应，具有译码器件91、由MOS晶体管构成的位单元 92。但是，在图20中省略了图19中的信号名末尾的"0"和"1"。译码器件91,包括用于将选择擦除信号传送到位单元92的擦除栅(EG)的开关用第一 MOS晶体管13、用于使位单元92的EG节 点放电的开关用第二MOS晶体管16、位于位单元92的擦除栅(EG) 和开关用第一 MOS晶体管13之间的用于緩和栅.漏间的电压的第三 MOS晶体管14、位于位单元92的擦除栅(EG)和开关用第二MOS 晶体管16之间的用于緩和栅.漏间的电压的第四MOS晶体管15。位单元92，包括构成控制栅(CG)的由MOS晶体管构成的第一 电容器24、构成擦除栅(EG)的由MOS晶体管构成的第二电容器 25、源极与公共源极线(SL)连接且栅极由第一电容器24和第二电 容器25共用而构成浮置栅(FG)的第一NMOS晶体管19、源极与 第一 NMOS晶体管19的漏极连接且漏极与位线(BL)连接的第二 NMOS晶体管18。第一和第二电容器24、 25的各一端与第一NMOS 晶体管19的栅极连接而构成浮置栅(FG)。位单元92的控制栅(CG)与控制栅控制线(CGWL)连接。位 单元92的第一 NMOS晶体管19起着读出晶体管的作用。位单元92 的第二NMOS晶体管18起着选择晶体管的作用，栅极与读出栅控制 线(RGWL)连接。开关用第一MOS晶体管13为PMOS，栅极与第一4察除栅控制线 (EGWLP)连接，源极或漏极中的一个与擦除信号线(EGDTP)连 接，源极或漏极中的另一个与用于緩和电压的第三MOS晶体管14连 接。开关用第二MOS晶体管16为NMOS,源极与接地电位连接，漏 极与用于緩和电压的第四MOS晶体管15连接，栅极与将擦除控制信 号线(EGDT)和第二擦除栅控制线(EGWL)作为输入的逻辑门17 连接，由擦除控制信号线(EGDT)和第二擦除栅控制线(EGWL) 使放电开关用第二MOS晶体管16导通、截止。此处，作为逻辑门示 出使用了 NAND门17的例子。用于緩和电压的第三MOS晶体管14为PMOS,源极或漏极中的 一个与位单元92的擦除栅(EG)节点连接，源极或漏极中的另一个 与开关用第一 MOS晶体管13连接，栅极与电源电压(VDD3 )连接。此外，VDD3是比VDD高的电源电压。用于緩和电压的第四MOS晶体管15为NMOS,漏极与位单元 92的擦除栅(EG)节点连接，源极与开关用第二 MOS晶体管16连 接，栅极与电源电压(VDD3)连接。第二实施方式的动作与第一实施方式相同，因此详'细的说明从略。如上所述，本发明的非易失性半导体存储器件，其特征为，呈阵列状排列有多个由读出器件、擦除器件和译码器件构成的存储单元，其中，如图21中概念性地示出的那样，由MOS晶体管构成的读出器件和擦除器件相互连接，读出器件和擦除器件的栅极被共用，由行选 择信号和列选择信号控制的译码器件的输出与擦除器件连接。此外，本发明，并不限于采用图5和图6中示出的非易失性存储 元件的情况，当采用图22和图23中示出的非易失性存储元件时也可 以适用。而且，即使在控制栅电容器和擦除栅电容器不是由MOS晶 体管构成的情况下，本发明也可以适用。本发明的非易失性半导体存储器件是能以CMOS工艺制造的非 易失性半导体存储器件，作为电路微调(circuit trimming )或用于保 密数据等的信息安装是极其有用。
权利要求
1.一种非易失性半导体存储器件，其特征在于呈阵列状排列有多个由读出器件、擦除器件和译码器件构成的存储单元，其中，由各个MOS晶体管构成的上述读出器件和上述擦除器件相互连接，上述读出器件和上述擦除器件的栅极被共用，由行选择信号和列选择信号控制的上述译码器件的输出端与上述擦除器件相连接。
2. 根据权利要求1所述的非易失性半导体存储器件，其特征在于上述译码器件的列选择信号由烧写信号和数据信号生成。
3. 根据权利要求1所述的非易失性半导体存储器件，其特征在于上述译码器件的列选择信号由地址信号、数据信号和烧写信号 生成。
4. 根据权利要求1所述的非易失性半导体存储器件，其特征在于上述i奪码器件由NAND电^各构成。
5. 根据权利要求1所述的非易失性半导体存储器件，其特征在于在上述译码器件的至少1个MOS晶体管的漏极之下进行阱区 注入。
6. 根据权利要求1所述的非易失性半导体存储器件，其特征在于除器件的栅极连接。
7. 根据权利要求1所述的非易失性半导体存储器件，其特征在于构成上述存储单元的MOS晶体管的栅极氧化膜厚与形成LSI的输入输出电路的MOS晶体管的栅极氧化膜厚实质上相等。
8. —种非易失性半导体存储器件，其特征在于呈阵列状排列有存储单元，该存储单元包含作为读出器件的第 一MOS晶体管、由作为电容耦合器件的第一电容器和作为擦除器 件的第二电容器构成的位单元、以及作为译码器件的第二MOS晶 体管和第三MOS晶体管，通过共用上述第一MOS晶体管的栅极和第一电容器、第二电 容器的一端而构成浮置栅，上述第一 MOS晶体管的源极与源极线 相连接，上述第二MOS晶体管与上述第二电容器相连接，且上述 第三MOS晶体管与上述第二电容器相连接。
9. 根据权利要求8所述的非易失性半导体存储器件，其特征在于上述第一电容器、第二电容器由各个MOS晶体管构成。
10. 根据权利要求8所述的非易失性半导体存储器件，其特征 在于上述第一电容器在N型阱区域形成，且由源极或漏极用P型 扩散层形成的MOS晶体管构成，上述第二电容器在N型阱区形成，且由源极或漏极用N型扩 散层形成的MOS晶体管构成。
11. 根据权利要求8所述的非易失性半导体存储器件，其特征 在于上述第一电容器在N型阱区形成，且由源极或漏极用P型扩 散层形成的MOS晶体管构成，上述第二电容器在N型阱区形成，且由源极或漏极用P型扩 散层形成的MOS晶体管构成。
12. 根据权利要求8所述的非易失性半导体存储器件，其特征 在于在上述位单元内还具有第四MOS晶体管，上述第四MOS晶 体管的源极与上述第一 MOS晶体管的漏极相连接。
13. 根据权利要求8所述的非易失性半导体存储器件，其特征 在于将配置在列方向上的第 一控制线和配置在行方向上的第二控 制线作为输入的逻辑门，与上述第三MOS晶体管的栅极相连接。
14. 根据权利要求13所述的非易失性半导体存储器件，其特征 在于施加于上述第二控制线上的偏压小于施加于与上述第二 MOS 晶体管的栅极连接的配置在行方向上的第三控制线上的偏压。
15. 根据权利要求12所述的非易失性半导体存储器件，其特征 在于在上述存储单元内还具有第五MOS晶体管和第六MOS晶体管，上述第五MOS晶体管分别与构成上述第二电容器的MOS晶 体管的源极或漏极以及上述第二MOS晶体管相连接，上述第六MOS晶体管分别与构成上述第二电容器的MOS晶 体管的源极或漏极以及上述第三MOS晶体管相连4妄。
16. 根据权利要求12所述的非易失性半导体存储器件，其特征 在于上述第四MOS晶体管的漏极与放大器的输入端相连接。
17.根据权利要求15所述的非易失性半导体存储器件，其特征在于上述第五MOS晶体管为PMOS,上述第六MOS晶体管为 NMOS。
18. —种非易失性半导体存储器件，其特征在于 使权利要求12所述的非易失性半导体存储器件为差动单元结构，第一位单元和第二位单元各自的上述第四MOS晶体管的漏极 与差动放大器的输入端相连接。
19. 根据权利要求18所述的非易失性半导体存储器件，其特征 在于-.上述第一位单元和上述第二位单元各自的构成上述第一电容器的MOS晶体管的阱区被共用。
20. 根据权利要求18所述的非易失性半导体存储器件，其特征 在于当从上述第 一位单元和上述第二位单元读出数据时，在上述差 动放大器上连接同样的电流负载。
21. 根据权利要求8所述的非易失性半导体存储器件，其特征 在于构成上述存储单元的MOS晶体管的栅极氧化膜厚与形成LSI 的输入输出电路的MOS晶体管的栅极氧化膜厚实质上相等。
全文摘要
本发明提供一种可按标准CMOS工艺制造的非易失性半导体存储器件，提供一种节省存储单元面积的技术。在通过在浮置栅上蓄积电荷而存储数据的非易失性半导体存储器件中，按阵列状排列包含作为读出器件的第一MOS晶体管(38、39)、由作为电容耦合器件的第一电容器(47、48)和作为擦除器件的第二电容器(49、50)构成的位单元(62、63)、以及具有第二MOS晶体管(28、29)和第三MOS晶体管(34、35)的译码器件(61)的存储单元(60)。能使可进行每个位的选择擦除的非易失性存储器阵列化，从而可以大幅度地缩小磁心面积。
文档编号G11C16/04GK101252019SQ200810004810
公开日2008年8月27日 申请日期2008年2月2日 优先权日2007年2月23日
发明者县泰宏, 山本安卫, 川崎利昭, 白滨政则 申请人:松下电器产业株式会社