专利名称：半导体存储器的电压调整器的制作方法
技术领域：
本发明涉及一种电压调整器，特别涉及一种使用于DRAM(动态随机存取存 储器)等半导体存储器的电压调整器。
背景技术：
按，随着科技日新月异，主要用于存储大量数据的半导体存储器，其存 储容量亦被发展的越来越大。当半导体科技在持续地缩小尺寸以达到更大存 储容量的同时，为使存储器具有更高的可靠度以及低功率消耗，芯片上的电 压调整器就必须要具备对内部电路提供更低供应电压的功能才能实现。对 DR AM的位线感测来说，存储器单元阵列的更新以及预充操作均会突然以及严 重地消耗电流；对高密度的DRAM来说，在芯片上设计一电压调整器，可对存 储器单元阵列提供具有充足以及适当供应电流的稳定电压电平(Vsa)是一极 具挑战难度的项目。
图1是现有DRAM电压调整器100的电路图，如图所示电压调整器100包含 一如同比较器的差动放大单元ll、 一反馈单元12、 一PMOS驱动晶体管mpll以 及一丽0S晶体管13。比较单元11包含多个晶体管111-115，顧0S晶体管112与 PM0S晶体管114串联，NMOS晶体管113与PMOS晶体管115串联。NMOS晶体管lll 的源极接地(GND)，而其漏极与画0S晶体管112、 113的源极连接。栅极与一电 压Vbiasl连接的NOMS晶体管对差动放大单元ll提供一固定电流，画OS晶体管 112自反馈单元112处检测电压Vsa 1的电平，固OS晶体管113则接收一参考电压 Vrefl。栅极相连接的PM0S晶体管114、 115组成一电流镜，PM0S晶体管114的 栅极与漏极互相连接，而其源极连接于一电源供应电压Vdd， PM0S晶体管115 连接于电源供应电压Vdd与差动放大单元ll的输出节点之间。栅极与差动放大 单元ll的输出相连接的PMOS驱动晶体管mpll可控制经由Vdd处而流至Vsal处 的供应电流给内部电路(图未示)使用。具有二电阻Rll、 R12的反馈单元12可 调整电压Vsal与参考电压Vrefl间的比例，而反々责输出电压Vfbl等于 Vsal*R12/(Rll+R12)。通常处于关闭状态的画0S晶体管13在触发信号trl升起时被开启，藉以将PM0S驱动晶体管即11的栅极端下拉至接地(GND)的电平， 以提供更多的电流至Vsal处。
在操作期间中，差动放大单元ll将反馈电压Vfbl以及参考电压Vrefl进行 比较后，再将其输出信号传送至PMOS驱动晶体管mpll，藉以控制提供给DRAM 单元阵列使用的电流以及调整内部电源供应电压Vsal。若Vsal太低且Vf b 1小 于Vrefl时，PMOS驱动晶体管mpll栅极端的电压电平会趋近接地(GND)的电平， 以拉升Vsal;当Vsal逐渐升高时，Vf bl将会被提升至Vref 1的电平，且PM0S 驱动晶体管mpll栅极端的电压电平会趋近Vdd的电平，以关闭PM0S驱动晶体管 mpll，避免Vsal继续升高。在稳定之后，电压Vfbl会等于电压Vrefl，且电压 Vsal的电压值会被调整成为Vrefh (Rll+R12)/R12。
为避免在位线感测时因电压Vsal突然降低而造成DRAM效能的降低，经由 触发信号tr l控制的薩0S晶体管13会被开启，可将PM0S驱动晶体管mpll栅极端 的电压电平下拉趋近接地(GND)的电平，以预先提供更多的电流以及将Vsa 1 的电压电平提升，此种预拉升(pre-kick)的动作可避免之后位线在感应时电 压Vsal突然降的过低。由于电压Vsa 1缺少适当的反馈机制来控制预拉升 (pre-kick)以及差动放大单元ll反应时间过慢的原因，电压Vsal非常容易形 成突然被拉升以及降低的现象。此外，在电压Vsal突然降低之前，trl将会一 直保持在高电平，将造成电压Vsal因为电源供应电压Vdd的关系而被拉升的过 高；甚者，trl会在电压Vsal突然降低之后而转变成低电平，此时，若差动放 大单元ll反应时间过慢，电压Vsal则会发生被拉升的过高或过低的状况，均 难以堪称实用。
图2是另一现有电压调整器200的电路图，如图所示电压调整器200包含 一比较单元21、 一反馈单元22、 PMOS驱动晶体管mpll、 rap22、 一控制单元23 以及开关24、 25。比较单元21包含多个丽OS晶体管211-213以及PM0S晶体管 214-215。比较单元21将反馈单元22的第一信号以及参考电压Vref2进行比较， 用以输出一摆幅较大的放大信号S1以及一摆幅较小的互补放大信号S2。雨OS 晶体管211接收一栅极电压Vbias2并提供一偏压电流至比较单元21。信号S1 控制PMOS驱动晶体管mpll,使其对DRAM存储器单元输出一内部供应电压Vsa2; 自PMOS晶体管214漏极端输出的信号S2控制控制单元23。具有二电阻R21、 R22 的反馈单元22接收参考电压Vref2,并根据电阻R21、 R22间的阻抗值比例产生 一反馈信号Vfb2至比较单元21的一输入端。PM0S驱动晶体管mp21是控制内部供应电压Vsa2的第一控制路径，PM0S驱动晶体管mp21是控制内部供应电压 Vsa2的第二控制路径，而包含PM0S晶体管231的控制单元23与比较单元21耦 接。控制单元23接收信号S2，并输出一控制电压Vl至PMOS驱动晶体管mp22的 栅极端。包含PM0S晶体管241的开关24与PM0S驱动晶体管mp22耦接并接收一触
隨OS晶体管251的开关25与PMOS驱动晶体管mp22耦接并接收触发信号tr2，用 以将控制电压VI的电平向接地端的电平下拉。
在电流消耗没有突然改变的正常操作中，电压Vsa2会藉由比较单元21、 PM0S驱动晶体管mp21以及反馈单元22的调整而保持在V^ef2* (R21+R22) /R22 的电平，比较单元21的输出信号S1亦会保持在一特定的电平，使PMOS驱动晶 体管mp22仅提供电压Vsa2的待命电流。信号S2，即组成电流镜的PMOS晶体管 214-215的栅极偏压，是设定PMOS晶体管231的栅极偏压，而输入至PMOS驱动 晶体管mp22栅极端的控制电压Vl被设定在Vdd的电压电平，直到信号tr2被拉 升为止。
在位线感测使突然大电流消耗时，NM0S晶体管251会藉由被拉升的信号 tr2而导通，并下拉PMOS驱动晶体管mp22的栅极电压Vl，用以拉升内部供应电 压Vsa2，而此种"重置"(reset)的动作可防止内部供应电压Vsa2过度的下降。 在重置之后，被下拉的触发信号tr2会将丽OS晶体管251关闭，并将PMOS晶体 管241导通，以拉升控制电压Vl至Vdd的电平，并关闭PMOS驱动晶体管mp22。
但是，在图2中，比较单元21亦会因为偏压电流仅由画OS晶体管211来提 供的关系而反应过慢，甚者，在位线开始感测时，由PMOS晶体管mp22提供至 内部供应电压Vsa2的电流可能会不足。
图3是图2中电压调整器200的时序图，其横轴代表时间，而纵轴则代表电 压。在位线感测之前，内部供应电压Vsa2会被重置。
美国专利公告第6195298号揭露另一种对半导体装置提供提供电压与电 流的电压调整器，然，其因为具有三组放大器的关系而更复杂且增加制造成 本。
有鉴于上述电压调整器以及压降转换器的缺憾，本发明人有感其未至臻 完善，遂竭尽心智，悉心研究克服，凭从事该项产业多年的经验累积，进而 研发出一种半导体存储器的电压调整器，可改善上述各种缺失者。
发明内容
本发明的主要目的，即在于提供一种用于如DRAM、 SRAM等半导体存储器 的电压调整器，可达到电路设计较简单且降低制造成本的功效者。
本发明的另一目的，即在于提供一种用于半导体存储器的电压调整器， 可使运算放大器在位线感测时的反应速度更快。
本发明的又一目的，即在于提供一种用于半导体存储器的电压调整器， 可在位线感测之前将内部供应电压重置。
为达上述目的，本发明的技术实现如下
一电流镜； 一与该电流镜耦接的第一晶体管群组，是受控于该内部供应电压； 一与该电流镜耦接的第二晶体管群组，是受控于一第一信号以及一第一参考 电压； 一与该电流镜耦接的第三晶体管群组，是受控于该第一信号以及一第 二参考电压； 一与该第一、第二与第三晶体管群组耦接的第一偏压电流源， 用以对该第一、第二与第三晶体管群组提供偏压电流；以及一与该电流镜、 该第二与第三晶体管群组耦接的驱动晶体管，用以输出该内部供应电压。
本发明的另一实施例，即在提供一种半导体存储器的电压调整器，其包 含有一具有第一与第二偏压电流源的比较单元，用于在一第一控制信号的控
制之下将一输出电压与第一以及第二参考电压进行比较，且第二偏压电流源 受一第二信号控制而导通；以及一主动驱动件，与比较单元耦接，用于输出
该输出电压。在感测操作之前，输出电压会被重置在第二参考电压；而在感 测操作中，输出电压会被维持在第一参考电压，且第二信号将第二偏压电流 源导通，以增加比较单元的操作速度；在感测操作结束后，输出电压会被重 置在第二参考电压。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合附图，作详细i^明如下。
图1是现有DRAM电压调整器的电路图。
图2是另 一现有DRAM电压调整器的电路图。
图3是图2中电压调整器的时序图。
图4是本发明电压调整器的实施例图。图5是图4中各信号的时序图。
图6是本发明电压调整器的另 一实施例图。
附图符号说明
100:电压调整器 11:比较单元
111-115:晶体管 12:反馈单元
Rll、 R12:电阻 Mpll、 13:晶体管
200:电压调整器 21:比较单元
211-215:晶体管 22:反馈单元
R21、 R22:电阻 23:控制单元
24:开关 25:开关
,21、 mp22、 231、 241、 251:晶体管 400:电压调整器 410:比较单元
600:电压调整器 610:比较单元
P41-P43、 N43-N51:晶体管。
具体实施例方式
虽然动态随机存取存储器在图标中以及下列描述中被举例来说明本发明 实施例的操作原理，然而，本发明的实施例并非限定使用于动态随机存取存
明的任何存储器单元均可使用之。
在本发明的实施例中，在大电流消耗(如位线感测时)之前，半导体存储 器的内部供应电压会被预设在一高参考电平。而当DRAM致动时，内部供应电 压会维持在一低参考电平，以保持整体装置的可靠度。在大电流消耗后，内 部供应电压会被重置在该高参考电平。而在位线感测时，为增加运算放大器 的操作速度，大偏压电流会被提供给运算放大器，故内部供应电压在大电流 消耗 一 开始时并不会降的过低。
图4是本发明电压调整器的实施例图，图5是图4中各信号的时序图。 在图4中，电压调整器400包含有一比较单元(差动运算放大器)410、 一PMOS 驱动晶体管P43以及一 丽OS晶体管N51。比较单元410将内部供应电压VCCSA 与一参考电压VA以及VCR进行比较，用以在节点0输出放大电压(节点0是 比较单元410的输出端)。丽OS晶体管N49接收电源供应电压VDD，并对比较单元410提供一偏压电流。节点0可控制PM0S驱动晶体管P43输出内部供应 电压VCCSA。
PM0S晶体管P41的源极端耦接至VDD，且其栅极端与漏极端均耦接至节 点01。同样地，PM0S晶体管P42的源极端耦接至VDD，其栅极端耦接至节点 01且其漏极端均耦接至节点0。 PM0S晶体管P41、 P42组成一电流镜。
丽OS晶体管N41的源极端耦接于丽OS晶体管N42的漏极端，其栅极端 耦接于信号TRD41N(信号TRD41的反相信号)，且其漏极端耦接于节点01。信 号TRD41是在半导体存储器读取、写入或更新操作时被启动。
丽OS晶体管N42的源极端耦接于节点02,其栅极端耦接于信号VCCSA， 且其漏极端耦接蘭OS晶体管N41的源极端。NMOS晶体管N41、 N42组成第一 晶体管群组。
画OS晶体管N43的源极端耦接于画OS晶体管N44的漏极端，其4册极端 耦接于信号TRD41且其漏极端耦接于节点01。
画OS晶体管N44的源极端耦于节点02，其4册极端耦接于信号VCCSA，且 其漏极端耦接應OS晶体管N43的源极端。画OS晶体管N43、 N44组成第二晶 体管群组。
NMOS晶体管N45的源极端耦丽OS晶体管N46的漏极端，其栅极端耦接 于信号TRD41,且其漏极端耦接于节点O。
丽OS晶体管N46的源极端耦于节点02，其一册极端耦接于参考电压VA, 且其漏极端耦接丽OS晶体管N45的源极端。丽OS晶体管N45、 N46组成第三 晶体管群组。
丽OS晶体管N47的源极端耦画OS晶体管N48的漏极端，其栅极端耦接 于信号TRD41N,且其漏极端耦接于节点O。
丽OS晶体管N48的源极端耦于节点02，其栅极端耦接于参考电压VCR, 且其漏极端耦接丽OS晶体管N47的源极端。丽OS晶体管N47、 N48组成第四 晶体管群组。
NMOS晶体管N49的源极端接地，其4册极端耦4妻于VDD,且其漏极端耦接 于节点02。丽OS晶体管N50的源极端接地，其一册极端耦接于信号TRD42，且 其漏极端耦接于节点02。丽OS晶体管N49、 N50对比较单元410提供偏压电 流。此外，丽OS晶体管N49永远导通，而画OS晶体管N50的导通与否受控 于信号TRD42。丽OS晶体管N49、 N50可受控于一由其它偏压电路提供的固定电压，而被动电阻器可对比较单元410提供偏压电流。
丽0S驱动晶体管N51的源极端接地，其栅极端耦接于信号TRD43，且其 漏极端耦接于节点O。丽0S晶体管N51是一较弱的晶体管，其在位线开始感 测时设定节点0的电压。
在图5中，VA显示为1. 4V且VCR显示为1. 8V(举例说明而已，并非限定 为此值)，故画OS晶体管N46、 N46永远导通。此外，丽OS晶体管N42、 N44 亦因为其栅极电压VCCSA为1.4V或1. 8V的关系而永远导通。
当DRAM在预充电时，信号TRD41是低逻辑电平，而信号TRD41N为高逻 辑电平，故画OS晶体管N41、 N47会被导通而NMOS晶体管N43、 N45会被关 闭。因此，比较单元410接收VCR(1.8V)做为参考电平(即图5中的OP-ref), 且VCCSA会—皮预设为1. 8V。此较高的预设电位可防止位线感测时内部供应电 压VCCSA降的过低。
当DRAM进行读取、写入或更新时，信号TRD41是高逻辑电平，而信号 TRD41N为低逻辑电平，故丽OS晶体管N41、N47会被关闭而NMOS晶体管N43、 N45会被导通。因此，比较单元的参考电平VA为1. 4V，且VCCSA会被调整为 1. 8V。
在图5中的Tl期间，信号TRD41变成高逻辑电平使位线准备进行感测， 此时，VCCSA尚未消耗大电流并维持在1. 8V。在Tl期间后，位线开始进行感 测，VCCSA会下降并保持在1. 4V,用以维持整体装置的可靠度。在DRAM完成 整体操作并回复到预充电状态时，信号TRD41会回到低逻辑电平，用以将 VCCSA重设在1. 8V。本实施例中即意味着在DRAM完成整体操作并回复到预充 电状态时，VCCSA会被重设在一较高的电压电平，而在一般的现有技术中， VCCSA仅在位线开始感测时会被重设。
信号TRD42是作为DRAM感测之用，在TRD42为高逻辑电平(NMOS晶体管 N50被导通)时，比较单元410在位线感测时具有较快的速度，用以避免VCCSA 降的过低。在TRD42为高逻辑电平的期间，比较单元410的偏压电流是由麵OS 晶体管N49、 N50来提供，且比较单元410具有较快的反应速度。在比较单元 410将VCCSA维持在1.4V(VA)后，TRD42会变成低逻辑电平来将丽OS晶体管 N50关闭，用以降低偏压电流以及比较单元410的^电。
在Tl期间(TRD41为高逻辑电平但位线尚未开始感测)，最好是将节点0 的电压电平维持在远离电源供应电压VDD的电平，并提供些许的子阈值(sub-threshold)电流，使其流经PM0S驱动晶体管P43至VCCSA。因此，在 信号TRD41的电平被提升后，信号TRD43会变成高逻辑电平，用以导通丽0S 晶体管N51,并将节点0的电压电平维持在远离电源供应电压VDD的电平。 此时，比较单元410的参考输入(0P-ref)在1. 4V与1. 8V间切换。
在此实施例中，当DRAM在预充电状态时，VCCSA会被预设在1. 8V，在 DRAM完成整体操作并回复到预充电状态时，VCCSA会被设在1. 4V，故其在较 大范围的电源供应电压VDD中亦可轻易的被控制。
图6是本发明电压调整器的另一实施例图。电压调整器600包含有一比 较单元(差动运算放大器)610、 一 PMOS驱动晶体管P43以及一 應OS晶体管 N51。比较单元610包含丽OS晶体管N43-N50以及PMOS晶体管P41-P42。比 较单元610的电路结构以及功能与图4中的比较单元410非常类似。NMOS晶 体管N43的栅极端与电源供应颠压VDD耦接，而非信号TRD41。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰， 因此本发明的保护范围当视本发明的申请专利范围所界定者为准。
权利要求
1、一种半导体存储器的电压调整器，其包含有电流镜；第一晶体管群组，与该电流镜耦接，并受控于一内部供应电压；第二晶体管群组，与该电流镜耦接，并受控于一第一信号以及一第一参考电压；第三晶体管群组，与该电流镜耦接，并受控于该第一信号以及一第二参考电压；；第一偏压电流源，与该第一、第二以及第三晶体管群组耦接，用以对该第一、第二以及第三晶体管群组提供一第一偏压电流；以及驱动晶体管，与该电流镜、该第二晶体管群组以及该第三晶体管群组耦接，用以输出该内部供应电压。
2、 根据权利要求l所述的半导体存储器的电压调整器，其中，该第一晶 体管群组包含第一晶体管，具有与该电流镜耦接的第一端、与一电源供应端耦接的控 制端以及一第二端；以及第二晶体管，具有与该第一晶体管的第二端耦接的第一端、与该内部供 应电压耦接的控制端以及与该第 一偏压电流源耦接的第二端。
3、 根据权利要求l所述的半导体存储器的电压调整器，其中，该第二晶 体管群组包含第三晶体管，具有与该电流镜耦接的第一端、与该第一信号耦接的控制 端以及一第二端；以及第四晶体管，具有与该第三晶体管的二端耦接的一端、与该第一参考电 压耦接的控制端以及与该第 一偏压电流源耦接的第二端。
4、 根据权利要求l所述的半导体存储器的电压调整器，其中，该第三晶 体管群组包含第五晶体管，具有与该电流镜耦接的第一端、与该第一信号的反相信号 耦接的控制端以及一第二端；以及第六晶体管，具有与该第五晶体管的第二端耦接的第一端、与第二参考 电压耦接的控制端以及与该第 一偏压电流源耦接的第二端。
5、 根据权利要求l所述的半导体存储器的电压调整器，其中，该第一偏 压电流源受控于一固定电压以及一电源供应电压中的任一者。
6、 根据权利要求l所述的半导体存储器的电压调整器，还包含第二偏压电流源，与该第一、第二以及第三晶体管群组耦接，并在第二信号的控制下， 对该第 一、第二以及第三晶体管群组提供一第二偏压电流。
7、 根据权利要求l所述的半导体存储器的电压调整器，还包含一电平保 持元件，与该电流镜以及该驱动晶体管耦接，并在第三信号的控制下设定该 电流镜输出端的电压电平。
8、 根据权利要求l所述的半导体存储器的电压调整器，其中，该第一信 号与该半导体存储器在读取、写入或更新时被启动。
9、 根据权利要求6所述的半导体存储器的电压调整器，其中，该第二信 号与该第一信号被启动时增加该电压调整器的操作速度。
10、 根据权利要求7所述的半导体存储器的电压调整器，其中，该第三 信号用于设定该电流镜输出端的电压电平。
11、 根据权利要求2所述的半导体存储器的电压调整器，其中，该第一晶 体管群组还包含第八晶体管，具有一与该电流镜耦接的第一端、与该电源供应端耦接的 控制端以及一第二端；以及第九晶体管，具有与该第八晶体管的第二端耦接的第一端、与该内部供 应电压耦接的控制端以及与该第 一偏压电流源耦接的第二端。
12、 一种半导体存储器的电压调整器，用于自一电源供应端产生一内部 供应电压，该电压调整器包含有比较单元，具有第一与第二偏压电流源，该比较单元在一第一信号的控 制下对该内部供应电压以及一第一与第二参考电压进行比较，该第二参考电 压高于该第一参考电压，在第二信号的控制下，该第一偏压电流源以及该第 二偏压电流源永远导通；以及驱动晶体管，与该比较单元耦接，并输出该内部供应电压；其中，在该半导体存储器进行感测之前，该内部供应电压会被重置在第 二参考电压的电平；在感测期间，该内部供应电压会被维持在该第一参考电 压的电平；在感测结束后，该内部供应电压会被重置在第二参考电压的电平；在感测时，该第二信号会^^皮启动，用以导通该第二偏压电流源，以增加该比较单元的操作速度。
13、 根据权利要求12所述的半导体存储器的电压调整器，还包含一电平 保持元件，与该比较单元耦接，并在一第三信号的控制下设定该比较单元输出端的电压电平；其中，该半导体存储器被启动且在进行感测之前，该第三 信号用于设定该比较单元输出端的电压电平。
14、 根据权利要求12所述的半导体存储器的电压调整器，其中，该比较单元包含有 电流镜；第一晶体管群组，与该电流镜耦接，并受控于该内部供应电压； 第二晶体管群组，与该电流镜耦接，并受控于该第一信号以及该第一参 考电压；第三晶体管群组，与该电流镜耦接，并受控于该第一信号以及该第二参 考电压。
15、 根据权利要求12所述的半导体存储器的电压调整器，其中，该第一 偏压电流源受控于 一 固定电压以及 一 电源供应电压中的任 一 者。
16、 根据权利要求12所述的半导体存储器的电压调整器，其中，该第一 信号与该半导体存储器在读取、写入或更新时被启动。
17、 根据权利要求12所述的半导体存储器的电压调整器，其中，该第二 信号与该第一信号被启动时增加该电压调整器的操作速度。
全文摘要
本发明提供一种半导体存储器的电压调整器，其包含有具有第一与第二偏压电流源的比较单元，用以在一第一控制信号的控制之下将一输出电压与第一以及第二参考电压进行比较，且第二偏压电流源受一第二信号控制而导通；以及一主动驱动件，与比较单元耦接，用以输出该输出电压。在感测操作之前，输出电压会被重置在第二参考电压；而在感测操作中，输出电压会被维持在第一参考电压，且第二信号将第二偏压电流源导通，以增加比较单元的操作速度；在感测操作结束后，输出电压会被重置在第二参考电压。
文档编号G11C11/407GK101556821SQ200810091119
公开日2009年10月14日 申请日期2008年4月7日 优先权日2008年4月7日
发明者周敏忠, 姚泽华 申请人:晶豪科技股份有限公司