专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及具有触发器型存储单元的半导体集成电路，特别是涉及一
种以扩大向存储单元的写入动作裕度(margin)为目的的半导体集成电路。
背景技术：
近年来，随着工艺的微细化，在具有如静态型随机访问存储器(SRAM) 那样的触发器型存储单元的半导体集成电路中，因构成存储单元的各个晶 体管的特性偏差、电源电压的低电压化，使得设计出具有安定特性的存储 单元变得非常困难。并且，作为其结果，因存储单元的动作裕度的劣化引 起的半导体集成电路的成品率降低成为问题。这里，所谓存储单元的动作 裕度是指，表示写入时的写入容易度的写入裕度、针对读出时或数据保持 时的噪声的裕度即静态噪声裕度。 一般，写入裕度和静态噪声裕度具有若 满足一方的特性，则另一方的特性裕度就会减少的相反特性。
一般，单端口的SRAM的存储单元由6个晶体管构成。在由多个SRAM
的存储单元构成的存储单元阵列中，在进行写入访问时，通过字线使选择 存储单元的访问晶体管的栅极导通，从位线将数据写入存储单元内。但是， 这时，连接在同一字线上的非选择存储单元的访问晶体管也同时导通，在 存储单元内的触发器的低(Low)电平侧的存储节点，流入被预充电到电 源Vdd电平的电荷。其结果，在静态噪声裕度较小的存储单元中，存在低 电平侧的电位上升，触发器反相，从而使存储的数据被破坏的问题。伴随 着半导体集成电路的工艺的微细化，静态噪声裕度不断减小，所述问题不 断深刻。
作为针对该问题的现有技术，存在下述的方法存储单元使用8个晶 体管构成的存储单元，写入时，不管选择单元还是非选择单元，先进行读 出动作，在将读出数据锁存后，写回该数据，以防止数据的破坏(例如参 照非专利文献l)。在图4表示过去的半导体集成电路的构成，在图5表
示该电路的动作时间图。另外，在图4的构成要素中，对于设置多个的部 件，在符号后面附记分支编号分别进行识别(例如，存储单元210 — 1、存 储单元210—2)。
在存储单元阵列200中，多个存储单元210矩阵状地排列。各个存储 单元210为相同的结构。另外，存储单元阵列200具有在存储单元210的 每行布线的1对字线(RWL和WWL)、在存储单元210的每列布线的读 位线(RBL1和RBL2)、以及在存储单元210的每列布线的1对位线(WBL1 和XWBL1的对、WBL2和XWBL2的对)。
存储单元210如图4所示，由PMOS晶体管QP1 、 QP2和NMOS晶 体管QN1 QN6的8个晶体管构成。
PMOS晶体管QP1、 QP2和NMOS晶体管QN1、 QN2构成存储数据 的触发器。
NMOS晶体管QN3漏极连接在写位线对的一方的写位线(例如在存 储单元210—1中为WBL1) ， NMOS晶体管QN4漏极连接在写位线对的 另一方的写位线(例如在存储单元210—1中为XWBL1)。
NMOS晶体管QN5栅极连接在触发器的其中一方的存储节点上， NMOS晶体管QN6的栅极连接在读取字线RWL。由此，成为存储节点的 数据读出到读位线(例如在存储单元210为RBL1、在存储单元210—2为 RBL2)的结构。
变换器(inverter) 220，设于存储单元阵列200的每列，放大该列的 读位线的数据并输出。具体地，变换器220 — 1放大并输出读位线RBL1 的数据，变换器220 — 2放大并输出读位线RBL2的数据。
锁存电路230，设于存储单元阵列200的每列，连接在该列的读位线 上，保持读出的数据。例如锁存电路230—1在控制信号DL为低电平时锁 存读位线RBL1的数据。
多路转换器240设于存储单元阵列200的每列，根据列地址信号选择 输入数据DIN和该列的变换器220的输入中的某一个。例如，多路转换器 240_1根据列地址信号CA1来选择输入数据DIN和输出DOl (锁存电路 230_1的输出)中的某一个。
写入电路250由AND电路251、AND电路252、NMOS晶体管QNIO、
QN11构成。例如，在写入电路250—1中，在AND电路251、 AND电路 252将输出DI1和写入控制信号WE输入。另夕卜，NMOS晶体管QN10由 AND电路251的输出控制，向写位线WBL1或WBL2供给接地电平。 NMOS晶体管QN11由AND电路252的输出控制，向写位线XWBL1或 XWBL2供给接地电平。
多路转换器260将锁存电路230—1、 2的各自的输出DOl、 D02作 为输入，通过列地址信号CA，将输出DOl和D02中的某一个作为输出 数据DOUT输出。
利用图5的动作时间图对在图4所示的半导体集成电路的动作进行说明。
在不对存储单元210—1、 2进行访问的非选择状态下，读取字线RWL 和写入字线WWL为低电平，存储单元210 — 1、 2的NMOS晶体管Q3、 Q4、 Q6为非导通。
写位线WBL1、 WBL2、 XWBL1、 XWBL2和读位线RBL1、 RBL2通 过预充电电路(未图示)，被到电源Vdd电平。
另外，写入控制信号WE、列地址信号CA1、 CA2、 CA为低电平。
向存储单元210进行的写入周期时，首先，尽管是在写入周期，读取 字线RWL从低电平向高电平迁移。由此，NMOS晶体管QN6导通，不管 是选择还是非选择存储单元，都将在存储单元210—1、 2的数据读出。在 图5中，例示了在存储节点nl (参照图4)存储高位数据，NMOS晶体管 QN5导通的情况。
接着，读位线RBL1上的电荷通过NMOS晶体管QN5、 QN6放电， 电位从高电平即Vdd电平逐渐地下降。虽未在图5表示，同样地，连接在 存储单元210—2的读位线RBL2也遵从存储数据或放电，或维持在Vdd 电平。
接着，读位线RBL1的电位达到变换器220的阈值即1/2Vdd后，输 出DOl的电平反相，从低电平迁移到高电平。
之后，控制信号DL迁移到低电平，锁存输出DOl、 D02的电平。这 时，列地址信号CA1、 CA2分别被设定为高电平和低电平，与选择存储单 元即存储单元210—1对应的多路转换器240—1从输入数据DIN和输出
DOl中选择输入数据DIN。由此，输出DI1被设定为输入数据DIN的写 入电平即低电平。同时，与非选择存储单元即存储单元210—2对应的多 路转换器240—2从输入数据DIN和输出DO2中，选择输出D02。由此， 输出DI2被设定为输出D02的值。
接着，开始进行将读出的数据写回的动作。即写入控制信号WE向高 电平迁移，在与存储单元210—1对应的写入电路250_1中，AND电路 251的输出成为高电平。由此，NMOS晶体管QN10导通，写位线WBL1 从电源Vdd电平开始放电，向接地电平迁移。另外，写位线XWBL1维持 在Vdd电平。
同时，与非选择存储单元即存储单元210_2对应的写入电路250—2 也动作，写位线WBL2或XWBL2放电。
接着，写入字线WWL向高电平迁移，存储单元210—1、 2的NMOS 晶体管QN3、 QN4导通。然后，写位线WBL1、 XBWL1的数据被写入存 储单元210—1，另外，写位线WBL2、XWBL2的数据被写入存储单元210 —2。
写入确定后，写入字线WWL向低电平迁移，写入控制信号WE向低 电平迁移。由此，写位线WBL1、 WBL2、 XWBL1、 XWBL2通过，预充 电电路(未图示)，被充电到Vdd电平。
接着，在从存储单元210—1进行的读出周期时，如图5所示，只进 行上述写入周期时的读出动作。即，读取字线RWL向高电平迁移，将存 储单元210 — 1、 2的数据读出到读位线RBL1、 RBL2，多路转换器260按 照列地址信号CA的值，将由锁存电路230 — 1、 2锁存的输出D01、 D02 中的某一个向外部输出。
如以上，在非专利文献l所示的半导体集成电路中，在写入周期时也 先行进行读出动作，在构成各存储单元阵列的每列锁存输出数据。接着， 经过多路转换器，选择外部输入数据和读出数据中的某一个之后，通过写 入电路，将数据写回到存储单元。由此，在使写入字线向高电平迁移时， 即使因从非选择存储单元中的写位线向存储单元节点的电荷流入而产生 存储数据破坏，也可以将破坏前的数据写回。即根据该半导体集成电路可 以保障非选择存储单元的数据。
非专利文献1: "2007 Symposium on Circuits Digest of Technical Papers"、 p.256—257。
但是，在非专利文献l记载的半导体集成电路中，在写入周期时也需 要先进行读出动作，所以存在写入周期时间较长的问题点。
另外，在写入周期时中，为了进行读出动作而进行读位线的充放电。 因此，与由本来的写位线进行的仅数据写入的动作相比，存在消耗电流增 大的问题点。
进而，还存在需要在构成存储单元阵列的存储单元每列设置锁存电路 和多路转换器电路，从而使面积增大的问题。
发明内容
本发明着眼于上述问题，其目的在于，在具有如SRAM那样的触发器 型存储单元的半导体集成电路中，可以避免写入周期时的非选择存储单元 的数据破坏，并且縮短周期时间，并降低消耗功率，并抑制面积增大。
为了解决上述问题，在本发明的半导体集成电路中，在写入动作时， 使字线的电位在写入周期开始后的规定期间即第1期间比所述第1期间后 的规定期间即第2的期间低。并且，在第1期间，放大位线对的位线彼此 间的电位差。
例如本发明的一方式是一种半导体集成电路，其具有 矩阵状配置的多个存储单元；
对应所述多个存储单元的每行而布线的多个写入字线和多个读取字
线；
对应所述多个存储单元的每列而布线的多个写位线和多个读位线； 对应各个写位线设置，放大对应的写位线的电位的多个读出放大器；
和
对应所述多个存储单元的每行配置，驱动对应的行的写入字线的多个 写入字线驱动器；
各个存储单元包括具有存储数据的一对存储节点的触发器、连接在 对应的写位线和写入字线上的写用晶体管、和连接在对应的读位线和读取 字线上的读用晶体管；
在写入周期时，被选择的写入字线驱动器驱动对应的写入字线，使得 对应的写入字线的电位，在写入周期开始后的规定期间即第l期间，低于 所述第1期间后的规定期间即第2期间；
各个读出放大器在所述第1期间中，放大对应的写位线的电位。 由此，在写入动作时，可以抑制从位线向存储单元的电荷流入。因此， 可以抑制非选择存储单元的存储数据破坏。
根据本发明，在具有如SRAM的触发器型存储单元的半导体集成电路
中，可以避免写入周期时的非选择存储单元的数据破坏，并且縮短周期时 间并降低消耗功率，进而抑制面积增大。
图1是表示本发明的实施方式所涉及的半导体集成电路100的构成的 框图。
图2是表示电源控制电路180的构成的框图。
图3是表示半导体集成电路100的动作的时间图。
图4是表示过去的半导体集成电路的构成的框图。
图5是表示过去的半导体集成电路的动作的时间图。
符号的说明
100 —半导体集成电路，110—存储单元阵列，lll一存储单元，120_ 读出放大器，130_变换器，140 —写入电路，141一AND电路，142—AND 电路，150 —读取字线驱动器，160 —写入字线驱动器，170—多路转换器， 180—电源控制电路，181 —延迟电路，182—NAND电路，183—NAND电 路，RWL —读取字线，WWL—写入字线，WE—写入控制信号，DIN—输 入数据，LSE —控制信号，DOUT—输出数据，QN1 QN11—NMOS晶体 管，QP1 QP6—PMOS晶体管，CA、 CA1、 CA2 —列地址信号，DOl、 D02 —输出，WBL1、 WBL2 —写位线，XWBL1、 XWBL2 —写位线。
具体实施例方式
下面，参照附图对本发明的实施方式进行说明。
图1是表示本发明的实施方式所涉及的半导体集成电路100的构成的
框图。半导体集成电路100如图1所示，具有存储单元阵列110、读出放 大器120、变换器130、写入电路140、读取字线驱动器150、写入字线驱 动器160和多路转换器170。另外，在这些构成的要素中，对于设置多个 的部件，在符号后面附记分支编号来分别进行识别(例如存储单元阵列110 —1、 110—2等)。
存储单元阵列110具有以矩阵状配置的多个存储单元111。在图1中， 图示了 1行2列的存储单元111，为了识别各个存储单元111，在符号后 面附记分支编号(存储单元lll一l、 2)。
另外，存储单元阵列110具有在存储单元111的每行布线的1对字线 (例如RWL和WWL)、在存储单元111的每列布线的读位线(例如RBL1、 RBL2)、和在存储单元111的每列布线的1对写位线(例如WBL1和 XWBL1的对、WBL2和XWBL的对)。读取字线RWL是在读出时使用 的字线，写入字线WWL是写入时使用的字线。
各个存储单元lll和过去的存储单元的结构相同。具体地，存储单元 111由PMOS晶体管QP1、 QP2、 NMOS晶体管QN1 QN6的8个晶体管 构成。PMOS晶体管QP1、 QP2、 NMOS晶体管QN1、 QN2构成存储数据 的触发器。
NMOS晶体管QN3漏极连接在写位线对的其中一方的写位线(例如 在存储单元111 _1为WBL—1)上，源极连接在触发器的其中一方的存 储节点上。另外，NMOS晶体管QN4漏极连接在写位线的另外一方的写 位线(例如在存储单元lll一l为XWBL1)上，源极连接在触发器的另外 一方的存储节点上。另外，NMOS晶体管QN3、 QN4的栅极均连接在写 入字线WWL上。另外，NMOS晶体管QN3、 QN4也称为访问晶体管。
NMOS晶体管QN5、 QN6被构成为栅极分别与触发器的一方的存 储节点、读取字线RWL连接，将存储节点的数据读出到该存储单元111 对应的读位线(在存储单元111一1为读位线RBL1)。
读出放大器120设于存储单元阵列110的每列。读出放大器120由控 制信号LSE起动，放大对应的列中的写位线彼此间的电位差。例如读出放 大器120 — 1放大写位线WBL1和XWBL1的电位差。
变换器130设于存储单元阵列110的每列，放大该列的读位线的数据
并输出。具体地，变换器130—1放大并输出读位线RBL1的数据，变换 器130_2放大并输出读位线RBL2的数据。
写入电路140设于存储单元阵列110的每列。各个写入电路140由列 地址信号(该例中为CA1或CA2)、写入控制信号WE控制，将输入数 据DIN写入存储单元111。具体地，各个写入电路140具有NMOS晶体 管QNIO、 QNll、 AND电路141和AND电路142。
AND电路141输入列地址信号、输入数据DIN的反相信号和写入控 制信号WE。另外AND电路142输入列地址信号、输入数据DIN和写入 控制信号WE。
NMOS晶体管QN10由AND电路141控制，向对应的列的一方的写 位线(例如在写入电路140_1为WBL1)供给接地电平。另外，NMOS 晶体管QNll向另外一方的写位线(例如在写入电路140—1为XWBLl)
供给接地电平。
读取字线驱动器150对应存储单元阵列110的各行而配置，驱动对应 的行的读取字线。各个读取字线驱动器150根据行(row)地址信号(未 图示)来选择动作。
写入字线驱动器160对应存储单元阵列110的各行而配置，驱动对应 的行的写入字线。写入字线驱动器160也通过行地址信号(未图示)来选 择动作。
多路转换器170将变换器130—1、 2的各自的输出(DOl和D02) 作为输入，根据列地址信号CA将DOl和D02中的某一个作为输出数据 (DOUT)输出。
图2是表示向写入字线驱动器160供给电源的电源控制电路180的构 成的框图。电源控制电路180为多个写入字线驱动器160所共有。
电源控制电路180如图2所示，具有延迟电路181、 NAND电路182、 NAND电路183、 PMOS晶体管Q5、 Q6。
NAND电路182是将写入控制信号WE和延迟电路181的输出作为输 入的NAND电路。NAND电路183是将NAND电路182的输出、写入控 制信号WE作为输入的NAND电路。
PMOS晶体管QP5源极连接在比电源电平Vdd低的电平即Vdd—a上，
栅极连接在NAND电路182上。另外，PMOS晶体管QP6源极连接在Vdd 电平，栅极连接在NAND电路183上。另外，PMOS晶体管QP5、 QP6 的漏极一起连接在写入字线驱动器160的电源上。
另外，Vdd—a电平即使在写入字线达到该电平，也被设定为不破坏 存储单元的存储数据的电平。
(半导体集成电路100的动作)
下面利用图3的动作时间图对半导体集成电路100的动作进行说明。
在不对任意一个存储单元进行访问的非选择状态下，读取字线RWL 和写入字线WWL为低电平。这时，存储单元111 — 1、 2的NMOS晶体 管QN3、 QN4、 QN6处于非导通。
另外，写位线WBL1、 WBL2、 XWBL1、 XWBL2和读位线RBL1、 RBL2通过预充电电路(未图示)，被充电到电源Vdd电平。另外，写入 控制信号WE、列地址信号CA1、 CA2、 CA为低电平。 (写入周期时)
向存储单元111进行的写入周期时，和过去的半导体集成电路不同， 读取字线RWL、或读位线RBL1、 RBL2不动作。
首先，写入控制信号WE迁移到高电平后，存储单元111 — 1、 2的 NMOS晶体管QN3、 QN4导通。
这里，作为写入的对象，例如选择存储单元111 — 1。这时，在与存储 单元lll一l对应的写入电路140 — 1中，事先，列地址信号CA1向高电 平迁移，根据输入数据DIN的电平，AND电路141的输出成为高电平。 由此，NMOS晶体管QN10导通，写位线WBL1从电源电平Vdd开始放 电，向接地电平迁移。另一方面，写位线XWBL1维持在Vdd电平。
接着，虽然写入字线WWL向高电平迁移，但首先，在电源控制电路 180中，NAND电路182的输出向低电平迁移，NAND电路183的输出成 为高电平。这时，PMOS晶体管QP5导通，PMOS晶体管QP6为非导通。 因此，写入字线驱动器160的电源电平成为比Vdd低的Vdd—a电平，写 入字线WWL的高电平成为Vdd—a电平。
由于写入字线WWL向Vdd—a电平迁移，从而根据在非选择状态的 存储单元111_2内的触发器中存储的数据，写位线WBL2、 XWBL2中的 某一个被放电。通过使写入字线WWL成为Vdd—(x电平，从而抑制从写 位线向存储单元111一2流入电荷，由此，可以抑制非选择的存储单元lll 一2的存储数据被破坏。
写位线WBL2或XWBL2的电平与电源电平Vdd相比降低100mV左 右，若成为读出放大器120—2可以放大写位线WBL2和XWBL2的电位 差的电平，则控制信号LSE向高电平迁移。由此，写位线WBL2和XWBL2 中的一个迅速地向接地电平迁移，完成放大动作。
接着，若电源控制电路180中的延迟电路181的输出反相，NAND 电路182的输出向高电平迁移，则PMOS晶体管QP5成为非导通。与此 同时，NAND电路183的输出向低电平迁移，PMOS晶体管QP6导通， 写入字线驱动器160的电源被供给Vdd电平。由此，写入字线WWL的电 平从Vdd—a电平向Vdd电平迁移。
由于写入字线WWL的电平向Vdd电平升高，从而在由写入电路140 和读出放大器120驱动的写位线WBL1、 WBL2、写位线XWBL1、 XWBL2 的电位可以迅速、无误动作地写入到存储单元lll一l。
向存储单元111 — 1的写入完成后，在写入控制信号WE向低电平迁 移，写入字线WWL向低电平迁移后，写位线WBL1、 WBL2和写位线 XWBL1、 XWBL2通过预充电电路(未图示)，被充电到电源Vdd电平。 (读出周期时)
另一方面，从存储单元lll进行读出周期时的动作，和过去半导体集 成电路相同。即读取字线RWL向高电平迁移，将存储单元lll一l、 2的 数据读出到读位线RBL1、 RBL2，多路转换器170根据列地址信号CA的 值，将输出DOl、 D02中的某一个向外部输出。
另夕卜，控制信号LSE被设定为低电平，由此，读出放大器120在读出 时不动作。结果，可以抑制消耗功率。
下面，总结半导体集成电路100的特征。 (1)在半导体集成电路100中，在写入时，不需要先进行读出动作。 因此，可以抑制在写入字线向高电平迁移时的非选择存储单元的数据破 坏，并且能使周期时间高速化。
即在本实施方式中，通过使写入字线的高电平的电位首先成为比电源
Vdd低的Vdd—a，来防止连接在同一字线上的非选择存储单元的数据破 坏，同时将写位线放电。然后，用读出放大器进行放大，之后使写入字线 的电位向更高的Vdd电平迁移。由此，可以将数据迅速地写回到存储单元。
通过将写入字线的电平降低到Vdd—a，与是Vdd情况下相比，位线 的放电速度减缓。但是，过去的半导体集成电路的构成中，在读出时若读 位线的电平不下降到1/2Vdd，则无法确定与读位线相连的变换器的输出 (参照图5)。与此相对，在本实施方式中，通过用读出放大器进行差动 放大，写位线的电平只需从Vdd电平开始降低100mV程度，就可以确定 数据(参照图3)。
例如，在电源Vdd为l.OV时，过去的半导体集成电路的存储单元对 读位线进行放电的能力为10pA，半导体集成电路100的存储单元对写位 线进行放电的能力为5pA。这种情况，若读位线和写位线的布线容量相同， 则对过去的半导体集成电路对读位线进行放电到0.5V为止的时间(图5 的t2)和半导体集成电路100对写位线进行放电到0.9V为止的时间(图3 的tl)进行比较，半导体集成电路100快2.5倍。即在半导体集成电路100 中，可以使周期时间高速化。
进而，过去的半导体集成电路在读位线的放电后，需要在锁存数据后 开始写入动作、然后驱动写位线进行写入的时间。与此相对，在半导体集 成电路100中，写位线的电平是确定的，可以只提高写入字线的电平来进 行写入，可以使周期时间高速化。
(2) 在过去的半导体集成电路中，在写入时，也需要对读取字线和 读位线进行充放电。与此相对，在半导体集成电路100中，在写入时，不 需要使读取字线和读位线动作，可以降低消耗功率。
(3) 在过去的半导体集成电路中，需要在构成存储单元阵列的存储 单元每列配置锁存电路和多路转换器电路，使得面积增大。与此相对，在 半导体集成电路100中，在各列只配置读出放大器即可，可以抑制面积增 加。过去的半导体集成电路的锁存电路一般由触发器和传输门(transfer gate)构成，和半导体集成电路100的读出放大器面积相同，可以省略多 路转换器的面积。
如上述根据本实施方式，可以获得在所述(1) (3)记述的效果，
其实用效果较大。
另外，本发明所述存储单元的构成不限于所述的例子。例如，由6个 晶体管构成的存储单元也适用。
另外，各构成要素理论上也可以在可能的范围进行各种组合。 产业上的利用可行性
本发明所涉及的半导体集成电路具有避免写入周期时的非选择存储 单元的数据破坏，縮短周期时间，并降低消耗功率，而且可以抑制面积增 大的效果，作为具有触发器型存储单元的半导体集成电路等有益。
权利要求
1. 一种半导体集成电路，其具有以矩阵状配置的多个存储单元；对应所述多个存储单元的每行而进行布线的多个写入字线和多个读取字线；对应所述多个存储单元的每列而进行布线的多个写位线和多个读位线；对应各个写位线而设置，放大对应的写位线的电位的多个读出放大器；和对应所述多个存储单元的每行而配置，驱动对应的行的写入字线的多个写入字线驱动器；各个存储单元包括具有存储数据的一对存储节点的触发器、与对应的写位线和写入字线连接的写用晶体管、和与对应的读位线和读取字线连接的读用晶体管；在写入周期时，被选择的写入字线驱动器驱动对应的写入字线，使得对应的写入字线的电位，在写入周期开始后的规定期间即第1期间，低于所述第1期间后的规定期间即第2期间；各个读出放大器在所述第1期间中，放大对应的写位线的电位。
2. 根据权利要求l所述的半导体集成电路，其特征在于，在所述写入周期时，所述读取字线和读位线不动作。
3. 根据权利要求1所述的半导体集成电路，其特征在于， 在读出周期时，所述读出放大器不动作。
4. 根据权利要求1所述的半导体集成电路，其特征在于， 还具有与所述字线驱动器的电源连接的电源控制电路；被选择的字线的电位由所述电源控制电路控制。
全文摘要
本发明提供一种半导体集成电路，其在写入时，通过被选择的写入字线驱动器驱动对应的写入字线，使得对应的写入字线的电位，在写入周期开始后的规定期间即第1期间，比所述第1期间后的规定期间即第2期间低，并且，通过各个读出放大器(120)，在所述第1期间中，放大对应的写位线的电位。由此，在具有如SRAM的触发器型存储单元的半导体集成电路中，可以避免写入周期时的非选择存储单元的数据破坏，并且缩短周期时间并降低消耗功率，进而抑制面积增大。
文档编号G11C11/413GK101388244SQ200810135868
公开日2009年3月18日 申请日期2008年7月17日 优先权日2007年9月13日
发明者铃木利一 申请人:松下电器产业株式会社