专利名称：快闪存储设备的制作方法
技术领域：
本发明一般涉及快闪存储设备，而且更具体地，涉及能够利用自升压在 读操作中防止干扰的快闪存储设备。
背景技术：
随着移动和多媒体产品市场的增长，对即使断电也能保持数据的高容量 非易失性存储器(例如电可编程和可擦除快闪存储器)的需求不断增长。作 为这种需求的结果，各种类型的快闪存储器已经被开发出来。
通常所用的快闪存储器类型包括NOR快闪存储器和NAND快闪存储 器。它们使用不同布置的单位存储单元。NOR快闪存储器由于利用了沟道 热电子(CHE)注入编程机制而具有较高的编程速率，以及由于它的单元阵 列结构而具有较好的随机存取属性。然而，NOR快闪存储器比NAND快闪 存储器需要更大的每存储单元芯片面积。由于NAND快闪存储器的存储密 度较大，它比NOR快闪存储器具有更低的每存储位成本。另外，NAND快 闪存储器与NOR快闪存储器相比典型地具有增加的耐久性。结果， 一般将 NAND快闪存储器用作大容量存储设备，在其中随机存取时间不重要。
NAND快闪存储单元通过操纵浮置栅极上的电荷量来存储数据。浮置栅 极位于半导体衬底内的控制栅极和沟道区之间。使用控制冲册极来操纵浮置栅 极上的电荷电平。将控制栅极连接到字线，借其可以控制控制栅极的电压。 通过操纵上面的控制栅极相对于下面的沟道区的电压电平，能够将电子移入 或移出浮置栅极，从而改变浮置栅极的电荷。 一旦已经设置了浮置栅极的电 荷电平，浮置栅极在没有引起后续的电子移入或移出浮置栅极所必需的足够 高电势差的情况下倾向于维持电荷不变，从而提供在电源中断时保持数据的 能力。因为沟道区基于浮置栅极电荷电平而经受不同的电场，存储单元的阈 电压将会根据浮置栅极的电荷电平而改变，从而提供一种确定存储单元状态 的方法。NAND快闪存储器的存储单元处于擦除状态或编程状态。
处于擦除状态的存储单元具有相对较低的阈电压分布，例如，低于大约ov。另一方面，处于编程状态的存储单元具有相对较高的阈电压分布，例如，高于大约ov。通常以页为基础执行用于确定所选择存储单元状态的读操作。为了确定 所选择存储单元的状态，将包含所选择存储单元的存储单元串的位线预充电到例如大约1V到大约2V。接下来，将所选择存储单元串的漏极选择晶体管 和源极选择晶体管导通以便在包含所选择存储单元的存储单元串中形成电通路。将通过电压Vpass施加到与所选择存储单元串中的未选择存储单元晶体管的控制栅极相连的字线，以便不论未选择存储单元是何状态都导通未选择 存储单元的沟道。的所有沟道都被导通，电流流过或不流过整个单元串取决于所选择存储单元 的沟道被导通或截止，后者进一步取决于所选择存储单元的状态。当所选择 存储单元处在擦除状态时，所选择存储单元被导通，并且电流将流过整个单 元串。结果，通过将位线借助所选择存储单元串的导通沟道连接到漏极线，预充电位线将被放电到大约0V。另一方面，当所选择存储单元处在编程状 态时，所选择存储单元沟道被截止，电流不流经所述单元串，从而维持位线的预充电电压。结果，可以根据位线的预充电电压是否减小到大约ov来确 定所选择存储单元是处在擦除状态还是处在编程状态。然而，将通过电压v,施加于未选择存储单元的控制栅极可能导致读干 扰的发生。在读操作期间当未选择存储单元的状态无意间发生改变时，读干 扰发生。虽然在读操作期间使用较高的通过电压导致因受影响沟道的阻抗减 少而增加所选择存储单元串中的电流，从而通过更快地将位线放电而使得状 态的确定更加容易，但是较高通过电压的使用可能引起读干扰。当通过电压 变得比预设幅度更大时，所产生的电势差可能导致从未选择存储单元的浮置 栅极移入或移出电子，从而不经意地改变未选择存储单元的状态。未选择存储单元的状态的不经意改变也能够在编程操作期间发生。在编程操作期间，将从大约15V到大约20V的高编程电压施加于连接到所选择 用于编程的单元的字线，并且将所选择单元的位线接地。结果，所选择存储 单元的浮置栅极上的电荷被改变，从而编程所选择存储单元。不幸地，因为 所述字线也被连接到未被选择用于编程的存储单元的控制栅极，尽管它们的 位线没有被接地，这些未选择存储单元仍可能被不经意地编程。为了防止这种不经意的编程，使用自升压，其中将地电压(ov)施加于
要编程的存储单元的位线以及将电源电压Vee施加于不要编程的存储单元的 位线。在这种电压状态中，地电压被转移到要编程的存储单元的沟道，从而 增强作为结果的用于编程所选择存储单元的电势差。此外，未选择位线的选 择晶体管被截止，从而隔离与未选择位线相连的存储单元，并且将这些未选 择存储单元的沟道区置于浮置状态。通过使用自升压，能够减小未选择存储 单元的浮置栅极与周围之间的电势差，从而减小编程干扰发生的可能。
也可以将自升压用于减小读操作期间不经意的存储状态改变的可能。在 使用自升压的读操作中，在将所选择源极线接地的同时，将高于电源电压 Vcc的电压施加于未选择位线和源极线。因此未选4奪存储单元的沟道被升压， 这减小了栅极和沟道之间的电势差，从而抑制了读干扰。就是说，虽然将高 于大约5.5V的通过电压施加于未选择存储单元的控制栅极，但最终施加与 通过电压和电源电压Vec之间的差对应的偏压，从而防止在读操作期间对未 选捧存储单元的不希望的编程。
同时，为了平滑地执行自升压读操作，将偶位线BLe的公共源极线CSLe 和奇位线BLo的公共源极线CSLo彼此分离开。就是说，当将所选择存储单 元连接到偶位线BLe并且与奇位线BLo相连的所有存储单元处在擦除状态 时，施加于奇位线BLo的电源电压Vee可能通过^^共源极线CSL被放电。 然而，当将偶位线的公共源极线CSLe和奇位线的公共源极线CLSo彼此分 开时，在将偶位线的公共源极线CSLe接地的同时，将等于或高于施加于奇 位线BLo的电源电压Vee的偏压施加于奇位线的公共源极线CSLo，以使得 施加于奇位线BLo的电压不会通过公共源极线CSLo被放电。
然而，在自升压读操作中，当由于在互连工艺期间所产生的缺陷而在偶 位线的公共源极线CSLe与奇位线的公共源极线CSLo之间、或者在偶或奇 位线的源极线与位线之间发生短路时，不能使用自升压并且可能发生芯片故 障。随着由于集成度提高而导致的单元尺寸减小，位线和源极线之间或者源 极线之间的间隔被减小，短路发生的频率可能增加，从而导致大量减产。
发明内容
本发明实施例涉及具有能够防止源极线之间发生短路的结构的快闪存 储设备。在一个实施例中， 一种快闪存储设备包括a)存储区块，包括l)第 一单元串，包括串联连接的第一漏极选择晶体管、第一多个单元晶体管、和 第一源极选择晶体管；2)第一源极线，与第一源极选择晶体管相连；3)第 一漏极线，与第一漏极选择晶体管相连；4)第二单元串，包括串联连接的 第二漏极选择晶体管、第二多个单元晶体管、和第二源极选择晶体管；5) 第二源极线，与第二源极选择晶体管相连；以及6)第二漏极线，与第二漏 极选择晶体管相连。快闪存储器的这个实施例进一步包括b)区块开关， 用于选择存储区块以将驱动电压驱动和施加于所选择存储区块；c)第一漏 极触点，用于将第一位线连接到半导体衬底；d)第二漏极触点，用于将第 二位线连接到半导体衬底；e)第一源极触点，用于将第一源极线连接到半 导体衬底；以及f)第二源极触点，用于将第二源极线连接到半导体衬底， 其中，相同区块中的第一和第二源极线不相邻，并且以预设间隔彼此隔开。
所述区块开关可以包括区块选择电路，用于施加用于选择要驱动的存 储区块的区块选择信号；以及通过晶体管，用于执行用于将存储区块与快闪 存储设备的 一部分连接起来的开关操作。
区块选择电路可以包括区块修理保险丝，用于隔离缺陷存储区块。
通过晶体管可以包括漏极选择晶体管、源极选择晶体管、单元选择晶 体管、用于选择第一源极线的晶体管、以及用于选择第二源极线的晶体管。
用于第一源极线的晶体管可以包括栅极，与区块字线相连；漏极，与 第一全局源极线相连；以及源极，与第一局部源极线相连。
用于第二源极线的晶体管可以包括栅极，与区块字线相连；漏极，与
第二全局源极线相连；以及源极，与第二局部源极线相连。 可以交替布置漏极触点和源极触点。
图1是根据本发明一个实施例的NAND快闪存储设备。
图2是根据本发明一个实施例的快闪存储设备的平面图。
图3A是沿图2的A-A'线所取的快闪存储设备的剖面图。
图3B是沿图2的B-B'线所取的快闪存储设备的剖面图。
图4是根据本发明一个实施例的NAND快闪存储设备的区块开关的图。
具体实施方式
下面将参考附图详细描述根据本发明的快闪存储设备。图1说明了根据本发明一个实施例的NAND快闪存储设备。 该NAND快闪存储设备包括多个单元区块；以及区块开关，用于从 多个单元区块中选择区块以进行驱动。线驱动器电路(未示出)所传送的编程电压Vpgm或通过电压V,施加于所 选择字线。下面将详细描述区块开关。一个单元区块包括多个单元串100、 101、…，每个单元串包含多个串联 连接的存储单元，它们共享源极线和漏极线；多条位线BLe、 BLo…；多条 字线LWL;连接在单元串和位线之间的漏极选择晶体管110和111;以及连 接在单元串和公共源极线之间的源极选择晶体管120和121。共享一条字线 的多个存储单元形成一个页。将每个单元串的源极连接到公共源极线CSLe 和CSLo。虽然在图1中给出了两条位线和两个单元串，但是在存储单元区 块中可以布置多条位线和多个单元串。为了平滑地执行自升压读操作，将公共源极线分成两条独立的线，包括 偶公共源极线CSLe,用于与偶位线BLe相连的存储串；奇公共源极线CSLo, 用于与奇位线BLo相连的存储串。在没有分离公共源极线的情况下，当所选 择的存储单元被连接到偶位线BLe并且被连接到奇位线BLo的所有存储单 元处在擦除状态时，施加于奇位线BLo的电源电压Vce可以通过公共源极线 被放电。然而，当公共源极线被分离成偶公共源极线CSLe和奇公共源极线 CSLo时，由于缺少公共源极线，将防止任何施加于奇位线BLo的电源电压Vcc被放电。将分离的公共源极线CSLe和CSLo连接到区块开关，并且由区块开关 中的通过晶体管(未示出)单独分开地开关。在区块开关中提供用于修理缺 陷区块的保险丝(未示出)。当在偶公共源极线CSLe与奇公共源极线CSLo 之间或者在公共源极线CSLe和CSLo与位线BLe和BLo之间发生短路时， 利用区块开关中的区块^^理保险丝将相应的缺陷区块作为无效区块来处理， 以便不影响其它区块，从而防止整个芯片变成废品。图2说明根据本发明一个实施例的快闪存储设备的平面图。 平行地布置多条字线230以1更与活动区域(active region)和沿与字线230垂直方向布置的位线BLe和BLo交叉。虽然在图2中给出了两条位线， 但在快闪存储设备的单元阵列区域中可以部署多条位线。在字线230的一侧 部署漏极选择线210，并在字线230的另一侧与字线230平行地部署源极选 择线220。
奇公共源极线262。因此能够平滑地执行利用自升压的读操作。将每个单元 串的源极连接到公共源极线260和262。这里，将与偶位线BLe相连的单元 串的源极连接到偶公共源极线260,并且将与奇位线BLo相连的单元串的源 极连接到奇公共源极线262。偶公共源极线260和奇公共源极线262彼此不 相邻，并且在它们之间保持预设间隔，例如，利用一条或多条字线230。在 传统的快闪存储设备中，由于偶公共源极线的源极触点与奇公共源极线的源 极触点临近，发生短路的可能性相对较高。然而，根据本发明实施例，源极 触点250和252与漏极触点240和242被交替布置，如图所示。当源极触点 250和252之间发生短路时，通过区块修理将整个区块作为无效区块来处理， 然而，当源极触点250和漏极触点242之间，或者源极触点252和漏极触点 240之间发生短路时，通过列修理仅仅将缺陷列作为无效列来处理，从而大 大提高快闪存储设备的产出率。
根据本发明的一个实施例，图3A说明沿图2的A-A'线所取的快闪存储 设备的剖面图，图3B说明沿B-B'线所取的快闪存储设备的剖面图。
参考图3A和3B，在半导体衬底300上部署漏极选择晶体管310、源极 选择晶体管320、以及在它们之间串联连接的多个单元晶体管330以形成一 个单元串。虽然在图3A和3B中显示了相邻区块的两个单元串，在快闪存 储设备的单元列中可以部署多个单元串。
漏极选择晶体管310和源极选择晶体管320是包括栅极绝缘层、栅极、 和源极/漏极的MOS晶体管。单元晶体管330是包括隧道绝缘层、浮置栅极、 中间层绝缘层、控制栅极、和源极/漏极的晶体管。虽然没有显示细节，在漏 极和源极选择晶体管和单元晶体管的栅极图案的侧面(sidewall)可以进一 步提供绝缘垫片。在包括栅极图案的半导体村底300上形成中间层绝缘层 335和365,用于将栅极图案与上传导层绝缘。在中间层绝缘层365上布置 偶位线BLe 370和奇位线BLo 372，并且分别通过漏极触点340和342将它 们连接到半导体村底的杂质区。将漏极触点340 (见图3A)布置在漏极选择晶体管310之间，并且穿透 中间层绝缘层335和365以便连接到半导体衬底300的杂质区。源极触点350 将公共源极线360连接到半导体村底300的杂质区，即，单元串的源极。在 中间层绝缘层335上布置公共源极线360和362。这里，以预设的间隔布置 偶公共源极线360和奇公共源极线362，从而大大减小在公共源极线360和 362之间发生短路的可能性。另外，即使在源极触点350和漏极触点342之 间或者源极触点352和漏极触点340之间发生短路时，也能够通过列修理来 应对短路，而在传统结构中，将整个区块都作为无效区块来对待。图4是根据本发明一个实施例的NAND快闪存储设备的区块开关的视图。区块开关输出用于导通所选择区块的通过晶体管并且截止未选择区块 的通过晶体管的区块选择信号。区块开关包括区块选择电路410和通过晶体 管420。通过晶体管420执行开关操作，将预设的电压通过全局字线GWL施加 于单元区块430中的字线WL。通过晶体管420包括漏极选择晶体管421、 单元选择晶体管422、源极选择晶体管423、用于偶公共源极线的晶体管424、 和用于奇公共源极线的晶体管425。区块选择电路410包括控制逻辑电路411、预充电电路412、和放电电 路413。控制逻辑电路411包括与非门411a和411b。当所有的输入预解码信号 XA、XB、XC和XD处于高电平时，与非门411a输出低电平的逻辑信号LOG。 当预解码信号XA、XB、XC和XD中的任何一个处于低电平时，与非门411a 输出高电平的逻辑信号LOG。当逻辑信号LOG和编程控制信号PGM都处于高电平时，与非门411b 输出低电平的区块选择信号BSel。当逻辑信号LOG和编程控制信号PGM 中的任何一个处于低电平时，与非门411b输出高电平的区块选择信号BSel。 在所设置的预充电区段期间，编程控制信号PGM被维持在低电平，这之后 变为高电平。NMOS晶体管Nl包括漏极，连接到与非门411b的输出端 子；和源极，连接到区块字线BLKWL。响应于输入到其栅极的预充电控制 信号PRE， NMOS晶体管N1被导通或截止。在预充电操作期间使能预充电 控制信号。当NMOS晶体管Nl被导通时，区块选择信号BSel被传送给区块字线BLKWL。
预充电电路412包括开关电路和削波电路。
开关电路包括NMOS晶体管N3和N4。 NMOS晶体管N3包括与输入 电压Vpp相连的漏极和与NMOS晶体管N4的漏极相连的源极。将NMOS 晶体管N4的源极与区块字线BLKWL相连。将地址编码信号GA和GB分 别输入到NMOS晶体管N3和N4的栅极。地址编码信号GA和GB是用于 选择由区块开关控制的存储单元的信号。当NMOS晶体管N3和N4被导通 时，区块字线BLKWL被预充电到操作电压Vpp电平。削波电路包括NMOS 晶体管N5和N6。当区块字线BLKWL的电压电平增加到高于预设电压电平 时，NMOS晶体管N5和N6将区块字线BLKWL的电压电平保持在预设电 压电平。
放电电路413包括与非门413a和NMOS晶体管N2。与非门413a响应 于区块选择信号BSel和使能信号EN而输出控制信号CTL。当区块选择信 号BSel和使能信号EN都处于高电平时，与非门413a输出低电平的控制信 号CTL。当区块选择信号BSel和使能信号EN中任何一个处于低电平时， 与非门413a输出高电平的控制信号CTL。当区块开关工作时，将使能信号 EN维持在高电平。
将控制信号CTL输入到NMOS晶体管N2的栅极。将NMOS晶体管 N2的漏极和源极分别连接到区块字线BLKWL和地。当NMOS晶体管N2 被导通时，区块字线BLKWL被放电到地电平。
同时，控制逻辑电路411包括用于修理区块的区块修理保险丝411c。当 产生缺陷区块时，能够在外面从物理上断开区块修理保险丝411c。当在自升 压读操作期间在偶源极线与奇源极线之间或者在源极线与位线之间发生短 路时，缺陷区块的区块修理保险丝411c被切断。当区块修理保险丝411c被 切断时，逻辑信号LOG不被传送到与非门411b，因此，与非门411b输出低 电平的区块选择信号BSel,与非门413a输出高电平的控制信号CTL。因此， 由于放电晶体管N2总是被导通，缺陷区块不工作。
将包含高电压NMOS晶体管的通过晶体管420的栅极连接到区块字线 BLKWL。当区块字线BLKWL被预充电到操作电压Vpp电平时，通过晶体 管被导通。将NMOS晶体管421的漏极和源极分别连接到全局漏极选择线 GDSL和局部漏极选择线DSL。将NMOS晶体管422的漏极和源极分别连接到全局字线GWL和局部字线WL。将NMOS晶体管423的漏极和源极分 别连接到全局源极选择线GSSL和局部源极选择线SSL。将NMOS晶体管 424的漏极和源极分别连接到全局偶源极线GSLe和局部偶源极线CSLe。将 NMOS晶体管425的漏极和源极分别连接到全局奇源极线GSLo和局部奇源 极线CSLo。
根据本发明，通过将相同区块中的偶公共源极线CSLe和奇公共源极线 CSLo布置为使得它们以预设间隔彼此分开而不是彼此临近，能够减少两条 源极线之间短路的发生。另外，通过交替地布置源极触点和漏极触点，能够 减少源极触点之间短路的发生。更进一步，即使在源极触点和漏极触点之间 发生短路时，通过列修理能够仅仅将缺陷列作为无效列来处理，从而大大提 高快闪存储设备的产出率。
虽然已经就特定实施例描述了本发明，本领域技术人员应当理解，在不 脱离权利要求书所定义发明的精神和范围的情况下可以对本发明进行各种 变更和^f奮改。
对相关申请的交叉引用
本申请要求2007年10月10日提交的韩国专利申请编号 10-2007-0102297的优先权，其全部内容通过引用而^皮合并于此。
权利要求
1.一种快闪存储设备，包括区块开关，用于从多个存储区块中选择存储区块进行驱动，并且将驱动电压施加于所选择存储区块，其中，区块开关包括用于选择偶公共源极线的晶体管和用于选择奇公共源极线的晶体管，借以单独分开地控制偶公共源极线和奇公共源极线；连接到第一位线的第一单元串和连接到第二位线的第二单元串，第一和第二单元串包括串联连接的漏极选择晶体管、多个单元晶体管、和源极选择晶体管；第一源极线，由区块开关开关并且用于连接第一单元串的源极，以及第二源极线，由区块开关开关并且用于连接第二单元串的源极；漏极触点，用于将第一和第二位线连接到半导体衬底；以及第一和第二源极触点，用于将第一和第二源极线连接到半导体衬底，其中，相同区块中的第一和第二源极线不相邻，并且以预设的间隔彼此分开。
2. 如权利要求1所述的快闪存储设备，其中，区块开关包括 区块选择电路，施加用于选择要驱动的存储区块的区块选择信号；以及 通过晶体管，执行开关操作，将预设电压通过全局字线施加于存储区块中的字线。
3. 如权利要求2所述的快闪存储设备，其中，区块选择电路包括用于 修理缺陷区块的区块修理保险丝。
4. 如权利要求2所述的快闪存储设备，其中，每个通过晶体管包括漏 极选择晶体管、源极选择晶体管、卑元选择晶体管、用于选择第一源极线的 晶体管、以及用于选择第二源极线的晶体管。
5. 如权利要求4所述的快闪存储设备，其中，用于选择第一源极线的 晶体管包括栅极，与区块字线相连；漏极，与第一全局源极线相连；源极， 与第一局部源极线相连。
6. 如权利要求4所述的快闪存储设备，其中，用于选择第二源极线的 晶体管包括栅极，与区块字线相连；漏极，与第二全局源极线相连；以及 源极，与第二局部源极线相连。
7. 如权利要求1所述的快闪存储设备，其中，漏极触点和源极触点被 交替布置。
全文摘要
快闪存储设备包括区块开关、第一和第二单元串、第一和第二源极线、漏极触点、以及第一和第二源极触点。将第一单元串连接到第一位线并且将第二单元串连接到第二位线。第一和第二单元串每个均包括串联连接的漏极选择晶体管、多个单元晶体管、以及源极选择晶体管。漏极触点将第一和第二位线连接到半导体衬底。第一和第二源极触点将第一和第二源极线连接到半导体衬底。相同区块中的第一和第二源极线不相邻并且以预设的间隔彼此分开。
文档编号G11C16/08GK101409105SQ20081016987
公开日2009年4月15日 申请日期2008年10月10日 优先权日2007年10月10日
发明者李珉圭 申请人:海力士半导体有限公司