专利名称：内容可寻址存储器的制作方法
技术领域：
本发明有关于一种内容可寻址存储器(content addressable memory，CAM)，特别 是关于一种不用预充电(precharge)的内容可寻址存储器。
背景技术：
内容可寻址存储器包含呈阵列排列的多个内容可寻址存储单位(CAMcell)，并以 列为单位将其存储内容与搜索数据比较来确定是否匹配(match)，以产生分别与列对应的 多个匹配位。根据每一内容可寻址存储单位可存储的状态数目，内容可寻址存储器可以是二元 (binary)内容可寻址存储器、三元(ternary)内容可寻址存储器或其它。当内容可寻址存储器是二元内容可寻址存储器时，每一内容可寻址存储单位包括 数据存储单位(data memory cell)及比较电路，其中，数据存储单位存储数据位及互补数 据位，以表示“0”及“ 1，，这二种状态中的一个。当内容可寻址存储器是三元内容可寻址存储器时，每一内容可寻址存储单位包括 数据存储单位、屏蔽存储单位(mask memory cell)及比较电路，其中，数据存储单位存储数 据位及互补数据位，屏蔽存储单位存储屏蔽位及互补屏蔽位，二者相互配合以表示“0”、“ 1” 及“不理会(don，t care)”这三种状态中的一个。一般来说，不论是二元内容可寻址存储器或三元内容可寻址存储器，在每个比较 周期都需要对搜索位的输入端、互补搜索位的输入端及匹配位的输出端进行预充电，如此 一来，将影响整体效能及功率消耗。
发明内容
因此，本发明的目的在于提供可以加快操作速度及降低功率消耗的内容可寻址存 储器。于是，本发明的内容可寻址存储器包含第一存储单元及第二存储单元。该第一存储单元包括第一数据存储单位、第一比较电路及第一静态互补式金属氧 化物半导体逻辑电路。该第一数据存储单位用以存储第一数据位。该第一比较电路耦接至 该第一数据存储单位，用以比较第一搜索位与该第一数据位是否匹配，以输出第一比较结 果。该第一静态互补式金属氧化物半导体逻辑电路耦接至该第一比较电路，用以对该第一 比较结果进行逻辑运算，以输出第一匹配结果。该第二存储单元包括第二数据存储单位、第二比较电路及第二静态互补式金属氧 化物半导体逻辑电路。该第二数据存储单位用以存储第二数据位。该第二比较电路耦接至 该第二数据存储单位，用以比较第二搜索位与该第二数据位是否匹配，以输出第二比较结 果。该第二静态互补式金属氧化物半导体逻辑电路耦接至该第一静态互补式金属氧化物 半导体逻辑电路及该第二比较电路，用以对该第一匹配结果及该第二比较结果进行逻辑运 算，以输出输出匹配结果。
图1是电路示意图，说明本发明的内容可寻址存储器的第一优选实施例；图2(a)和图2(b)是电路示意图，说明第一优选实施例的存储单元；图3是电路示意图，说明本发明的内容可寻址存储器的第二优选实施例；图4是电路示意图，说明第二优选实施例的存储单元；图5是电路示意图，说明第二优选实施例的存储单元；图6是电路示意图，说明本发明的内容可寻址存储器的第三优选实施例；图7(a)和图7(b)是电路示意图，说明第三优选实施例的存储单元；图8是电路示意图，说明本发明的内容可寻址存储器的第四优选实施例；图9是电路示意图，说明第四优选实施例的存储单元；图10是电路示意图，说明第四优选实施例的存储单元；图11是电路示意图，说明本发明的内容可寻址存储器的第五优选实施例；及图12(a)和图12(b)是电路示意图，说明第五优选实施例的存储单元。主要组件符号说明1、2 存储单元11,21 数据存储单位12、22 比较电路121 124 晶体管221 224 晶体管13,23 静态互补式金属氧化物半导体逻辑电路3、4 存储单元31、32 数据存储单位41、42 数据存储单位33、34 比较电路43、44 比较电路35,45 静态互补式金属氧化物半导体逻辑电路5、6存储单元51,61 数据存储单位52、62 屏蔽存储单位53、63 比较电路531 538 晶体管631 638 晶体管54,64 静态互补式金属氧化物半导体逻辑电路7、8存储单元71、72 数据存储单位81,82 数据存储单位73、74 屏蔽存储单位83、84 屏蔽存储单位
75,76比较电路
85,86比较电路
77,87静态互补式金属氧化物半导体逻辑电路
91,92存储单元
911,921数据存储单位
912,922屏蔽存储单位
913,923比较电路
914,924静态互补式金属氧化物半导体逻辑电路
具体实施例方式有关本发明的前述及其它技术内容、特点与功效，在以下配合参考附图的五个优 选实施例的详细说明中，将可清楚地呈现。本发明的内容可寻址存储器适用于接收η个搜索位SBj及η个互补搜索位My ’并
输出m个匹配位MBi,其中，i = 1 m，j = 1 η。内容可寻址存储器的第一优选实施例参考图1，本发明的内容可寻址存储器的第一优选实施例是一二元内容可寻址存 储器，且包含多个存储单元1及多个存储单元2 (图1中只显示位于第i列的存储单元1、2 中的最后四个)。位于同一列的存储单元1及存储单元2交错排列，且每一存储单元1、2接
收η个搜索位SB^中的一个及η个互补搜索位@中的一个。每一存储单元1包括数据存储单位11、比较电路12及静态互补式金属氧化物半 导体逻辑(static CMOS logic)电路13，其中，数据存储单位11存储数据位DBi,」及互补数
据位D5U .比较电路12耦接至数据存储单位11，并接收相对应的搜索位SBj、互补搜索位 i及数据存储单位11存储的数据位DBiij、互补数据位且比较相对应的搜索位SBp
JJ·>J
互补搜索位@及数据存储单位11存储的数据位DBiij、互补数据位是否匹配，以输出
比较结果CRm ；静态互补式金属氧化物半导体逻辑电路13耦接至比较电路12及前一存储 单元2，并接收比较电路12输出的比较结果CRm及前一存储单元2输出的匹配结果MRi^
来进行逻辑运算，且输出互补匹配结果Mu
ο 每一存储单元2包括数据存储单位21、比较电路22及静态互补式金属氧化物半导 体逻辑电路23，其中，数据存储单位21存储数据位DBi, j及互补数据位.比较电路22
耦接至数据存储单位21，并接收相对应的搜索位SBp互补搜索位⑥及数据存储单位21存
储的数据位DBi,」、互补数据位且比较相对应的搜索位SBj、互补搜索位i及数据存
j’J ,JJ
储单位21存储的数据位DBm、互补数据位万云―是否匹配，以输出互补比较结果C/ ,、7 .静态
1J,
互补式金属氧化物半导体逻辑电路23耦接至比较电路22及前一存储单元1，并接收比较电路22输出的互补比较结果.及前一存储单元1输出的互补匹配结果M/ ,#来进行逻辑
运算，且输出匹配结果MRi,」。每一列的最后一个存储单元2输出的匹配结果MRi,n被当作匹 配位MBit5参考图2(a)，对于每一存储单元1，数据存储单位11是静态随机存取存储单位 (SRAM cell)；比较电路12包括两个N型金属氧化物半导体(NMOS)晶体管121、123及两个 P型金属氧化物半导体(PMOS)晶体管122、124，其中，N型金属氧化物半导体晶体管121及
P型金属氧化物半导体晶体管122分别由数据位DBm及互补数据位;^控制，且在相对应
的搜索位SBj的输入端及比较结果CRiij的输出端之间并联连接，N型金属氧化物半导体晶
体管123及P型金属氧化物半导体晶体管124分别由互补数据位及数据位DBm控制，
且在相对应的互补搜索位;^的输入端及比较结果CRm的输出端之间并联连接；静态互补
式金属氧化物半导体逻辑电路13是具有两个输入端及一个输出端的与非门(NAND gate)。参考图2 (b)，对于每一存储单元2，数据存储单位21是静态随机存取存储单位；比 较电路22包括两个N型金属氧化物半导体晶体管221、223及两个P型金属氧化物半导体 晶体管222、224，其中，N型金属氧化物半导体晶体管221及P型金属氧化物半导体晶体管
222分别由互补数据位及数据位DBm控制，且在相对应的搜索位SBj的输入端及互补 比较结果的输出端之间并联连接，N型金属氧化物半导体晶体管223及P型金属氧化 物半导体晶体管224分别由数据位DBi, j及互补数据位控制，且在相对应的互补搜索 位@的输入端及互补比较结果%的输出端之间并联连接；静态互补式金属氧化物半导体逻辑电路23是具有两个输入端及一个输出端的或非门(NOR gate)。以下说明本实施例的工作原理。对于每一存储单元1，当数据存储单位11存储
的数据位DBq、互补数据位￡>万,7.及相对应的搜索位SBp互补搜索位;^匹配时(例如 { dbKJ，DBij，^^·，幼」· }为10，1，0，1}或{1，0，1，0})，比较电路12输出的比较结果CRi,
j是1，如果前一存储单元2输出的匹配结果MRi, 是1的话，则静态互补式金属氧化物半 导体逻辑电路13输出的互补匹配结果]^是0，表示存储单元1本身及前面存储单元1、 2都是匹配的；而对于每一存储单元2，当数据存储单位21存储的数据位DBM、互补数据位 @一及相对应的搜索位SBp互补搜索位i匹配时(例如丨Mi y DBl j SBj SB为{0,1,0,1}或{1，0，1，0})，比较电路22输出的互补比较结果是0，如果前一存储单元
1输出的互补匹配结果M , M是0的话，则静态互补式金属氧化物半导体逻辑电路23输出
的匹配结果MRi, j是1，表示存储单元2本身及前面存储单元1、2都是匹配的。因此，当每 一列的最后一个存储单元2输出的匹配结果MRi,n(即匹配位MBi)是1时，表示此列是匹配 的，否则，表示此列是不匹配的。由于本实施例利用静态互补式金属氧化物半导体逻辑电路
13、23来产生匹配位MBi,不需要对搜索位SBj的输入端、互补搜索位@的输入端及匹配位MBi的输出端进行预充电，也没有静态电流，可以加快操作速度及降低功率消耗。内容可寻址存储器的第二优选实施例参考图3，本发明的内容可寻址存储器的第二优选实施例是一二元内容可寻址存 储器，且包含多个存储单元3及多个存储单元4 (图3中只显示位于第i列的存储单元3、4 中的最后两个)。位于同一列的存储单元3及存储单元4交错排列，且每一存储单元3、4接
收η个搜索位SB^中的两个及η个互补搜索位@中的两个。每一存储单元3包括两个数据存储单位31、32、两个比较电路33、34及一个静态互 补式金属氧化物半导体逻辑电路35，其中，数据存储单位31存储数据位DBi,」及互补数据位
DBi j .数据存储单位32存储数据位DBi, 及互补数据位D辟，^ .比较电路33耦接至数据 存储单位31，并接收相对应的搜索位SBj、互补搜索位@及数据存储单位31存储的数据位 DBm、互补数据位Mu且比较相对应的搜索位SBj、互补搜索位i及数据存储单位31存
J 5J
储的数据位DBm、互补数据位是否匹配，以输出比较结果CRm ；比较电路34耦接至数 据存储单位32，并接收相对应的搜索位SBp1、互补搜索位及数据存储单位32存储的 数据位08^_1、互补数据位1^~_1 ’且比较相对应的搜索位SBp1、互补搜索位^■及数据存
储单位32存储的数据位DBi, J1、互补数据位μ是否匹配，以输出比较结果CRi^ ；静态
互补式金属氧化物半导体逻辑电路35耦接至比较电路33、34及前一存储单元4，并接收比 较电路33、34输出的比较结果CRi, ” CR^1及前一存储单元4输出的匹配结果MR^2来进
行逻辑运算，且输出互补匹配结果。每一存储单元4包括两个数据存储单位41、42、两个比较电路43、44及一个静态互 补式金属氧化物半导体逻辑电路45，其中，数据存储单位41存储数据位DBm及互补数据位
DBU .数据存储单位42存储数据位DBi, 及互补数据位D钱，^ .比较电路43耦接至数据
55
存储单位41，并接收相对应的搜索位SBj、互补搜索位@及数据存储单位41存储的数据位 DBm、互补数据位Mu，且比较相对应的搜索位SBj、互补搜索位⑨及数据存储单位41存 储的数据位DBm、互补数据位万互—是否匹配，以输出互补比较结果Ci ,，，.比较电路44耦接
1J,
至数据存储单位42，并接收相对应的搜索位SBy、互补搜索位及数据存储单位42存 储的数据位DBi, η、互补数据位b取，^ ,且比较相对应的搜索位SBp1、互补搜索位^及 数据存储单位42存储的数据位DBi, 、互补数据位是否匹配，以输出互补比较结果 CRij-,.静态互补式金属氧化物半导体逻辑电路45耦接至比较电路43、44及前一存储单元 3，并接收比较电路43、44输出的互补比较结果CT^f1及前一存储单元3输出的互
8补匹配结果M/ ,’y_2来进行逻辑运算，且输出匹配结果MRm。每一列的最后一个存储单元4 输出的匹配结果MRi,n被当作匹配位MBitl参考图4，对于每一存储单元3，数据存储单位31、32与第一优选实施例的数据存 储单位11相同，此处不再多加说明；比较电路33、34与第一优选实施例的比较电路12相 同，此处不再多加说明；静态互补式金属氧化物半导体逻辑电路35是一具有三个输入端及 一个输出端的与非门。参考图5，对于每一存储单元4，数据存储单位41、42与第一优选实 施例的数据存储单位21相同，此处不再多加说明；比较电路43、44与第一优选实施例的比 较电路22相同，此处不再多加说明；静态互补式金属氧化物半导体逻辑电路45是一具有三 个输入端及一个输出端的或非门。本实施例的工作原理可由第一优选实施例类推，此处不再多加说明。由于本实施 例是利用静态互补式金属氧化物半导体逻辑电路35、45来产生匹配位MBi,不需要对搜索位
SBj的输入端、互补搜索位@的输入端及匹配位MBi的输出端进行预充电，也没有静态电
流，可以加快操作速度及降低功率消耗。值得注意的是，在第一优选实施例中，由于每一存储单元1、2包括数据存储单位 11、21、及比较电路12、22，因此，每一存储单元1、2实质上包括内容可寻址存储单位，并由 静态互补式金属氧化物半导体逻辑电路13、23产生匹配结果或互补匹配结果；在第二优选 实施例中，由于每一存储单元3、4包括两个数据存储单位31、32、41、42及两个比较电路33、 34、43、44，因此，每一存储单元3、4实质上包括两个内容可寻址存储单位，并由静态互补式 金属氧化物半导体逻辑电路35、45产生匹配结果或互补匹配结果；但在其它实施例中，每 一存储单元可以实质上包括更多内容可寻址存储单位，并由静态互补式金属氧化物半导体 逻辑电路产生匹配结果或互补匹配结果。内容可寻址存储器的第三优选实施例参考图6，本发明的内容可寻址存储器的第三优选实施例是一三元内容可寻址存 储器，且包含多个存储单元5及多个存储单元6 (图6中只显示位于第i列的存储单元5、6 中的最后四个)。位于同一列的存储单元5及存储单元6交错排列，且每一存储单元5、6接
收η个搜索位SB^中的一个及η个互补搜索位④中的一个。每一存储单元5包括数据存储单位51、屏蔽存储单位52、比较电路53及静态互补 式金属氧化物半导体逻辑电路54，其中，数据存储单位51存储数据位DBy ；屏蔽存储单位 52存储屏蔽位CBm ；比较电路53耦接至数据存储单位51及屏蔽存储单位52，并接收相对
应的搜索位SBj、互补搜索位@、数据存储单位51存储的数据位DBi, j及屏蔽存储单位52
存储的屏蔽位CBi,」，且比较相对应的搜索位SB」、互补搜索位⑥、数据存储单位51存储的
数据位DBiij及屏蔽存储单位52存储的屏蔽位CBiij是否匹配，以输出比较结果CRiij ；静态 互补式金属氧化物半导体逻辑电路54耦接至比较电路53及前一存储单元6，并接收比较电 路53输出的比较结果CRi, j及前一存储单元6输出的匹配结果MRi, 来进行逻辑运算，且
输出互补匹配结果
ο每一存储单元6包括数据存储单位61、屏蔽存储单位62、比较电路63及静态互补式金属氧化物半导体逻辑电路64，其中，数据存储单位61存储互补数据位Mij .屏蔽存储 单位62存储互补屏蔽位⑶^ .比较电路63耦接至数据存储单位61及屏蔽存储单位62， 并接收相对应的搜索位SBj、互补搜索位@数据存储单位61存储的互补数据位⑨一及
7、1J
屏蔽存储单位62存储的互补屏蔽位CAj ,且比较相对应的搜索位SBj、互补搜索位@、数
据存储单位61存储的互补数据位及屏蔽存储单位62存储的互补屏蔽位@是否匹
配，以输出互补比较结果C/ ;_，y .静态互补式金属氧化物半导体逻辑电路64耦接至比较电路
1
63及前一存储单元5，并接收比较电路63输出的互补比较结果^^及前一存储单元5输
出的互补匹配结果M , ρ来进行逻辑运算，且输出匹配结果MRi,」。每一列的最后一个存储
单元6输出的匹配结果MRi,n被当作匹配位MBitl每一存储单元5、6的编码方式及是否匹配如下表所示
CBijjCBij状态是否匹配0/10/1不理会一定匹配0/11/00视SBj及SBj而定1/00/11视SBj及sbJ而定1/01/0无效一定不匹配参考图7(a)，对于每一存储单元5，数据存储单位51及屏蔽存储单位52都是静态 随机存取存储单位；比较电路53包括四个N型金属氧化物半导体晶体管531 534及四个 P型金属氧化物半导体晶体管535 538，其中，N型金属氧化物半导体晶体管531、532分 别由屏蔽位CBi, j及相对应的搜索位SB^控制，且在地电压的输入端及比较结果CRi, j的输 出端之间串联连接，N型金属氧化物半导体晶体管533、534分别由数据位DBiij及相对应的
互补搜索位@控制，且在地电压的输入端及比较结果CRm的输出端之间串联连接，P型金
属氧化物半导体晶体管535、536分别由相对应的搜索位SBj及数据位DBiij控制，且在操作 电压的输入端及比较结果CRm的输出端之间串联连接，P型金属氧化物半导体晶体管537、
538分别由相对应的互补搜索位@及屏蔽位CBi, j控制，且在操作电压的输入端及比较结
果CRi, j的输出端之间串联连接；静态互补式金属氧化物半导体逻辑电路54是一具有两个 输入端及一个输出端的与非门。参考图7 (b)，对于每一存储单元6，数据存储单位61及屏蔽存储单位62都是静态 随机存取存储单位；比较电路63包括四个N型金属氧化物半导体晶体管631 634及四 个P型金属氧化物半导体晶体管635 638，其中，N型金属氧化物半导体晶体管631、632
分别由互补屏蔽位及相对应的搜索位SBj控制，且在地电压的输入端及互补比较结果
10的输出端之间串联连接，N型金属氧化物半导体晶体管633、634分别由互补数据位
及相对应的互补搜索位@控制，且在地电压的输入端及互补比较结果的输出 端之间串联连接，P型金属氧化物半导体晶体管635、636分别由相对应的搜索位SBj及互补 数据位控制，且在操作电压的输入端及互补比较结果的输出端之间串联连接，P
型金属氧化物半导体晶体管637、638分别由相对应的互补搜索位@及互补屏蔽位
控制，且在操作电压的输入端及互补比较结果的输出端之间串联连接；静态互补式金
属氧化物半导体逻辑电路64是一具有两个输入端及一个输出端的或非门。以下说明本实施例的工作原理。对于每一存储单元5，当数据存储单位51存储的
数据位DBi,」、屏蔽存储单位52存储的屏蔽位CBi, j及相对应的搜索位SBj、互补搜索位@
匹配时(例如..(DBi j CBl j SBj SBj 丨为{0，ι，ο，1}、{ι，ο，ι，ο}、{o，o，o，1}或{0，0，1，
0})，比较电路53输出的比较结果CRiij是1，如果前一存储单元6输出的匹配结果MRi^是 1的话，则静态互补式金属氧化物半导体逻辑电路54输出的互补匹配结果M ,;是0，表示 存储单元5本身及前面存储单元5、6都是匹配的；而对于每一存储单元6，当数据存储单位 61存储的互补数据位j屏蔽存储单位62存储的互补屏蔽位及相对应的搜索位
SBj、互补搜索位@匹配时(例如严U CBu SBj SBj丨为{1，0，0，1}、{0,1,1,0},
{1，1，0，1}或{1，1，1，0})，比较电路63输出的互补比较结果Z(是0，如果前一存储单元
5输出的互补匹配结果M ,，y_,是0的话，则静态互补式金属氧化物半导体逻辑电路64输出
的匹配结果MRm是1，表示存储单元6本身及前面存储单元5、6都是匹配的。因此，当每一 列的最后一个存储单元6输出的匹配结果MRi,n(即匹配位MBi)是1时，表示此列是匹配的， 否则，表示此列是不匹配的。由于本实施例是利用静态互补式金属氧化物半导体逻辑电路
54,64来产生匹配位MBi,不需要对搜索位SBjW输入端、互补搜索位@的输入端及匹配位
MBi的输出端进行预充电，也没有静态电流，可以加快操作速度及降低功率消耗。内容可寻址存储器的第四优选实施例参考图8，本发明的内容可寻址存储器的第四优选实施例是一三元内容可寻址存 储器，且包含多个存储单元7及多个存储单元8 (图8中只显示位于第i列的存储单元7、8 中的最后两个)。位于同一列的存储单元7及存储单元8交错排列，且每一存储单元7、8接
收η个搜索位SB^中的两个及η个互补搜索位@中的两个。每一存储单元7包括两个数据存储单位71、72、两个屏蔽存储单位73、74、两个比 较电路75、76及一个静态互补式金属氧化物半导体逻辑电路77，其中，数据存储单位71存 储数据位DBm ；数据存储单位72存储数据位DBi^ ；屏蔽存储单位73存储屏蔽位CBm ；屏 蔽存储单位74存储屏蔽位CBi^ ；比较电路75耦接至数据存储单位71及屏蔽存储单位73，
并接收相对应的搜索位SBj、互补搜索位@数据存储单位71存储的数据位DBi, j及屏蔽存储单位73存储的屏蔽位CBi,」，且比较相对应的搜索位SBj、互补搜索位、数据存储单
位71存储的数据位DBi, j及屏蔽存储单位73存储的屏蔽位CBi, j是否匹配，以输出比较结 果CRi, j ；比较电路76耦接至数据存储单位72及屏蔽存储单位74，并接收相对应的搜索位
SBy、互补搜索位、数据存储单位72存储的数据位DBi, 及屏蔽存储单位74存储的
屏蔽位CBi, η，且比较相对应的搜索位SBf1、互补搜索位^^、数据存储单位72存储的数
据位DBi, 及屏蔽存储单位74存储的屏蔽位CBi, 是否匹配，以输出比较结果CRi, ；静 态互补式金属氧化物半导体逻辑电路77耦接至比较电路75、76及前一存储单元8，并接收 比较电路75、76输出的比较结果CRi,」、CR^1及前一存储单元8输出的匹配结果MR^2来
进行逻辑运算，且输出互补匹配结果y
ο每一存储单元8包括两个数据存储单位81、82、两个屏蔽存储单位83、84、两个比 较电路85、86及静态互补式金属氧化物半导体逻辑电路87，其中，数据存储单位81存储互
补数据位M。.数据存储单位82存储互补数据位；屏蔽存储单位83存储互补屏蔽 ^CBi j .屏蔽存储单位84存储互补屏蔽位⑶,^ .比较电路85耦接至数据存储单位81及 屏蔽存储单位83，并接收相对应的搜索位SBj、互补搜索位@、数据存储单位81存储的互 补数据位万云―及屏蔽存储单位83存储的互补屏蔽位CSu且比较相对应的搜索位SB」、 互补搜索位@数据存储单位81存储的互补数据位万云“；及屏蔽存储单位83存储的互补
J \1J
屏蔽位&一是否匹配，以输出互补比较结果.比较电路86耦接至数据存储单位82及
1J,
屏蔽存储单位84，并接收相对应的搜索位SBf1、互补搜索位、数据存储单位82存储的
互补数据位万^；及屏蔽存储单位84存储的互补屏蔽位(^,，爿，且比较相对应的搜索位
SBy、互补搜索位、数据存储单位82存储的互补数据位万^；及屏蔽存储单位84存
储的互补屏蔽位f；是否匹配，以输出互补比较结果α, .静态互补式金属氧化物半
导体逻辑电路87耦接至比较电路85、86及前一存储单元7，并接收比较电路85、86输出的
互补比较结果、C^_，p及前一存储单元7输出的互补匹配结果^^来进行逻辑
运算，且输出匹配结果MRy。每一列的最后一个存储单元8输出的匹配结果MRi,n被当作匹 配位MBit5参考图9，对于每一存储单元7，数据存储单位71、72与第三优选实施例的数据存 储单位51相同，此处不再多加说明；屏蔽存储单位73、74与第三优选实施例的屏蔽存储单 位52相同，此处不再多加说明；比较电路75、76与第三优选实施例的比较电路53相同，此 处不再多加说明；静态互补式金属氧化物半导体逻辑电路77是一具有三个输入端及一个 输出端的与非门。参考图10，对于每一存储单元8，数据存储单位81、82与第三优选实施例的数据存储单位61相同，此处不再多加说明；屏蔽存储单位83、84与第三优选实施例的屏 蔽存储单位62相同，此处不再多加说明；比较电路85、86与第三优选实施例的比较电路63 相同，此处不再多加说明；静态互补式金属氧化物半导体逻辑电路87是一具有三个输入端 及一个输出端的或非门。本实施例的工作原理可由第三优选实施例类推，此处不再多加说明。由于本实施 例是利用静态互补式金属氧化物半导体逻辑电路77、87来产生匹配位MBi,不需要对搜索位
SBj的输入端、互补搜索位⑥的输入端及匹配位MBi的输出端进行预充电，也没有静态电
流，可以加快操作速度及降低功率消耗。值得注意的是，在第三优选实施例中，由于每一存储单元5、6包括数据存储单位 51、61、屏蔽存储单位52、62及比较电路53、63，因此，每一存储单元5、6实质上包括内容可 寻址存储单位，并由静态互补式金属氧化物半导体逻辑电路54、64产生匹配结果或互补匹 配结果；在第四优选实施例中，由于每一存储单元7、8包括两个数据存储单位71、72、81、 82、两个屏蔽存储单位73、74、83、84及两个比较电路75、76、85、86，因此，每一存储单元7、8 实质上包括两个内容可寻址存储单位，并由静态互补式金属氧化物半导体逻辑电路77、87 产生匹配结果或互补匹配结果；但在其它实施例中，每一存储单元可以实质上包括更多内 容可寻址存储单位，并由静态互补式金属氧化物半导体逻辑电路产生匹配结果或互补匹配 结果。内容可寻址存储器的第五优选实施例参考图11，本发明的内容可寻址存储器的第五优选实施例是一三元内容可寻址存 储器，且包含多个存储单元91及多个存储单元92 (图11中只显示位于第i列的存储单元 91、92中的最后四个)。位于同一列的存储单元91及存储单元92交错排列，且每一存储单
元91、92接收η个搜索位SBj中的一个及η个互补搜索位@中的一个。每一存储单元91包括数据存储单位911、屏蔽存储单位912、比较电路913及静态 互补式金属氧化物半导体逻辑电路914，其中，数据存储单位911存储数据位DBi, j及互补
数据位My .屏蔽存储单位912存储互补屏蔽位《.比较电路913耦接至数据存储单位
911，并接收相对应的搜索位SBj、互补搜索位@及数据存储单位911存储的数据位DBi,」、
互补数据位M,，，，且比较相对应的搜索位SBj、互补搜索位⑨及数据存储单位911存储的
数据位DBi,」、互补数据位是否匹配，以输出比较结果CRi, j ；静态互补式金属氧化物半 导体逻辑电路914耦接至屏蔽存储单位912、比较电路913及前一存储单元92，并接收屏蔽 存储单位912存储的互补屏蔽位⑥、比较电路913输出的比较结果CRi, j及前一存储单
元92输出的匹配结果MRi, η来进行逻辑运算，且输出互补匹配结果
ο每一存储单元92包括数据存储单位921、屏蔽存储单位922、比较电路923及静态 互补式金属氧化物半导体逻辑电路924，其中，数据存储单位921存储数据位DBi, j及互补
数据位.屏蔽存储单位922存储屏蔽位CBm ；比较电路923耦接至数据存储单位921，
13并接收相对应的搜索位SBj、互补搜索位％7.及数据存储单位921存储的数据位DBi,」、互补 数据位D取且比较相对应的搜索位SBj、互补搜索位i及数据存储单位921存储的数据
J ,JJ
位DBi,」、互补数据位万云一是否匹配，以输出互补比较结果.静态互补式金属氧化物半
1J？
导体逻辑电路924耦接至屏蔽存储单位922、比较电路923及前一存储单元91，并接收屏蔽 存储单位922存储的屏蔽位CBy、比较电路923输出的互补比较结果及前一存储单元
91输出的互补匹配结果Μ、"来进行逻辑运算，且输出匹配结果MRm。每一列的最后一个
存储单元92输出的匹配结果MRi,η被当作匹配位MBitl每一存储单元91、92的编码方式及是否匹配如下表所示 参考图12 (a)，对于每一存储单元91，数据存储单位911及屏蔽存储单位912都是 静态随机存取存储单位；比较电路913与第一优选实施例的比较电路12相同，此处不再多 加说明；静态互补式金属氧化物半导体逻辑电路914是具有三个输入端及一个输出端的或
与反相门(0ΑΙ gate)，其中，屏蔽存储单位912存储的互补屏蔽位Cgj与比较电路913输 出的比较结果CRi,」先作或运算，再与前一存储单元92输出的匹配结果MRi,η作与非运算， 以产生互补匹配结果参考图12(b)，对于每一存储单元92，数据存储单位921及屏
ο
蔽存储单位922都是静态随机存取存储单位；比较电路923与第一优选实施例的比较电路 22相同，此处不再多加说明；静态互补式金属氧化物半导体逻辑电路924是具有三个输入 端及一个输出端的与或反相门(AOIgate)，其中，屏蔽存储单位922存储的屏蔽位CBm与比
较电路923输出的互补比较结果<先作与运算，再与前一存储单元91输出的互补匹配 结果M/ , μ作或非运算，以产生匹配结果MRiij。 以下说明本实施例的工作原理。对于每一存储单元91，当比较电路913输出的比 较结果CRm是1或屏蔽存储单位912存储的互补屏蔽位%是1时，若前一存储单元6输 出的匹配结果MRi, η是1的话，静态互补式金属氧化物半导体逻辑电路914输出的互补匹 配结果—是0，表示存储单元91本身及前面存储单元91、92都是匹配的；而对于每一存
储单元92，当比较电路923输出的互补比较结果是0或屏蔽存储单位922存储的屏蔽
位CBiij是0时，若前一存储单元5输出的互补匹配结果M/^.y是0的话，静态互补式金属氧化物半导体逻辑电路924输出的匹配结果MRm是1，表示存储单元92本身及前面存储单 元91、92都是匹配的。因此，当每一列的最后一个存储单元92输出的匹配结果MRi,n(即匹 配位MBi)是1时，表示此列是匹配的，否则，表示此列是不匹配的。由于本实施例是利用静 态互补式金属氧化物半导体逻辑电路914、924来产生匹配位MBi,不需要对搜索位SBj的输
入端、互补搜索位@的输入端及匹配位MBi的输出端进行预充电，也没有静态电流，可以
加快操作速度及降低功率消耗。值得注意的是，在上述实施例中，数据存储单位11、21、31、32、41、42、51、61、71、 72、81、82、911、921及屏蔽存储单位52、62、73、74、83、84、912、922是静态随机存取存储单 位，但在其它实施例中，可以是其它类型的存储单位。另外，静态互补式金属氧化物半导体 逻辑电路13、23、35、45、54、64、77、87、914、924并不限于实施例所述的，电路设计者也可依 据需求，设计为其它型态的静态互补式金属氧化物半导体逻辑电路。以上所述的仅是本发明的优选实施例而已，不能以此限定本发明实施的范围，即 凡是依照本发明的权利要求及发明说明内容所作的简单的等效变化与改进，都仍属本发明 所覆盖的范围之内。
1权利要求
一种内容可寻址存储器，包括第一存储单元，包括第一数据存储单位，用以存储第一数据位；第一比较电路，耦接至所述第一数据存储单位，用以比较第一搜索位与所述第一数据位是否匹配，以输出第一比较结果；以及第一静态互补式金属氧化物半导体逻辑电路，耦接至所述第一比较电路，用以对所述第一比较结果进行逻辑运算，以输出第一匹配结果；以及第二存储单元，包括第二数据存储单位，用以存储第二数据位；第二比较电路，耦接至所述第二数据存储单位，用以比较第二搜索位与所述第二数据位是否匹配，以输出第二比较结果；以及第二静态互补式金属氧化物半导体逻辑电路，耦接至所述第一静态互补式金属氧化物半导体逻辑电路及所述第二比较电路，用以对所述第一匹配结果及所述第二比较结果进行逻辑运算，以输出输出匹配结果。
2.如权利要求1所述的内容可寻址存储器，其中，所述第一静态互补式金属氧化物半 导体逻辑电路与所述第二静态互补式金属氧化物半导体逻辑电路互为不同型态的逻辑电 路。
3.如权利要求1所述的内容可寻址存储器，其中，所述第一静态互补式金属氧化物半 导体逻辑电路为与非门，所述第二静态互补式金属氧化物半导体逻辑电路为或非门。
4.如权利要求1所述的内容可寻址存储器，其中，所述第一存储单元进一步包括 第三数据存储单位，用以存储第三数据位；以及第三比较电路，耦接至所述第三数据存储单位，用以比较第三搜索位与所述第三数据 位是否匹配，以输出第三比较结果；其中，所述第一静态互补式金属氧化物半导体逻辑电路进一步耦接至所述第三比较电 路，并对所述第一比较结果与所述第三比较结果进行逻辑运算，以输出所述第一匹配结果。
5.如权利要求4所述的内容可寻址存储器，其中，所述第二存储单元进一步包括 第四数据存储单位，用以存储第四数据位；以及第四比较电路，耦接至所述第四数据存储单位，用以比较第四搜索位与所述第四数据 位是否匹配，以输出第四比较结果；其中，所述第二静态互补式金属氧化物半导体逻辑电路进一步耦接至所述第四比较电 路，并对所述第二比较结果、所述第四比较结果与所述第一匹配结果进行逻辑运算，以输出 所述输出匹配结果。
6.如权利要求5所述的内容可寻址存储器，其中，所述第一静态互补式金属氧化物半 导体逻辑电路为与非门，所述第二静态互补式金属氧化物半导体逻辑电路为或非门。
7.如权利要求1所述的内容可寻址存储器，其中，所述第一存储单元进一步包括 第一屏蔽存储单位，用以存储第一屏蔽位；其中，所述第一比较电路进一步耦接至所述第一屏蔽存储单位，并比较所述第一搜索 位、所述第一数据位及所述第一屏蔽位是否匹配，以输出所述第一比较结果。
8.如权利要求7所述的内容可寻址存储器，其中，所述第二存储单元进一步包括 第二屏蔽存储单位，用以存储第二屏蔽位；其中，所述第二比较电路进一步耦接至所述第二屏蔽存储单位，并比较所述第二搜索 位、所述第二数据位及所述第二屏蔽位是否匹配，以输出所述第二比较结果。
9.如权利要求8所述的内容可寻址存储器，其中，所述第一静态互补式金属氧化物半 导体逻辑电路为与非门，所述第二静态互补式金属氧化物半导体逻辑电路为或非门。
10.如权利要求8所述的内容可寻址存储器，其中，所述第一存储单元进一步包括 第三数据存储单位，用以存储第三数据位；第三屏蔽存储单位，用以存储第三屏蔽位；以及第三比较电路，耦接至所述第三数据存储单位及所述第三屏蔽存储单位，用以比较第 三搜索位、所述第三数据位及所述第三屏蔽位是否匹配，以输出第三比较结果；其中，所述第一静态互补式金属氧化物半导体逻辑电路进一步耦接至所述第三比较电 路，并对所述第一比较结果与所述第三比较结果进行逻辑运算，以输出所述第一匹配结果。
11.如权利要求10所述的内容可寻址存储器，其中，所述第二存储单元进一步包括 第四数据存储单位，用以存储第四数据位；第四屏蔽存储单位，用以存储第四屏蔽位；以及第四比较电路，耦接至所述第四数据存储单位及所述第四屏蔽存储单位，用以比较第 四搜索位、所述第四数据位及所述第四屏蔽位是否匹配，以输出第四比较结果；其中，所述第二静态互补式金属氧化物半导体逻辑电路进一步耦接至所述第四比较电 路，并对所述第二比较结果、所述第四比较结果与所述第一匹配结果进行逻辑运算，以输出 所述输出匹配结果。
12.如权利要求11所述的内容可寻址存储器，其中，所述第一静态互补式金属氧化物 半导体逻辑电路为与非门，所述第二静态互补式金属氧化物半导体逻辑电路为或非门。
13.如权利要求1所述的内容可寻址存储器，其中，所述第一存储单元进一步包括 第一屏蔽存储单位，用以存储第一屏蔽位；其中，所述第一静态互补式金属氧化物半导体逻辑电路进一步耦接至所述第一屏蔽存 储单位，并对所述第一比较结果与所述第一屏蔽位进行逻辑运算，以输出所述第一匹配结^ ο
14.如权利要求13所述的内容可寻址存储器，其中，所述第二存储单元进一步包括 第二屏蔽存储单位，用以存储第二屏蔽位；其中，所述第二静态互补式金属氧化物半导体逻辑电路进一步耦接至所述第二屏蔽存 储单位，并对所述第二比较结果、所述第二屏蔽位与所述第一匹配结果进行逻辑运算，以输 出所述输出匹配结果。
15.如权利要求14所述的内容可寻址存储器，其中，所述第一静态互补式金属氧化物 半导体逻辑电路为或与反相门，所述第二静态互补式金属氧化物半导体逻辑电路为与或反 相门。
全文摘要
一种内容可寻址存储器，包含两个存储单元。其中一个存储单元包括数据存储单位，存储第一数据位；比较电路，比较第一搜索位与第一数据位是否匹配，以输出第一比较结果；及静态互补式金属氧化物半导体逻辑电路，对第一比较结果进行逻辑运算，以输出第一匹配结果。其中另一存储单元包括数据存储单位，存储第二数据位；比较电路，比较第二搜索位与第二数据位是否匹配，以输出第二比较结果；及静态互补式金属氧化物半导体逻辑电路，对第一匹配结果及第二比较结果进行逻辑运算，以输出输出匹配结果。
文档编号G11C8/00GK101908375SQ20091014600
公开日2010年12月8日 申请日期2009年6月5日 优先权日2009年6月5日
发明者江明澄 申请人:瑞昱半导体股份有限公司