具有内部电压发生电路的半导体集成电路的制作方法

专利名称：具有内部电压发生电路的半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路装置，并且更具体地说涉及一种 具有内部电压发生电路的半导体集成电路装置及其控制方法。
背景技术：
作为半导体集成电路装置，已知用于驱动液晶显示面板(在下文
中，被称为LCD面板)的液晶显示驱动器IC (在下文中，被称为LCD 驱动器)。LCD驱动器要求被安置在LCD面板的外围中。为此，与通 常设想的半导体集成电路的芯片相比较，LCD驱动器的芯片要求具有 又长又薄的长宽比不均衡的形状。
LCD驱动器包括逻辑电路、高压驱动器电路、用于生成内部电压 的内部电源电路、以及RAM (随机访问存储器)电路。RAM电路通 过使用内部电压短暂地保持像素控制信息以控制LCD面板。逻辑电路、 高压驱动器电路、内部电源电路、以及RAM电路被安置在芯片的安置 区域中。
相对于LCD驱动器的芯片面积(布局区域)，其中安排了RAM 电路的区域的占用率较高。RAM电路通常按容量单位划分为多个RAM 电路块，为此考虑了 RAM本身的性能和成本之间的权衡。所述多个 RAM电路块被连接至彼此不同的电源节点(稍后将会进行描述)。所 述多个RAM电路中的每一个包括具有RAM单元的单元阵列矩阵、基 于地址选择RAM单元的地址电路、以及从所选择的RAM单元中读取 数据的读出放大电路。当设计LCD驱动器时，由于RAM电路被划分 为所述多个RAM电路块，因此基于LCD驱动器要求的RAM容量， 能够容易地选择被安装在LCD驱动器上的RAM电路块的数量。当RAM电路块被安装在LCD驱动器中时，存在以下问题。
RAM电路块是其面积相对于LCD驱动器的芯片尺寸较大的电路 块。LCD驱动器的芯片形状被限制为又长又薄。在此种限制下，由于 没有那么多的能够安排所述多个RAM电路块的候选区域，所以所述多 个RAM电路块通常在芯片上被排列成直线。因此，用于将内部电源电 压供给这些RAM电路块的内部电源布线也很长。为此，内部电源布线 的寄生电阻增加。因此，这导致出现当操作RAM电路块时被供给RAM 电路块的内部电源电压的不可忽视的下降的问题。
RAM电路块的访问速度与被供给它的RAM电路块的内部电源电 压成比例。当内部电源电压较高时，访问速度较快。另一方面，当内 部电源电压较低时，访问速度较慢。
在包括所述多个RAM电路块的LCD驱动器中，当这些RAM电 路块的访问速度差异较大时，这导致出现问题，其中不能以正确的时 序操作用于捕获来自这些RAM电路块的输出数据的逻辑电路。为此， 供给各个RAM电路块的内部电源电压被要求设计为大约相等。
同样，由于所述多个LCD驱动器被安排在LCD驱动器的外围， 所以从整个液晶显示系统的低成本和低功率观点，各个LCD驱动器的 芯片尺寸和操作电流被要求设计得尽可能小。
在下面将会描述在日本专利申请特开JP-P 2006-318380A (相应的 美国专利申请US2006259800 (Al))中描述的技术。
在JP-P 2006-318380A中描述的电路系统包括多个电路单元、用于 提供多个不同电压的电源、多个电源选择电路、以及控制电路。对应 于多个电路单元提供所述多个电源选择电路。所述多个电源选择电路从所述多个不同电压中选择被供给各个电路单元的电压。基于所述多 个电路单元各自的操作状态，控制电路控制所述多个电源选择电路从 而选择被供给各个电路单元的电压。每个电路单元使用由电源选择电 路选择的电压作为由内部电源供给的电压。
在下面将会描述在日本专利特开JP-A-Heisei， 05-266224中描述
的技术。
在JP-A-Heisei， 05-266224中描述的半导体集成电路包括减少外 部电源电压的电压减少电路，和多个功能模块，该多个功能模块的电 压是通过该电压减少电路生成的电压。为了缓和在电源布线的寄生电 阻中生成的不想要的电压减少，该半导体集成电路包括用于功能模块 中的每一个的专用的电压减少电路。
我们已经发现了以下事实。
如上所述，由于LCD驱动器具有芯片形状的限制(又长又薄)， 因此多个RAM电路块被安排成直线，并且用于将内部电源电压供给这 些RAM电路块的内部电源布线很长。内部电源布线的寄生电阻取决于 内部电源电路和RAM电路块中的每一个之间的距离。当某RAM电路 块被安排在远离内部电源电路的位置时，由RAM电路块的操作电流和 内部电源布线的寄生电阻，使被供给所述RAM电路块的内部电源电压 下降。因此，引起了 RAM电路块的访问速度被恶化的问题。
例如，让我们设想存在n (n是整数)个RAM电路块，并且以下 述顺序安排所述n个RAM电路块，即在第一至第n个RAM电路块中， n个RAM电路块被安排在离内部电源电路最近的RAM电路块和离内 部电源电路最远的RAM电路块之间。内部电源布线被连接至内部电源 电路，并且n个RAM电路块被并联地连接至内部电源布线。在内部电 源布线中，生成n个寄生电阻作为分别对应于n个RAM电路块的安排位置的寄生电阻。即，通过连接节点将n个RAM电路块分别连接至内 部电源布线，并且在内部电源布线的连接节点之间分别生成与n个 RAM电路块相对应的n个寄生电阻。在这样的情况下，假定n个RAM 电路块被按顺序安排在具有最小的寄生电阻的RAM电路块和具有最 大的寄生电阻的RAM电路块之间。在这里，为了简化解释，假定n个 寄生电阻的所有的电阻值相等。同样，n个RAM电路块的操作电流中 的每一个被定义为Iact，并且n个寄生电阻被定义为Rl、 R2、 R3、…、 Rn-l和Rn，并且通过内部电源电路供给内部电源布线的内部电源电压 被定义为VINT1。
在这样的情况下，通过下面的等式表示被施加于第n个RAM电路 块的内部电源电压VINTlfar。<formula>formula see original document page 11</formula>同样，通过下面的等式表示被施加于第一RAM电路块的内部电源 电压VINT 1 near 。
VINTlnear= VINT1 - Iact x Rl
因此，如下所述地表示第n个RAM电路块和第一 RAM电路块的 内部电源电压之间的差AV。<formula>formula see original document page 11</formula>
因此，产生与寄生电阻之间的差成比例的内部电源电压的下降。 如上所述，RAM电路块的访问速度与被施加于RAM电路块的内部电源电压成比例。当内部电源电压较高时，访问速度较快，并且当 内部电源电压较低时，访问速度较慢。因此，通过内部电源布线的寄
生电阻和RAM电路块的操作电流使被施加于当前操作中的RAM电路 块的内部电源电压下降。这使得电压下降量依赖于RAM电路块的安排 位置而变化。因此，访问速度变化，这导致下述问题，其中取决于变 化量，用于从这些RAM电路块捕获输出数据的逻辑电路不能以正确的 时序操作。
为了解决此问题，可以考虑降低内部电源布线的寄生电阻。但是， 当存在诸如LCD驱动器的又长又薄的芯片形状的限制时，很难采用其 中在受限区域中使内部电源布线变得较厚或者较宽的布局。暂时地， 如果仅从最小化内部电源布线的寄生电阻的观点优化内部电源布线的 布局，那么LCD驱动器的芯片尺寸被使得比以前更大。因此，存在出 现诸如制造成本增加以及LCD驱动器和LCD面板之间的尺寸不匹配 的其它问题的可能性。
至于这样的问题，根据JP-P 2006-318380A中描述的技术，当操作 RAM电路块时，通过内部电源选择电路，将连接切换到被设置为比以 前更高的内部电源电压的不同的内部电源布线。因此，由内部电源布 线的寄生电阻导致的内部电源电压下降所引起的访问速度的下降被最 小化。
但是，在JP-P 2006-318380A中描述的技术中，各个RAM电路块 要求各自的内部电源选择电路。由于各个内部电源选择电路与各个 RAM电路块组合在一起，所以电路规模被扩大，这导致出现芯片尺寸 被扩大的问题。同样，由于要求用于生成所述多个内部电源电压的内 部电源电路，所以内部电源电路的规模被扩大，这成为芯片尺寸扩大 的因素。同样，为了将所述多个生成的内部电源电压供给RAM电路块， 安排多个内部电源布线，这也成为内部电源布线的布局面积增加的因 素。根据在JP-A-Heisei， 05-266224中描述的技术，RAM电路块中的 每一个具有它自己的内部电源电路。因此，没有生成由内部电源布线
的寄生电阻引起的内部电源电压下降。
但是，在JP-A-Heisei， 05-266224中描述的技术存在问题，由于 为每个RAM电路块安排了内部电源电路，所以芯片尺寸被扩大。同样， 内部电源电路的数量被增加，这导致出现整个LCD驱动器的操作电流 被增加的问题。

发明内容
本发明寻求解决上述问题中的一个或者多个，或者至少部分地对 这些问题做出改进。
在一个实施例中， 一种半导体集成电路装置，包括RAM (随机 访问存储器)电路，该RAM (随机访问存储器)电路被构造为包括多 个RAM电路块；和内部电源电路，该内部电源电路被构造为将电压提 供给从多个RAM电路块选择的选择RAM块，其中所述电压对应于选 择RAM电路块的安排位置。
在另一个实施例中，用于驱动液晶显示面板的液晶显示驱动器， 包括RAM (随机访问存储器)电路，该RAM (随机访问存储器)电 路被构造为包括多个RAM电路块；和内部电源电路，该内部电源电路 被构造为将电压提供给从多个RAM电路块选择的选择RAM块，其中 所述电压对应于选择RAM电路块的安排位置。
根据本发明的半导体集成电路装置，选择了选择RAM电路块。这 时，出现电压下降，其中基于内部电源电'路和选择RAM电路块之间的 内部电源布线的寄生电阻和选择RAM电路块的操作电流确定电压(下 降电压)的下降量。基于选择RAM电路块的安排位置确定寄生电阻和下降电压。因此，内部电源电路基于选择RAM电路块的安排位置将电 压作为输出电压供给选择RAM电路块。因此，根据本发明的半导体集 成电路装置，作为它的效果，在当前操作中的选择RAM电路块中没有 产生不想要的下降。因此，RAM电路块的性能没有恶化。即，即使 由于芯片形状的限制很严格而使从减少内部电源布线的电阻的观点不 能设计最佳的布局，也能够将下述输出电压提供给位于远离内部电源 电路的选择RAM电路块，其中以所述输出电压，访问速度没有减少。
同样，根据本发明的半导体集成电路装置，由于仅在当操作选择 RAM电路块时的时段中变化地控制内部电源电路的输出电平(输出电 压)，所以能够将内部电源电路的操作电流的增加抑制为必要的最小 值。同样，根据本发明的半导体集成电路装置，为了内部电源布线的 较低的电阻，如无必要不要求将布线宽度变得较厚或者较宽。因此， 能够避免芯片尺寸的增加，并且能够实现成本减少。


结合附图，根据某些优选实施例的以下描述，本发明的以上和其 它示例性方面、优点和特征将更加明显，其中
图1是示出根据本发明的第一实施例的半导体集成电路的构造的
视图2是示出根据本发明的第一和第二实施例的分压电路和逻辑电 路的构造示例的视图3A和3B是每个都示出作为根据本发明的第一实施例的半导体 集成电路装置的操作，RAM电路块激活信号、内部电源电路的输出电 压和被施加于电源端口的电压之间的关系的时序图4是示出根据本发明的第一实施例的半导体集成电路装置的变 化示例1的构造的视图5是示出在根据本发明的第一实施例的半导体集成电路装置的 变化示例1中的分压电路和逻辑电路的示例的构造的视图6是示出根据本发明的第一实施例的半导体集成电路装置的变
14化示例2的构造的视图7是示出在根据本发明的第一实施例的半导体集成电路装置的 变化示例2中的分压电路和逻辑电路的示例的构造的视图8是示出根据本发明的第一实施例的半导体集成电路装置的变 化示例3的构造的视图9是示出在根据本发明的第一实施例的半导体集成电路装置的 变化示例3中的分压电路和逻辑电路的示例的构造的视图10是示出作为根据本发明的第二实施例的半导体集成电路装 置的操作，RAM电路块的访问速度和施加于RAM电路块的电源电压 之间的关系的图11是示出作为根据本发明的第二实施例的半导体集成电路装 置的操作，RAM电路块激活信号、内部电源电路的输出电压和施加于 电源端口的电压之间的关系的时序图12是示出根据本发明的第三实施例的半导体集成电路装置的 构造的视图13A和13B是示出根据本发明的第三实施例的半导体集成电路 装置的变化示例1的构造的视图14A和14B是示出根据本发明的第三实施例的半导体集成电路 装置的变化示例2的构造的视图；以及
图15A和15B是示出根据本发明的第三实施例的半导体集成电路 装置的变化示例3的构造的视图。
具体实施例方式
现在将会参考示意性实施例在这里描述本发明。本领域的技术人 员将会理解使用本发明的教学能够完成许多替代实施例并且本发明不 限于用于解释目的而示出的实施例。
将会在下面参考附图详细地描述根据本发明的实施例的半导体集 成电路装置。(第一实施例) [构造]
图1是示出根据本发明的第一实施例的半导体集成电路装置的构
造的视图。半导体集成电路装置包括逻辑电路20、用于驱动LCD面板 的高压驱动器电路(未示出)、用于生成内部电压的内部电源电路10、 以及RAM (随机访问存储器)电路。RAM电路使用内部电压短暂地 保持用于控制LCD面板的像素控制信息。逻辑电路20、高压驱动器电 路、内部电源电路10以及RAM电路被安排在芯片的安排区域中。
RAM电路被划分成作为多个RAM电路块的n个RAM电路块 RAMI至RAMn (n是整数)。这n个RAM电路块RAMI至RAMn 被分别连接至彼此不同的电源端口 (稍后将会描述)。n个RAM电路 块RAMI至RAMn中的每一个包括具有RAM单元的单元阵列矩阵、 用于基于地址选择RAM单元的地址电路、以及用于从选择RAM单元 读取数据的读出放大电路。
在这里，假定以下述顺序安排n个RAM电路块RAMI至RAMn: 开始于离内部电源电路IO最近的RAM电路块RAMI并且结束于离内 部电源电路10最远的RAM电路块RAMn。内部电源布线被连接至内 部电源电路10。
此外，n个RAM电路块RAMI至RAMn被并联地连接至内部电 源布线。在内部电源布线中，对应于n个RAM电路块RAM1至RAMn 的安排位置分别出现n个寄生电阻Rl至Rn作为寄生电阻。S卩，通过 n个电源端口 VINT11至VINTln将n个RAM电路块RAMI至RAMn 分别连接至内部电源布线。然后，在内部电源布线的电源端口 VINT11 至VINTln之间分别出现分别与n个RAM电路块RAMI至RAMn相 对应的n个寄生电阻Rl至Rn。在这样的情况下，假定n个RAM电路 块RAMI至RAMn被以下述顺序安排开始于与最小的寄生电阻Rl 相对应的RAM电路块RAMI并且结束于与最大的寄生电阻(R1+…+Rn)相对应的RAM电路块RAMn。在这里，为了简化描述，假定n 个寄生电阻R1至Rn的所有电阻值相等。
内部电源电路IO被提供在用于供给电压的第一电源(电源VCC) 和其电压小于第一电源的第二电源(接地)之间，并且被连接至输出 节点11。内部电源电路10生成内部电源电压VINT1并且将其作为输 出电压VINT1'通过输出节点11供给内部电源布线。该内部电源电路 IO包括内部电源控制电路12和分压电路13。
分压电路13被提供在输出节点11和接地之间并且包括串联地连 接的第一电阻元件14和第二电阻元件15。第一电阻元件14被提供在 输出节点11和电压划分节点16之间，并且第二电阻元件15被提供在 电压划分节点16和接地之间。分压电路13通过第一电阻元件14和第 二电阻元件15划分内部电源电压VINT1并且生成划分的电压FB1，并 且将其输出至电压划分节点16。
内部电源控制电路12包括差分放大电路17和开关18。差分放大 电路17包括两个输入和一个输出。电压划分节点16被连接至差分放 大电路17的两个输入中的一个输入，并且将划分的电压FB1提供至此。 基准电压VREF被供给差分放大电路17的两个输入中的另一个输入。 P型MOS晶体管被用作开关18。开关18被提供在电源VCC和输出节 点11之间，并且在P型MOS晶体管的栅极连接至差分放大电路17的 输出。当从差分放大电路17输出的输出信号的信号电平是低电平"L" 时接通开关18 (导通状态)。当信号电平是高电平"H"时切断开关 (非导通状态)。
在这里，分别将用于提供RAM电路块激活信号SEL1至SELn的 n条信号线连接至RAM电路块RAMI至RAMn。另外，n条信号线也 被连接至逻辑电路20的输入。逻辑电路20的输出被连接至内部电源 电路10内部的分压电路13的第一电阻元件14。逻辑电路20通过使用
17RAM电路块激活信号SEL1至SELn将稍后将会描述的电压划分控制 信号CVm(m是整数，m:0至n)供给分压电路13。
例如，从其中所有RAM电路块激活信号SEL1至SELn的信号电 平是低电平"L"的情况开始，将一个RAM电路块激活信号的信号电 平切换成高电平"H"。在本实施例中，定义当RAM电路块激活信号 处于高电平"H"时激活RAM电路块，并且当RAM电路块激活信号 处于低电平"L"时去激活RAM电路块。g卩，当所有的RAM电路块 RAMI至RAMn是处于非选择状态时，从RAM电路块RAM1至RAMn 中选择与前述的一个RAM电路块激活信号相对应的一个RAM电路块 (选择RAM电路块)，并且选择RAM电路块变为激活。
在内部电源电路10中，分压电路13通过第一电阻元件14和第二 电阻元件15划分内部电源电压VINT1并且生成划分的电压FB1。内部 电源控制电路12中的差分放大电路17比较基准电压VREF和从分压 电路13中输出的划分的电压FB1。如果划分的电压FB1高于基准电压 VREF，那么差分放大电路17将输出信号的信号电平设置为高电平"H" 从而内部电源电压VINT1变为低。基于输出信号"H"切断开关18。 如果划分的电压FB1低于基准电压VREF，那么差分放大电路17将输 出信号的信号电平设置为低电平"L"从而内部电源电压VINT1变为 高。基于输出信号"L"接通开关18。这样，内部电源控制电路12基 于划分的电压FBI和基准电压VREF之间的比较结果调整内部电源电 压VINTl。
如上所述，通过第一电阻元件14和第二电阻元件15之间的电压 划分比率来确定划分的电压FB1。同样，基于RAM电路块激活信号 SEL1至SELn选择选择RAM电路块。逻辑电路20将电压划分控制信 号CVO至CVn供给分压电路13，其中所述电压划分控制信号CVO至 CVn为基于RAM电路块激活信号SEL1至SELn的选择RAM电路块 设置电压划分比率。在RAM电路块RAMI至RAMn中该电压划分比率是不同的，并且通过哪个RAM电路块被从RAM电路块RAMI至 RAMn选择作为选择RAM电路块的事实确定该电压划分比率。为了基 于电压划分控制信号CV0至CVn设置用于选择RAM电路块的电压划 分比率，分压电路13调整第一电阻元件14的电阻值，并且通过第一 电阻元件14和第二电阻元件15划分内部电源电压VINT1，然后生成 划分的电压FBl。
图2是示出分压电路13和逻辑电路20的构造示例的视图。
逻辑电路20包括NOR逻辑门21。 NOR逻辑门21接收RAM电 路块激活信号SELl至SELn，基于RAM电路块激活信号SELl至SELn 的信号电平执行NOR (或非)操作，并且将电压划分控制信号CVO作 为它的结果输出至分压电路13。同样，逻辑电路20分别将RAM电路 块激活信号SELl至SELn作为电压划分控制信号CV1至CVn输出至 分压电路13。
分压电路13包括第一电阻元件14和第二电阻元件15，如上所述。 第一电阻元件14被提供在输出节点11和电压划分节点16之间。第二 电阻元件15被提供在电压划分节点16和接地之间。第一电阻元件14 包括被并联地连接在输出节点11和电压划分节点16之间的(n+l)个 电流路径部分。在这(n+l)个电流路径部分中，第0个电流路径部分 包括被提供在输出节点11和电压划分节点16之间的传输门G20。第 一电流路径部分包括 一个被安装在输出节点11和电压划分节点16 之间的电阻器RB1;和被提供在电阻器RB1和电压划分节点16之间的 传输门G21。第二电流路径部分被提供在输出节点11和电压划分节点 16之间并且包括被串联地连接的两个第一至第二电阻器RB1;和被 提供在第二电阻器RB1和电压划分节点16之间的传输门G22。其余的 与上面的类似。然后，第n电流路径部分被提供在输出节点ll和电压 划分节点16之间并且包括被串联地连接的n个第一至第n电阻器 RB1;和被提供在第n电阻器RB1和电压划分节点16之间的传输门G2n。传输门G20至G2n中的每一个被提供有N型MOS晶体管、P型 MOS晶体管、以及N型MOS晶体管的栅极和P型MOS晶体管的栅极 之间的反相器。当RAM电路块激活信号SEL1至SELn的信号电平是 高电平"H"时，分别接通传输门G20至G2n。在(n+l)个电流路径 部分中，第一至第n电流路径部分分别对应于RAM电路块RAMI至 RAMn。
如上所述，当从其中所有RAM电路块激活信号SEL1至SELn的 信号电平是低电平"L"的情况开始，将一个RAM电路块激活信号的 信号电平切换成高电平"H"时，从RAM电路块RAMI至RAMn选择 与前述的一个RAM电路块激活信号相对应的一个RAM电路块(选择 RAM电路块)。在这样的情况下，在(n+1)个电流路径部分当中， 接通与选择RAM电路块相对应的电流路径部分(选择电流路径部分) 的传输门(导电状态)。
作为根据本发明的第一实施例的半导体集成电路装置的操作，为 了简化描述，描述了其中当前操作中的RAM电路块的数量是一的情 况。在这里，RAM电路块的操作电流被定义为Iact。
首先，描述了其中选择离内部电源电路10最近的RAM电路块 RAMI的情况。
当所有RAM电路块激活信号SELl至SELn的信号电平是低电平 "L"时，通过逻辑电路20内部的NOR逻辑门21将电压划分控制信 号CVO的信号电平设置为高电平"H"。为此，在内部电源电路IO的 分压电路13的第一电阻元件14中，第0电流路径部分的传输门G20 处于导通状态。由于其它的电压划分控制信号CVl至CVm的信号电 平是低电平"L"，传输门G21至G2n处于非导通状态。这时，作为 划分的电压FB1，内部电源电压VINT1被供给电压划分节点16。因此，
20当没有选择RAM电路块时，内部电源电路10中的内部电源控制电路 12将作为其输出电压VINT1'的内部电源电压VINT1设置为与基准电 压VREF相同的电压。
接下来，为了选择RAM电路块RAMI，将RAM电路块激活信号 SEL1的信号电平切换成高电平"H"。这时，RAM电路块RAMI被 激活。同样，通过逻辑电路20中NOR逻辑门21，将电压划分控制信 号CVO的信号电平切换成低电平"L"。为此，在内部电源电路10的 分压电路13的第一电阻元件14中，切断第0电流路径部分的传输门 G20。由于RAM电路块激活信号SEL1的信号电平是高电平"H"，所 以接通第一电流路径部分的传输门G21。传输门G22至G2n处于非导 通状态。这时，将分压电路13切换成通过第一电流路径部分的电阻器 RB1和用作第二电阻元件15的电阻器RB 2之间的比率确定的电压划分 比率。因此，当选择RAM电路块RAMI时，相对于RAM电路块RAMI 的电压划分比率变为((RB1+RB2) /RB2)。然后，内部电源电路IO 中的内部电源控制电路12输出比基准电压VREF高的内部电源电压 VINT1作为输出电压VINT1'，其中VINT1'=VREF x ( (RB1+RB2) /RB2)。
当选择了 RAM电路块时，基于内部电源电路和选择RAM电路块 的电源端口之间的内部电源布线的寄生电阻和选择RAM电路块的操 作电流确定要被改变的电压值的程度。
当选择RAM电路块RAMI时，与通过将RAM电路块RAMI的 操作电流Iact乘以与内部电源布线的RAM电路块RAMI相对应的寄 生电阻R1获得的(IactxRl)相对应地，生成下降电压。因此，至于 被施加到RAM电路块RAM1的电源端口 VINT11的电压，从是内部电 源电路10的输出电压的内部电源电压VINT1下降与(Iact x Rl)相对 应的下降电压。因此，当选择RAM电路块RAMI时，对应于该下降 将内部电源电路10的输出电压更改为高。即，当选择RAM电路块RAMI时，确定电阻器RB1的值使得分压电路13的电压划分比率对应 于所想要的电压变化值。在这样的情况下，确定电阻器RB1的值使得 内部电源电路10的输出电压VINT1'变为下述电压，其中与(IactxRi) 相对应的下降电压被添加至内部电源电压VINTl，g卩，(VINT1+ (Iact x Rl))。
因此，当选择RAM电路块RAMI时，内部电源电路10输出(VINT1 + (IactxRl))作为它的输出电压VINT1'。因此，即使通过内部电 源布线的寄生电阻和RAM电路块本身的操作电流生成下降，电压 VINT1也被施加到RAM电路块RAMI的电源端口 VINTll。这样，即 使存在由内部电源布线的寄生电阻引起的电压下降，也能够获得LCD 驱动器，其中没有恶化RAM电路块RAMI的访问速度。
在下面将会描述选择离内部电源电路10最远的RAM电路块 RAMn时的情况。
为了选择RAM电路块RAMn，将RAM电路块激活信号SELn的 信号电平切换成高电平"H"。这时，RAM电路块RAMn被激活。同 样，通过逻辑电路20内部的NOR逻辑门21，电压划分控制信号CVO 的信号电平被设置为低电平"L"。因此，在内部电源电路10中的分 压电路13的第一电阻元件14中，切断第0电流路径部分的传输门G20。 由于RAM电路块激活信号SELn的信号电平是高电平"H"，所以接 通第n电流路径部分的传输门G2n。传输门G21至G2n-1处于非导通 状态。这时，分压电路13被切换成通过第n电流路径部分的n个电阻 器RB1和用作第二电阻元件15的电阻器RB2之间的比率确定的电压 划分比率。因此，当选择RAM电路块RAMn时，相对于RAM电路块 RAMn的电压划分比率变为(((RBlxn) +RB2) /RB2)。内部电源 电路10中的内部电源控制电路12输出VINT1'=VREF ( ( (RBlxn) + RB2) /RB2)作为输出电压VINT1'。在这样的情况下，当选择RAM 电路块RAMI时，输出电压VINTl'是高于输出电压VINT1'=VREF((RB1+RB2) /RB2)的电压。
当选择RAM电路块RAMn时，与(Iact x (R1+R2+ R3+… +Rn-1+Rn)对应地生成下降电压，其中将与内部电源布线的RAM电 路块RAMn相对应的寄生电阻(R1+R2+ R3+…+Rn-1+Rn)乘以RAM 电路块RAMn的操作电流Iact。因此，至于被施加到RAM电路块RAMn 的电源端口 VINTln的电压，从是内部电源电路10的输出电压的内部 电源电压VINT1下降与(Iactx (Rl+R2+R3+…+Rn-l+Rn))相对 应的下降电压。因此，当选择RAM电路块RAMn时，对应于此下降， 将内部电源电路10的输出电压更改为高。SP，当选择RAM电路块 RAMI时，可以确定电阻器(RBlxn)的值使得分压电路13的电压划 分比率对应于所想要的电压变化值。在这样的情况下，确定电阻器 (RBlxn)的值使得内部电源电路IO的输出电压VINTI'变为下述电压， 其中与(Iactx (Rl+R2+R3+…+Rn-l+Rn))相对应的下降电压被添 加至内部电源电压VINT1，艮P， (VINT1+ (Iact x (R1+R2+R3+… +Rn-1+Rn))。
因此，当选择RAM电路块RAMn时，内部电源电路10输出 VINT1+(Iactx (R1+R2+ R3+-— +Rn-1+Rn))作为其输出电压VINTT。 因此，即使由内部电源布线的寄生电阻和RAM电路块本身的操作电流 生成下降，电压VINT1也被施加到RAM电路块RAMn的电源端口 VINTln。这样，即使在远离内部电源电路10的位置安排RAM电路块 时，即，即使由内部电源布线的寄生电阻引起的电压下降很大，也能 够获得其中RAM电路块RAMn的访问速度没有恶化的LCD驱动器。
图3A是示出作为根据本发明的第一实施例的半导体集成电路装 置的操作，RAM电路块激活信号SEL1至SELn、内部电源电路IO的 输出电压VINT1邻被施加到电源端口 VINT11至VINTln的电压之间 的关系的时序图。在这里，水平轴表示时间，垂直轴表示电压，并且 "VCCINT"对应于内部电源电压VINT1。根据RAM电路块的操作状态变化地变化内部电源电路10的输出电压VINT1'。当选择和操作的
RAM电路块是RAM电路块RAMI时，恒定地控制被施加到电源端口 VINT11至VINTln的输出电压VINTl'而没有下降。
已经关于被安排在离内部电源电路IO最近的位置的RAM电路块 RAMI和被安排在离内部电源电路10最远的位置的RAM电路块 RAMn而描述了第一实施例。类似地，在同样的思维方式下，如图3B 中所示，本发明还能够被应用于被安排在它们之间的RAM电路块 RAM2至RAMn-l。
在下面将会描述根据本发明的第一实施例的半导体集成电路装置 的效果。
根据本发明的第一实施例的半导体集成电路装置包括被划分为
RAM电路块RAMI至RAMn的RAM电路；和内部电源电路10。从 RAM电路块RAMI至RAMn选择选择RAM电路块。这时，出现电压 下降，其中，基于内部电源电路IO和选择RAM电路块之间的内部电 源布线的寄生电阻；和选择RAM电路块的操作电流确定电压(下降电 压)的下降量。在选择RAM电路块的安排位置确定寄生电阻和下降电 压。因此，内部电源电路IO将基于选择RAM电路块的安排位置的电 压作为输出电压VINTl'供给选择RAM电路块。因此，根据本发明的 第一实施例的半导体集成电路装置，作为它的效果，在当前操作中对 于选择RAM电路块没有生成不想要的下降。因此，没有恶化RAM电 路块RAMI至RAMn的性能。g卩，即使因为在芯片形状上的限制是严 格的，从减少内部电源布线的电阻观点不能够设计最佳的布局，也能 够将没有减少访问速度的输出电压VINTl'供给远离内部电源电路10 的选择RAM存储器电路块。同样，根据本发明的第一实施例的半导体 集成电路装置，由于仅在当操作选择RAM存储器电路块时的时段中变 化地控制内部电源电路10的输出电平(输出电压VINT1')，因此内部电源电路10的操作电流中的增加能够被抑制到必要的最小值。同样， 根据本发明的第一实施例的半导体集成电路装置，与以前相比，为了 内部电源布线的较低的电阻，如无必要不要求将布线宽度变厚(宽)。 因此，避免芯片尺寸的增加，并且实现成本减少。
根据本发明的第一实施例的半导体集成电路装置，按顺序安排
RAM电路块RAM1至RAMn:开始于离内部电源电路IO最近的RAM 电路块RAMI并且结束于离内部电源电路10最远的RAM电路块 RAMn。如上所述，对于RAM电路块RAMI至RAMn，与它们的安排 位置相对应地生成下降电压。因此，为了达到前述的效果，在内部电 源电路10中，为RAM电路块RAM1至RAMn中的每一个设置与寄生 电阻相对应的n个电压。即，按顺序增加n个电压开始于与最小的 寄生电阻(Rl)相对应的电压并且结束于与最大的寄生电阻(R1+---+Rn)相对应的电压。在本实施例中，按顺序增加n个电压开始于离 内部电源电路10最近的电压并且结束于离内部电源电路10最远的电 压。当选择选择RAM电路块时，内部电源电路lO将n个电压中的基 于选择RAM电路块的位置的电压作为输出电压VINTl'供给选择RAM 电路块。因此，根据本发明的第一实施例的半导体集成电路装置，能 够达到前述的效果。
根据本发明的第一实施例的半导体集成电路装置，为了进一步达 到前述的效果，内部电源电路IO包括分压电路13，该分压电路13能 够生成用于设置n个电压的n个电压划分比率(第一电阻元件14((n+l) 个电流路径部分)和第二电阻元件15)。在这里，n个电压划分比率 (第一至第n电流路径部分和第二电阻元件15)分别对应于RAM电 路块RAMI至RAMn。当选择选择RAM电路块时，内部电源电路10 从n个电压划分比率中选择与选择RAM电路块相对应的选择电压划分 比率，并且将n个电压当中的与选择电压划分比率相对应的电压作为 输出电压VINTl'供给选择RAM电路块。因此，根据本发明的第一实 施例的半导体集成电路装置，能够获得前述的效果。根据本发明的第一实施例的半导体集成电路装置，当选择RAM电
路块RAMI至RAMn时，RAM电路块激活信号SEL1至SELn分别被 供给RAM电路块RAMI至RAMn。因此，为了获得前述的效果，逻 辑电路20基于用于选择选择RAM电路块的RAM电路块激活信号将 用于选择与选择RAM电路块相对应的选择电压划分比率的电压划分 控制信号CVm输出至分压电路13。这时，分压电路13基于电压划分 控制信号CVm从n个电压划分比率中选择与选择RAM电路块相对应 的选择电压划分比率。内部电源电路10将n个电压当中的与选择电压 划分比率相对应的电压作为输出电压VINTl'供给选择RAM电路块。 因此，根据本发明的第一实施例的半导体集成电路装置，能够获得前 述的效果。
根据本发明的第一实施例的半导体集成电路装置，内部电源电路 10被连接至内部电源布线并且生成内部电源电压VINT1。按顺序将 RAM电路块RAMI至RAMn并联地连接至内部电源布线开始于离 内部电源电路IO最近的RAM电路块RAM1并且结束于离内部电源电 路IO最远的RAM电路块RAMn。在内部电源布线中，分别生成与RAM 电路块RAMI至RAMn的安排地点相对应的寄生电阻Rl至Rn。当分 别选择和操作RAM电路块RAMI至RAMn时，在RAM电路块RAMI 至RAMn中分别生成由RAM电路块RAMI至RAMn的操作电流以及 内部电源电路10和RAM电路块RAM1至RAMn之间的寄生电阻引起 n个下降电压。因此，为了进一步获得前述的效果，n个电压是其中分 别添加了内部电源电压VINT1和n个下降电压的电压。
具体地，将分别对应于RAM电路块RAMI至RAMn的安排地点 的寄生电阻Rl至Rn的电阻值定义为Rl至Rn。 RAM电路块RAMI 至RAMn中的每一个的操作电流的电流值被定义为Iact。内部电源电 压VINT1的电压值被定义为VINT1。同样，选择RAM电路块被定义 为第jRAM电路块RAMj。在这里，j是整数，等于或者大于l并且等于或者小于n。同样，在n个电压当中，用于第jRAM电路块RAMj 的电压被定义为输出电压VINT1'。在这样的情况下，通过下面的等式 (1)表示输出电压VINT1'。<formula>formula see original document page 27</formula>
因此，根据本发明的第一实施例的半导体集成电路装置，能够获 得前述的效果。
顺便说明，在根据本发明的第一实施例的半导体集成电路装置中，
描述了下述机制，其中，对于被提供在LCD驱动器中的n个RAM电 路块，基于选择RAM电路块以n级控制内部电源电路10的输出电压 VINT1'。但是，不限于此种情况。作为根据本发明的第一实施例的半 导体集成电路装置的变化示例，可以在容许的内部电源电压和访问速 度的范围内减少控制级数(在图10中将会描述情况)。
在这里，描述了根据本发明的第一实施例的半导体集成电路装置 的变化示例。
图4是示出根据本发明的第一实施例的半导体集成电路装置的变 化示例1的构造的视图。图5是示出变化示例1中分压电路13和逻辑 电路20的示例的构造的视图。
在根据本发明的第一实施例的半导体集成电路装置的变化示例1 中，假定第一至第n (n是整数)RAM电路块RAMI至RAMn组成x (x是小于n的整数)个RAM电路块组，并且N个RAM电路块属于 x个RAM电路块组中的每一个。在这里，N是满足n-x x N的整数。因此，当定义N二2时，x个RAM电路块组被分别表示为RAM电路块 RAMI至RAM2、 RAM3至RAM4、—-、以及RAMn-l至RAMn。按 顺序安排这些RAM电路块RAMI至RAM2、…、以及RAMn-l至 RAMn:开始于离内部电源电路10最近的RAM电路块RAMI并且结 束于离内部电源电路10最远的RAM电路块RAMn。在这样的情况下， 在被连接至内部电源电路10的内部电源布线中，分别对应于RAM电 路块RAMI至RAM2、…、以及RAMn-l至RAMn的安排地点生成寄 生电阻Rl至R2、—-、以及Rn-1至Rn。因此，对于RAM电路块RAMI 至RAM2、…、以及RAMn-l至RAMn，对应于它们的安排地点，生 成下降电压。因此，为了获得前述的效果，在内部电源电路10中，为 RAM电路块RAMI至RAM2、…、以及RAMn-l至RAMn中的每一 个(RAM电路块组中的每一个)设置与寄生电阻相对应的x个电压。 即，按顺序增加x个电压开始于与最小的寄生电阻(Rl+R2)相对应 的电压并且结束于与最大的寄生电阻(R1+ +Rn)相对应的电压。 在本实施例中，按顺序增加x个电压开始于离内部电源电路IO最近 的电压并且结束于离内部电源电路10最远的电压。当选择选择RAM 电路块时，内部电源电路lO将x个电压当中与选择RAM电路块的位 置相对应的电压作为输出电压VINTl'供给选择RAM电路块。因此， 根据本发明的第一实施例的半导体集成电路装置的变化示例1，能够将 控制级数从n减少到x(x=(l/2)xn)。
在根据本发明的第一实施例的半导体集成电路装置的变化示例1 中，为了进一步获得前述的效果，内部电源电路IO包括分压电路13， 该分压电路13能够生成x个电压划分比率(第一电阻元件14 ( (x+1) 个电流路径部分)和第二电阻元件15)以设置x个电压。这里，x个 电压划分比率(第一至第x电流路径部分和第二电阻元件15)分别对 应于RAM电路块RAMI至RAM2、、以及RAMn-l至RAMn。当 选择选择RAM电路块时，内部电源电路lO从x个电压划分比率中选 择与选择RAM电路块相对应的选择电压划分比率，并且将x个电压当 中与选择电压划分比率相对应的电压作为输出电压VINTl'供给选择RAM电路块。因此，根据本发明的第一实施例的半导体集成电路装置 的变化示例l，能够获得前述的效果。
在根据本发明的第一实施例的半导体集成电路装置的变化示例1
中，当RAM电路块RAMI至RAM2、—-、以及RAMn-l至RAMn 被选择时，RAM电路块激活信号SEL1至SEL2、…、以及SELn-l 至SELn被分别供给RAM电路块RAMI至RAM2、…、以及RAMn-l 至RAMn。具体地，如图5中所示，逻辑电路20进一步包括NOR逻 辑门22-1至22-x;和反相器(反相门)23-1至23-x。 NOR逻辑门22-1 至22-x分别接收RAM电路块激活信号SEL1至SEL2、…、以及SELn-l 至SELn。 NOR逻辑门22-1至22-x基于RAM电路块激活信号SEL1 至SEL2、…、以及SELn-l至SELn的信号电平分别执行NOR (或非) 操作。之后，NOR逻辑门22-1至22-x将它们的结果分别输出至反相 器23-1至23-x。反相器23-1至23-x转换前述的结果并且将其输出至 NOR逻辑门21。反相器23-l至23-x还将它们的转换结果作为电压划 分控制信号CV2至CVn分别输出至分压电路13。 NOR逻辑门21接收 电压划分控制信号CV2至CVn，基于电压划分控制信号CV2至CVn 的信号电平执行NOR操作，然后将电压划分控制信号CV0作为其结 果输出至分压电路13。分压电路13中的第一电阻元件14包括(x+l) 个电流路径部分，该(x+l)个电流路径部分被并联地连接以设置x个 电压。因此，为了获得前述的效果，基于用于选择选择RAM电路块的 RAM电路块激活信号，逻辑电路20将用于选择与选择RAM电路块相 对应的选择电压划分比率的电压划分控制信号CVm输出至分压电路 13。这时，基于电压划分控制信号CVm，分压电路13从x个电压划分 比率中选择与选择RAM电路块相对应的选择电压划分比率。内部电源 电路10将x个电压当中与选择电压划分比率相对应的电压作为输出电 压VINT1'供给选择RAM电路块。因此，根据本发明的第一实施例的 半导体集成电路装置的变化示例1，能够获得前述的效果。
图6是示出根据本发明的第一实施例的半导体集成电路装置的变化示例2的构造的视图。图7是示出变化示例2中的分压电路13和逻
辑电路20的示例的构造的视图。
在根据本发明的第一实施例的半导体集成电路装置的变化示例2 中，假定第一至第n (n是整数)RAM电路块RAMI至RAMn组成x (x是小于n的整数)个RAM电路块组，并且N个RAM电路块属于 x个RAM电路块组中的每一个。在这里，N是满足i^x x N的整数。 因此，当定义了N二4时，x个RAM电路块组被分别表示为RAM电路 块组RAMI至RAM4、 RAM5至RAM8、…、以及RAMn-3至RAMn。 按顺序安排RAM电路块RAMI至RAM4、—-、以及RAMn-3至RAMn: 开始于离内部电源电路IO最近的RAM电路块RAMI并且结束于离内 部电源电路10最远的RAM电路块RAMn。在这样的情况下，在被连 接至内部电源电路10的内部电源布线中，分别对应于RAM电路块 RAMI至RAM4、…、以及RAMn-3至RAMn的安排地点生成寄生电 阻R1至R4、…、以及Rn-3至Rn。因此，对于RAM电路块RAMI 至RAM4、…、以及RAMn-3至RAMn，对应于它们的安排地点产生 下降电压。因此，为了获得前述的效果，在内部电源电路10中，为RAM 电路块RAMI至RAM4、-—、以及RAMn-3至RAMn中的每一个(RAM 电路块组中的每一个)设置了与寄生电阻相对应的x个电压。即，按 顺序增加x个电压开始于与最小的寄生电阻(Rl+R2+R3+R4)相对 应的电压并且结束于与最大的寄生电阻(R1+ —+Rn)相对应的电压。 在本实施例中，按顺序增加x个电压开始于离内部电源电路IO最近 的电压并且结束于离内部电源电路10最远的电压。当选择选择RAM 电路块时，内部电源电路10将x个电压当中的与选择RAM电路块的 位置相对应的电压作为输出电压VINT1'供给选择RAM电路块。因此， 根据本发明的第一实施例的半导体集成电路装置的变化示例2，能够将 控制级数从n减少到x(x=(l/4)xn)。
在根据本发明的第一实施例的半导体集成电路装置的变化示例2 中，为了进一步获得前述的效果，内部电源电路IO包括分压电路13，该分压电路13能够生成X个电压划分比率(第一电阻元件14 ( (X+l)
个电流路径部分)和第二电阻元件15)以设置x个电压。这里，x个 电压划分比率(第一至第x电流路径部分和第二电阻元件15)分别对 应于RAM电路块RAMI至RAM4、…、以及RAMn-3至RAMn。当 选择选择RAM电路块时，内部电源电路10从x个电压划分比率中选 择与选择RAM电路块相对应的选择电压划分比率，并且将x个电压当 中与选择电压划分比率相对应的电压作为输出电压VINT1'供给选择 RAM电路块。因此，根据本发明的第一实施例的半导体集成电路装置 的变化示例2，能够获得前述的效果。
在根据本发明的第一实施例的半导体集成电路装置的变化示例2 中，当选择RAM电路块RAMI至RAM4、—-、以及RAMn-3至RAMn 时，RAM电路块激活信号SEL1至SEL4、…、以及SELn-3至SELn 被分别供给RAM电路块RAMI至RAM4、…、以及RAMn-3至RAMn。 具体地，如图7中所示，逻辑电路20进一步包括NOR逻辑门22-1 至22-x;和反相器(反相门)23-1至23-x。 NOR逻辑门22-1至22-x 分别接收RAM电路块激活信号SEL1至SEL4、…、以及SELn-3至 SELn。然后，NOR逻辑门22-1至22-x分别基于RAM电路块激活信 号SEL1至SEL4、…、以及SELn-3至SELn的信号电平执行NOR操 作。然后，NOR逻辑门22-1至22-x将它们的结果分别输出至反相器 23-1至23-x。反相器23-1至23-x转换前述的结果并且输出至NOR逻 辑门21。反相器23-1至23-x还将它们的转换结果作为电压划分控制信 号CV4至CVn分别输出至分压电路13。NOR逻辑门21接收电压划分 控制信号CV4至CVn，基于电压划分控制信号CV4至CVn的信号电 平执行NOR操作，然后将电压划分控制信号CV0作为其结果输出至 分压电路13。分压电路13中的第一电阻元件14包括被并联地连接以 设置x个电压的(x+l)个电流路径部分。因此，为了进一步获得前述 的效果，基于用于选择选择RAM电路块的RAM电路块激活信号，逻 辑电路20将用于选择与选择RAM电路块相对应的选择电压划分比率 的电压划分控制信号CVm输出至分压电路13。这时，基于电压划分控制信号CVm，分压电路13从x个电压划分比率中选择与选择RAM电 路块相对应的选择电压划分比率。内部电源电路10将x个电压当中与 选择电压划分比率相对应的电压作为输出电压VINT1'供给选择RAM 电路块。因此，根据本发明的第一实施例的半导体集成电路装置的变 化示例2，能够获得前述的效果。
图8是示出根据本发明的第一实施例的半导体集成电路装置的变 化示例3的构造的视图。图9是示出变化示例3中的分压电路13和逻 辑电路20的示例的构造的视图。
在根据本发明的第一实施例的半导体集成电路装置的变化示例3 中，假定第一至第n (n是整数)RAM电路块RAMI至RAMn组成x (x是小于n的整数)个RAM电路块组，并且属于x个RAM电路块 组中的每一个的RAM电路块的数目彼此不同。例如，x个RAM电路 块组被分别表示为RAM电路块组RAM1、 RAM2至RAM4、…、以 及RAMn-3至RAMn。按顺序安排RAM1、 RAM2至RAM4、 …、 以及RAMn-3至RAMn:开始于离内部电源电路10最近的RAM电路 块RAM1并且结束于离内部电源电路IO最远的RAM电路块RAMn。 在这样的情况下，在被连接至内部电源电路10的内部电源布线中，分 别对应于RAM电路块RAM1、 RAM2至RAM4、—-、以及RAMn-3 至RAMn的安排地点生成寄生电阻Rl、 R2至R4、…、以及Rn-3至 Rn。因此，对于RAM电路块RAM1、RAM2至RAM4、—-、以及RAMn-3 至RAMn，与它们的安排地点相对应地生成下降电压。因此，为了获 得前述的效果，在内部电源电路10中，为RAM电路块RAMI、 RAM2 至RAM4、-—、以及RAMn-3至RAMn中的每一个(RAM电路块组 中的每一个)设置了与寄生电阻相对应的x个电压。g卩，按顺序增加x 个电压开始于与最小的寄生电阻(Rl)相对应的电压并且结束于与 最大的寄生电阻(R1+-- +Rn)相对应的电压。在本实施例中，按顺 序增加x个电压开始于离内部电源电路IO最近的电压并且结束于离 内部电源电路10最远的电压。当选择选择RAM电路块时，内部电源电路10将x个电压当中与选择RAM电路块的位置相对应的电压作为 输出电压VINT1'供给选择RAM电路块。因此，根据本发明的第一实 施例的半导体集成电路装置的变化示例3，能够将控制步骤的数量从n 减少到x。
在根据本发明的第一实施例的半导体集成电路装置的变化示例3 中，为了进一步获得前述的效果，内部电源电路IO包括分压电路13， 该分压电路13能够生成x个电压划分比率(第一电阻元件14 ( (x+l) 个电流路径部分)和第二电阻元件15)以设置x个电压。在这里，x 个电压划分比率(第一至第x电流路径部分和第二电阻元件15)分别 对应于RAM电路块RAMI 、 RAM2至RAM4、—-、以及RAMn-3至 RAMn。当选择选择RAM电路块时，内部电源电路10从x个电压划 分比率中选择与选择RAM电路块相对应的选择电压划分比率，并且将 x个电压当中与选择电压划分比率相对应的电压作为输出电压VINT1' 供给选择RAM电路块。因此，根据本发明的第一实施例的半导体集成 电路装置的变化示例3，能够获得前述的效果。
在根据本发明的第一实施例的半导体集成电路装置的变化示例3 中，当选择RAM电路块RAM1、 RAM2至RAM4、…、以及RAMn-3 至RAMn时，RAM电路块激活信号SEL1、 SEL2至SEL4、…、以及 SELn-3至SELn被分别供给RAM电路块RAMI 、RAM2至RAM4、…、 以及RAMn-3至RAMn。具体地，如图9中所示，逻辑电路20进一步 包括NOR逻辑门22-1至22-y(在该情况下，y是满足y=x+l的整数) 和反相器(反相门)23-1至23-y。在该情况下，逻辑电路20将RAM 电路块激活信号SEL1作为电压划分控制信号CV1输出至NOR逻辑门 21和分压电路13。 NOR逻辑门22-1至22-y分别接收RAM电路块激 活信号SEL2至SEL4、…、以及SELn-3至SELn。然后，NOR逻辑 门22-1至22-y分别基于RAM电路块激活信号SEL2至SEL4、…、 以及SELn-3至SELn的信号电平执行NOR操作。然后，NOR逻辑门 22-1至22-y将它们的结果分别输出至反相器23-1至23-y。反相器23-1
33至23-y转换前述的结果并且输出至NOR逻辑门21。反相器23-l至23-y 还将它们的转换结果作为电压划分控制信号CV4至CVn分别输出至分 压电路13。 NOR逻辑门21接收电压划分控制信号CV1、 CV4至CVn， 基于电压划分控制信号CV1、 CV4至CVn的信号电平执行NOR操作， 然后将电压划分控制信号CVO作为其结果输出至分压电路13。分压电 路13中的第一电阻元件14包括被并联地以设置x个电压(x+l)个电 流路径部分。因此，为了进一步获得前述的效果，基于用于选择选择 RAM电路块的RAM电路块激活信号，逻辑电路20将用于选择与选择 RAM电路块相对应的选择电压划分比率的电压划分控制信号CVm输 出至分压电路13。这时，基于电压划分控制信号CVm，分压电路13 从x个电压划分比率中选择与选择RAM电路块相对应的选择电压划分 比率。内部电源电路10将x个电压当中基于选择电压划分比率的电压 作为输出电压VINT1'供给选择RAM电路块。因此，根据本发明的第 一实施例的半导体集成电路装置的变化示例3，能够获得前述的效果。
在根据本发明的第一实施例的半导体集成电路装置的变化示例3 中，以与分别具有一个、三个、—_ 、四个ram电路块的ram电路
块组一样的顺序安排RAM电路块RAM1、 RAM2至RAM4、…、以 及RAMn-3至RAMn。但是，他们不限于此种情况。可以取决于寄生 电阻的值改变这些顺序。
(第二实施例)
关于其中当前正在操作的RAM电路块的数量是一的情况描述了 第一实施例。但是，关于其中同时存在当前正在操作的多个RAM电路 块的情况描述了根据本发明的第二实施例的半导体集成电路装置。在 第二实施例中，省略了与第一实施例重复的解释。
根据本发明的第二实施例的半导体集成电路装置的构造与第一实 施例的类似。[操作]
作为根据本发明的第二实施例的半导体集成电路装置的操作，为
了简化描述，描述了其中存在当前正在操作的两个RAM电路块的情 况。在这里， 一个RAM电路块的操作电流被定义为Iact。
为了选择RAM电路块RAM1、 RAM2， RAM电路块激活信号 SEL1、 SEL2的信号电平被切换成高电平"H"。这时，RAM电路块 RAM1、 RAM2被激活。
内部电源电路10比较划分的电压FB1和基准电压VREF并且调整 内部电源电压VINT1。至于划分的电压FB1，由从逻辑电路20输出的 电压划分控制信号CVO至CVm控制它的电压划分比率。如第一实施 例中所述，在当选择和操作RAM电路块时的时段中，基于当操作RAM 电路块时的内部电源电压的下降量，内部电源电路IO将内部电源电压 VINT1设置为高。因此，当操作多个RAM电路块时，要求基于RAM 电路块的性能和LCD驱动器的整个性能之间的平衡确定电压变化的增 加量。在下面将会描述原理。
图10是示出RAM电路块的访问速度和被施加到RAM电路块的 电源电压之间的关系的图。水平轴表示电源电压Vccint，并且垂直轴表 示访问速度tacc。下斜线(从左上到右下)表示RAM电路块的访问速 度的负内部电源电压依赖性。符号Vccintl表示基于访问速度确定的内 部电源电压的下限。符号Vccint2表示为了确保构造电路的晶体管的寿 命和可靠性而允许施加到RAM电路块的内部电源电压的上限。符号 △Vccint表示内部电源电压Vccint的容许的变化量。即，八Vccint表示 内部电源电压Vccint的范围的上限。符号taccl表示为了确保LCD驱 动器的性能的RAM电路块的访问速度的下限。符号tacc2表示为了确 保LCD驱动器的性能的RAM电路块的访问速度的上限。符号AVtacc 表示RAM电路块的访问速度tacc的容许的变化量，该变化量对于将数据输出至RAM电路块并且接收来自于RAM电路块的数据的逻辑电路 来说是容许的。即，AVtacc表示RAM电路块的访问速度tacc的范围 的上限。
在RAM电路块中，存在基于容许的访问速度变化AVtacc而确定 的容许的内部电源电压变化AVccint。当同时操作多个RAM电路块时， 可以将内部电源电压(下降电压)的下降补偿量确定为使得在容许的 内部电源电压和容许的访问速度的范围内下降。
通常，在较低的内部电源电压中，在许多情况下，RAM电路块具 有与电路性能有关的较小的余量。因此，在本实施例中，作为示例， 补偿了被安排在远离内部电源电路10的地点的RAM电路块RAM2的 性能。即，补偿了被施加于RAM电路块RAM2的电源端口的内部电 源电压中的下降。
在此示例中，基于被选择的RAM电路块RAM1、 RAM2的操作电 流Iactx2和内部电源电路10与RAM电路块RAM2的电源端口之间的 内部电源布线的寄生电阻(Rl+R2)，内部电源电压的下降补偿量变为
(((Iactx2) xRl) + (IactxR2))。在这样的情况下，被施加于RAM 电路块RAMI的电源端口 VINT11的内部电源电压变为(VINT1 +
(IactxR2))。因此，对应于(IactxR2)，被施加于RAM电路块RAMI 的内部电源电压高。当然，如上所述，如果内部电源电压在容许的内 部电源电压和容许的访问速度的范围内下降，那么不存在电路操作的 问题。如果内部电源电压不在范围内下降，那么要求有诸如在RAM电 路块的操作电流中下降以及在内部电源布线的寄生电阻中下降等等的 设想(稍后将会在第三实施例中描述此种情况)。
因此，当选择RAM电路块RAM1、 RAM2时，内部电源电路10 输出电压，其中与(((Iactx2) xRl) + (IactxR2))相对应的下降 电压被添加至内部电源电压VINT1，即，VINT1+ ( ( (Iactx2) xRi)+ (IactxR2))作为输出电压VINT1'。因此，即使基于内部电源布线 的寄生电阻和RAM电路块RAM1、 RAM2的操作电流生成下降电压， VINT1的电压也被施加于远离内部电源13的RAM电路块RAM2的电 源端口VINT12。这样，即使存在由内部电源布线的寄生电阻引起的电 压的下降，也能够获得其中RAM电路块RAM2的访问速度没有恶化 的LCD驱动器。
图11是示出作为根据本发明的第二实施例的半导体集成电路装 置的操作，RAM电路块激活信号SEL1至SELn、内部电源电路10的 输出电压VINT1'和被施加于电源端口 VINT11至VINTln的电压之间 的关系的时序图。在这里，水平轴表示时间，并且垂直轴表示电压。 基于RAM电路块的操作状态变化地控制内部电源电路10的输出电压 VINT1'。当选择和操作的RAM电路块是RAM电路块RAMI、 RAM2 时，恒定地控制被施加于内部电源端口 VINT12至VINTln的输出电压 VINT1'而没有下降。
已经关于RAM电路块RAM1、RAM2以及RAM电路块RAMn-l、 RAMn描述了第二实施例。但是，在类似的思维方式下，本发明甚至 能够被应用于其中存在要在同时被操作的多个访问的情况。
同样，从减少内部电源电压的设置范围的观点，当同时激活多个 RAM电路块时，因为在相邻的RAM电路块中内部电源布线之间的寄 生电阻的差能够很小，因此要求相邻地安排同时操作的RAM电路块。 相反地，要求选择性地控制要被同时操作的相邻的RAM电路块。但是， 还如图10中所示，如果内部电源电压的下降电压匹配并且在内部电源 电压和访问速度的容许的变化范围内下降，那么控制处理不限于始终 同时选择相邻的RAM电路块的控制。因此，当存在另一个具有较高的 优先级的设计内容时，可以基于优先级优化RAM电路块的安排和选择 操作。如上所述，作为第二实施例，描述了其中同时操作两个RAM电路 块的情况。但是，当然，在前述限制的范围内，本发明能够被应用于
其中同时操作三个或者更多RAM电路块的情况。 [效果]
在下面将会描述根据本发明的第二实施例的半导体集成电路装置 的效果。
根据本发明的第二实施例，半导体集成电路装置包括被划分为
RAM电路块RAMI至RAMn的RAM电路；和内部电源电路10。从 RAM电路块RAMI至RAMn中选择包括两个或者更多RAM电路块的 选择RAM电路块。这时，内部电源电路10将基于选择RAM电路块 的安排地点的电压作为输出电压VINT1'供给选择RAM电路块。因此， 根据本发明的第二实施例的半导体集成电路装置获得与第一实施例类 似的效果。
同样，根据本发明的第二实施例，除了第一实施例的效果之外， 半导体集成电路装置还能够被应用于其中同时操作多个RAM电路块 的情况。根据本发明的第二实施例的半导体集成电路装置，多个RAM 电路块被同时操作。因此，数据访问速度能够变得更高，从而使LCD 驱动器的性能能够更高。
(第三实施例)
作为在第二实施例中解释了的在容许的内部电源电压和容许的访 问速度的范围中下降的想法，关于减少RAM电路块的操作电流和减少 内部电源布线的寄生电阻的方法描述了根据本发明的第三实施例的半 导体集成电路装置。在第三实施例中，省略了与第一和第二实施例重 复的描述。
图12是示出根据本发明的第三实施例的半导体集成电路装置的构造的视图。在该半导体集成电路装置中的RAM电路被概略地划分为
两个部分并且被安排作为多个RAM电路块。该RAM电路被划分为 一个组中n个RAM电路块RAMR1至RAMRn(n是整数)；以及第二组 中的n个RAM电路块RAML1至RAMLn。
假定以开始于离内部电源电路10最近的第一 RAM电路块 RAMR1至第nRAM电路块RAMRn的顺序安排第一组中的n个RAM 电路块RAMRl至RAMRn。类似地，假定以开始于离内部电源电路10 最近的第一 RAM电路块RAML1至第nRAM电路块RAMLn的顺序安 排第二组中的n个RAM电路块RAML1至RAMLn。内部电源布线被 连接至内部电源电路10。从内部电源电路IO布置内部电源布线，然后 将其分支为第一和第二内部布线。分别在第二和第二组中布置第一和 第二内部电源布线。与自分支点起的寄生电阻相比较，假定内部电源 布线以相对低的电阻被布置在内部电源电路IO和分支点之间。
将第一组中的n个RAM电路块RAMRl至RAMRn并联地连接至 第一内部电源布线。在第一内部电源布线中，n个寄生电阻RR1至RRn 作为分别对应于第一组中的n个RAM电路块RAMRl至RAMRn的安 排地点的寄生电阻而出现。SP，通过n个电源端口将n个RAM电路块 RAMRl至RAMRn分别连接至第一内部电源布线。在第一内部电源布 线的电源端口之间分别生成与第一组中的n个RAM电路块RAMRl至 RAMRn相对应的n个寄生电阻RR1至RRn。为了简化解释，假定n 个寄生电阻RR1至RRn中所有的电阻值都相等。
将第二组中的n个RAM电路块RAML1至RAMLn并联地连接至 第二内部电源布线。在第二内部电源布线中，n个寄生电阻RLl至RLn 作为分别对应于第二组中的n个RAM电路块RAML1至RAMLn的安 排地点的寄生电阻而出现。即，通过n个电源端口将第二组中的n个 RAM电路块RAML1至RAMLn分别连接至第二内部电源布线。在第 二内部电源布线的电源端口之间分别生成与第二组中的n个RAM电路块RAML1至RAMLn相对应的n个寄生电阻RLl至RLn。为了简化 解释，假定n个寄生电阻RLl至RLn中所有的电阻值都相等。
在这里，将用于提供RAM电路块激活信号SELR1至SELRn的n 个信号线连接至第一组中的n个RAM电路块RAMR1至RAMRn。 n 个信号线也被连接至逻辑电路20的输入。类似地，将用于提供RAM 电路块激活信号SELL1至SELLn的n个信号线分别连接至第二组中的 n个RAM电路块RAMLl至RAMLn。 n个信号线也被连接至逻辑电路 20的输入。通过使用RAM电路块激活信号SELR1至SELRn和SELL1 至SELLn，逻辑电路20将电压划分控制信号CVm (m是满足0至n 的整数)供给分压电路13。
例如，第一组中的n个RAM电路块RAMR1至RAMRn对应于第 一和第二实施例中的n个RAM电路块RAMI至RAMn，并且RAM电 路块激活信号SELR1至SELRn对应于第一和第二实施例中的RAM电 路块激活信号SEL1至SELn。
类似地，第二组中的n个RAM电路块RAMLl至RAMLn对应于 第一和第二实施例中的n个RAM电路块RAM1至RAMn，并且RAM 电路块激活信号SELL1至SELLn对应于第一和第二实施例中的RAM 电路块激活信号SEL1至SELn。
关于其中当前正在操作的两个RAM电路块同时存在的情况描述 了根据本发明的第三实施例的半导体集成电路装置的操作。为了简化 描述，在这里， 一个RAM电路块的操作电流被定义为Iact。
为了选择RAM电路块RAMRl、 RAMLl, RAM电路块激活信号 SELR1、 SELL1的信号电平被切换成高电平"H"。这时，RAM电路 块RAMRl、 RAMLl被激活。、 RAML1的操作电流Iact以及 内部电源电路IO和各个RAM电路块RAMRl、 RAMLl的电源端口之 间的内部电源布线中寄生电阻RR1、 RL1，各个内部电源电压的下降补 偿量在RAM电路块RAMR1侧是(IactxRRl)并且在RAM电路块 RAML1侧是(Iact xRL1)。
在这里，同时操作的RAM电路块被布置为使得内部电源布线的寄 生电阻相等。优选地，它们被布置为使得电压下降量相等。或者，可
以选择性地操作使得同时操作其中内部电源布线的寄生电阻相等的 RAM电路块。此种构造能够简化用于内部电源电路的输出电压的下降 补偿控制。
这样，在第三实施例中，考虑到用于内部电源电路IO的输出电压 VINTl'的下降补偿量，输出电压VINTl'被控制到等于 VINTl+(IactxRRl)的VINTl+(IactxRLl)。因此，当同时选择多个RAM 电路块RAMRl、 RAMLl时，能够使被施加于各个RAM电路块 RAMRl、 RAMLl的电源端口的电压相等。
同样，通过示例离内部电源电路10最近的RAM电路块RAMRl、 RAMLl描述了第三实施例。但是，即使同时操作离内部电源电路10 最远的RAM电路块RAMRn、 RAMLn，类似地，能够使被施加于各个 RAM电路块的电源端口的电压相等。
同样，在第三实施例中，由于同时操作的RAM电路块被分散地安 排在属于不同系统的内部电源布线中，所以流过一个系统的RAM电路 块的操作电流被最小化，从而抑制在电路操作中生成的内部电源电压 中的下降。在基于该原理的内容的情况下，例如，除了其中如这里所 述的RAM电路被划分为两组的布局的实施例之外，还能够应用于其中 RAM电路被划分为三组或者更多组的布局。
41[效果]
在下面将会描述根据本发明的第三实施例的半导体集成电路装置 的效果。
根据本发明的第三实施例的半导体集成电路装置，RAM电路包括 多个组每个组包括第一和第二实施例中的多个RAM电路块RAMI 至RAMn。例如，RAM电路包括在第一组中是RAM电路块RAMI 至RAMn的RAM电路块RAMR1至RAMRn;以及在第二组中是RAM 电路块RAMI至RAMn的RAM电路块RAML1至RAMLn。按顺序安 排第一组中的RAM电路块RAMR1至RAMRn:开始于离内部电源电 路IO最近的RAM电路块RAMR1并且结束于离内部电源电路10最远 的RAM电路块RAMRn。类似地，按顺序安排第二组中的RAM电路 块RAML1至RAMLn:开始于离内部电源电路10最近的RAM电路块 RAML1并且结束于离内部电源电路10最远的RAM电路块RAMLn。 在内部电源布线中，分别对应于第一组中的RAM电路块RAMR1至 RAMRn的安排地点生成寄生电阻RRl至RRn。同样，在内部电源布 线中，分别对应于第二组中的RAM电路块RAML1至RAMLn的安排 地点生成寄生电阻RLl至RLn。选择RAM电路块包括第一组中的RAM 电路块RAMR1至RAMRn当中的至少一个RAM电路块；和第二组中 的RAM电路块RAML1至RAMLn当中的至少一个RAM电路块。因 此，根据本发明的第三实施例的半导体集成电路装置，作为它的效果， 能够减少RAM电路块的操作电流和内部电源布线的寄生电阻。
关于下述方法描述了根据本发明的第三实施例的半导体集成电路 装置，其中对于在LCD驱动器中提供的n个RAM电路块，基于选择 RAM电路块在n步骤控制内部电源电路10的输出电压VINT1'。但是， 本发明不限于此种情况。作为根据本发明的第三实施例的半导体集成 电路装置的变化示例，可以在容许的内部电源电压和容许的访问速度 的范围内减少控制步骤的数量(已经在图10中描述了该事实)。图13A和图13B是示出根据本发明的第三实施例的半导体集成电 路装置的变化示例1的构造的视图。
在根据本发明的第三实施例的半导体集成电路装置的变化示例1 中，RAM电路包括多个组；每个组包括第一实施例中的变化示例1中 的多个RAM电路块RAMI至RAM2、、以及RAMn-l至RAMn。 例如，RAM电路包括在第一组中是RAM电路块RAMI至RAM2、 —陽、以及RAMn-l至RAMn的RAM电路块RAMR1至RAMR2、—-、 以及RAMRn-l至RAMRn;和在第二组中是RAM电路块RAMI至 RAM2、…、以及RAMn-l至RAMn的RAM电路块RAML1至RAML2、 …、以及RAMLn-1至RAMLn。按顺序安排第一组中的RAM电路块 RAMRl至RAMR2、-—、以及RAMRn-l至RAMRm开始于离内部 电源电路10最近的RAM电路块RAMRl并且结束于离内部电源电路 10最远的RAM电路块RAMRn。类似地，按顺序安排第二组中的RAM 电路块RAML1至RAML2、—-、以及RAMLn-1至RAMLn:开始于 离内部电源电路10最近的RAM电路块RAML1并且结束于离内部电 源电路10最远的RAM电路块RAMLn。在内部电源布线中，分别对应 于第一组中的RAM电路块RAMRl至RAMR2、—-、以及RAMRn-l 至RAMRn的安排地点生成寄生电阻RR1至RR2、…、以及RRn-1 至RRn。类似地，在另外的内部电源布线中，分别对应于第二组中的 RAM电路块RAML1至RAML2、…、以及RAMLn-1至RAMLn的 安排地点生成寄生电阻RL1至RL2、—-、以及RLn-1至RLn。选择 RAM电路块包括第一组中的RAM电路块RAMRl至RAMR2、…、 以及RAMRn-l至RAMRn当中的至少一个RAM电路块；和第二组中 的RAM电路块RAML1至RAML2、-—、以及RAMLn-1至RAMLn 当中的至少一个RAM电路块。
图14A和图14B是示出根据本发明的第三实施例的半导体集成电 路装置的变化示例2的构造的视图。在根据本发明的第三实施例的半导体集成电路装置的变化示例2 中，RAM电路包括多个组；每个组包括第一实施例中的变化示例2中
的多个RAM电路块RAMI至RAM4、…、以及RAMn-3至RAMn。 例如，RAM电路包括在第一组中是RAM电路块RAMI至RAM4、 …、以及RAMn陽3至RAMn的RAM电路块RAMR1至RAMR4、—-、 以及RAMRn-3至RAMRn;和在第二组中是RAM电路块RAMI至 RAM4、…、以及RAMn-3至RAMn的RAM电路块RAML1至RAML4、 …、以及RAMLn-3至RAMLn。按顺序安排第一组中的RAM电路块 RAMR1至RAMR4、…、以及RAMRn-3至RAMRn:开始于离内部 电源电路10最近的RAM电路块RAMR1并且结束于离内部电源电路 10最远的RAM电路块RAMRn。类似地，按顺序安排第二组中的RAM 电路块RAML1至RAML4、 …、以及RAMLn-3至RAMLn:开始于 离内部电源电路10最近的RAM电路块RAML1并且结束于离内部电 源电路10最远的RAM电路块RAMLn。在内部电源布线中，分别对应 于第一组中的RAM电路块RAMR1至RAMR4、、以及RAMRn-3 至RAMRn的安排地点生成寄生电阻RR1至RR4、…、以及RRn-3 至RRn。类似地，在另外的内部电源布线中，分别对应于第二组中的 RAM电路块RAML1至RAML4、…、以及RAMLn-3至RAMLn的 安排地点生成寄生电阻RL1至RL4、---、以及RLn-3至RLn。选择 RAM电路块包括第一组中的RAM电路块RAMR1至RAMR4、---、 以及RAMRn-3至RAMRn当中的至少一个RAM电路块；和第二组中 的RAM电路块RAML1至RAML4、—-、以及RAMLn-3至RAMLn 当中的至少一个RAM电路块。
图15A和图15B是示出根据本发明的第三实施例的半导体集成电 路装置的变化示例3的构造的视图。
在根据本发明的第三实施例的半导体集成电路装置的变化示例3 中，RAM电路包括多个组；每个组包括第一实施例中的变化示例3中的多个RAM电路块RAMI、 RAM2至RAM4、…、以及RAMn-3至 RAMn。例如，RAM电路包括在第一组中是RAM电路块RAM1、 RAM2至RAM4、…、以及RAMn-3至RAMn的RAM电路块RAMR1 、 RAMR2至RAMR4、…、以及RAMRn-3至RAMRn;和在第二组中 是RAM电路块RAM1、 RAM2至RAM4、—-、以及RAMn-3至RAMn 的RAM电路块RAML1、 RAML2至RAML4、—-、以及RAMLn-3至 RAMLn。按顺序安排第一组中的RAM电路块RAMR1、 RAMR2至 RAMR4、—-、以及RAMRn-3至RAMRn:开始于离内部电源电路10 最近的RAM电路块RAMR1并且结束于离内部电源电路10最远的 RAM电路块RAMRn。类似地，按顺序安排第二组中的RAM电路块 RAML1、 RAML2至RAML4、…、以及RAMLn-3至RAMLn:开始 于离内部电源电路10最近的RAM电路块RAML1并且结束于离内部 电源电路IO最远的RAM电路块RAMLn。在内部电源布线中，分别对 应于第一组中的RAM电路块RAMRl 、 RAMR2至RAMR4、…、以 及RAMRn-3至RAMRn的安排地点生成寄生电阻RR1 、 RR2至RR4、 …、以及RRn-3至RRn。类似地，在另外的内部电源布线中，分别对 应于第二组中的RAM电路块RAML1、 RAML2至RAML4、…、以 及RAMLn-3至RAMLn的安排地点生成寄生电阻RL1、 RL2至RL4、 …、以及RLn-3至RLn。选择RAM电路块包括第一组中的RAM电 路块RAMRl 、 RAMR2至RAMR4、…、以及RAMRn-3至RAMRn 当中的至少一个RAM电路块；和第二组中的RAM电路块RAML1、 RAML2至RAML4、…、以及RAMLn-3至RAMLn当中的至少一个 RAM电路块。
同样，在根据本发明的第一至第三实施例的半导体集成电路装置 中，使用了相同种类的RAM电路块。但是，它们不限于此种情况。即 使在使用不同种类的电路块的情况下，能够应用本发明。同样，可以 混合不同种类的电路块。在这样的情况下，尽管操作电流彼此不同， 但是能够按照基于内部电源电压的下降数量控制从内部电源电路10输 出的内部电源电压VINT1的原理应用本发明。同样，在根据本发明的第一至第三实施例的半导体集成电路装置 中，描述了通过改变电压划分比率来控制输出电压VINT1'的方法被作
为内部电源电路10的输出电压VINT1'的控制方式。但是，可以使用其
它的电路构造和控制方法。
同样，在根据本发明的第一至第三实施例的半导体集成电路装置
中，在RAM电路块激活信号处于高电平"H"的时段中描述了其中将 内部电源电路10的输出电压VINT1'控制为较高的时段。但是，存在下 述电路，其中取决于电路，即使激活信号被切断，操作仍然继续一段 时间。因此，当本发明应用于前述的电路时，在电路被激活的时段中， 内部电源电路10应设置其中将内部电源电压VINT1控制为较高的控制 时段。
同样，从类似于内部电源电路的输出电压保持内部电源电压的观 点描述了根据本发明的第一至第三实施例的半导体集成电路装置。但 是，可以以下述方式将内部电源电路的输出电压控制为高，其中取决 于操作状态，即使对于必要的电路块考虑下降电压，施加到电源端口 的电压变得较高。
同样，在根据本发明的第一至第三实施例的半导体集成电路装置 中，示例在LCD驱动器中提供的RAM电路块而描述了本发明。但是， 如果满足改进由内部电源布线的寄生电阻引起的电源电压中的下降的 目的，那么本发明能够被应用于任何半导体集成电路装置。
尽管在上面已经连同本发明的若干实施例描述了本发明，但是对 于本领域中技术人员来说显然的是所述实施例仅为示出本发明而提 供，并且不能基于所述实施例在限制的意义上解释本申请的权利要求。
4权利要求
1.一种半导体集成电路装置，包括RAM电路，所述RAM电路被构造为包括多个RAM电路块，其中RAM即随机访问存储器；和内部电源电路，所述内部电源电路被构造为将电压提供给从所述多个RAM电路块选择的选择RAM块，其中所述电压对应于所述选择RAM电路块的安排位置。
2. 根据权利要求1所述的半导体集成电路装置，进一步包括 内部电源布线，所述内部电源布线被构造为连接所述内部电源电路和所述多个RAM电路块，其中分别对应于所述多个RAM电路块的多个安排位置，在所述内 部电源布线中出现多个寄生电阻，其中在所述内部电源电路中分别为所述多个RAM电路块设置与 所述多个寄生电阻相对应的多个电压，其中所述内部电源电路将所述电压提供给所述选择RAM电路块，并且所述电压包括在所述多个电压中，并且对应于所述多个安排位置 中的所述选择RAM电路块的所述安排位置。
3. 根据权利要求2所述的半导体集成电路装置，其中所述内部电 源电路包括分压电路，所述分压电路被构造为具有多个电压划分比率以设置 所述多个电压，其中所述多个电压划分比率分别对应于所述多个RAM电路块， 其中所述内部电源电路从所述多个电压划分比率中选择与所述选择RAM电路块相对应的选择电压划分比率，并且将所述电压提供给所述选择RAM电路块，并且所述电压对应于所述选择电压划分比率。
4. 根据权利要求3所述的半导体集成电路装置，进一步包括 逻辑电路，所述逻辑电路被构造为基于用于选择所述选择RAM电路块的RAM电路块激活信号，将用于选择所述选择电压划分比率的划分控制信号输出至所述分压电路，其中所述分压电路基于所述划分控制信号从所述多个电压划分比 率中选择所述选择电压划分比率，以及其中所述内部电源电路将与所述选择电压划分比率相对应的所述电压提供给所述选择RAM电路块。
5. 根据权利要求2所述的半导体集成电路装置，其中所述内部电 源电路生成内部电源电压，其中所述多个RAM电路块被并联地连接至所述内部电源布线， 其中当选择和操作所述多个RAM电路块中的每一个时，相对于所 述每个RAM电路块，基于所述每个RAM电路块的操作电流以及所述 每个RAM电路块和所述内部电源电路之间的寄生电阻生成下降电压， 以及其中所述多个电压中的每一个是所述内部电源电压和相对于所述 每个RAM电路块的所述下降电压的总和。
6. 根据权利要求5所述的半导体集成电路装置，其中当所述多个 RAM电路块被表示为从第一 RAM电路块至第nRAM电路块的n个 RAM电路块时，其中n是整数，与所述n个RAM电路块相对应的所述多个寄生电阻被表示为Rl、 Rl+R2、-—、以及Rl+陽-画+Rn，所述n个RAM电路块中的每一个的操作电流被表示为Iact， 所述内部电源电压被表示为VINT1，所述选择RAM电路块被表示为第jRAM电路块，其中j是整数， 等于或者大于l，并且等于或者小于n，以及所述输出电压被表示为VINT1'，其是所述多个电压中与所述第jRAM电路块相对应的电压，通过下述等式表示所述VINT1':<formula>formula see original document page 4</formula>所述i是整数，等于或者大于l，并且等于或者小于n。
7.根据权利要求1所述的半导体集成电路装置，进一步包括内部电源布线，所述内部电源布线被构造为连接所述内部电源电 路和所述多个RAM电路块，其中当所述多个RAM电路块是从第一 RAM电路块到第nRAM电 路块的n个RAM电路块时，其中n是整数，其中所述n个RAM电路块组成x个RAM电路块组，其中x是整 数，小于n，其中分别对应于所述x个RAM电路块组的多个安排位置在所述内 部电源布线中出现多个寄生电阻，其中分别为所述x个RAM电路块组，在所述内部电源电路中设置 与所述多个寄生电阻相对应的x个电压，以及其中所述内部电源电路将所述电压提供给所述选择RAM电路块，并且所述电压被包括在所述x个电压中，并且对应于所述多个安排位 置中的所述选择RAM电路块的所述安排位置。
8.根据权利要求7所述的半导体集成电路装置，其中所述x个 RAM电路块组的每一个中的RAM电路块的数量是N， N是满足n = x XN的等式的整数。
9.根据权利要求7所述的半导体集成电路装置，其中所述内部电 源电路包括分压电路，所述分压电路被构造为具有x个电压划分比率以设置 所述x个电压，其中所述x个电压划分比率分别对应于所述x个RAM电路块， 其中所述内部电源电路从所述x个电压划分比率中选择与所述选择RAM电路块相对应的选择电压划分比率，并且将所述电压提供给所述选择RAM电路块，并且所述电压对应于所述选择电压划分比率。
10. 根据权利要求9所述的半导体集成电路装置，进一步包括 逻辑电路，所述逻辑电路被构造为基于用于选择所述选择RAM电路块的RAM电路块激活信号，将用于选择所述选择电压划分比率的划 分控制信号输出至所述分压电路，其中所述分压电路基于所述划分控制信号从所述x个电压划分比 率中选择所述选择电压划分比率，以及其中所述内部电源电路将与所述选择电压划分比率相对应的所述 电压提供给所述选择RAM电路块。
11. 根据权利要求2或者7所述的半导体集成电路装置，其中按 开始于具有最小的寄生电阻的RAM电路块并且结束于具有最大的寄 生电阻的RAM电路块的顺序安排所述多个RAM电路块。
12. 根据权利要求1至10中的任何一项所述的半导体集成电路装 置，其中按开始于离所述内部电源电路最近的RAM电路块并且结束于 离所述内部电源电路最远的RAM电路块的顺序安排所述多个RAM电 路块。
13. 根据权利要求1至10中的任何一项所述的半导体集成电路装 置，其中所述选择RAM电路块是所述多个RAM电路块中的两个或者 更多。
14. 根据权利要求1至10中的任何一项所述的半导体集成电路装 置，其中所述RAM电路包括多个组，所述多个组中的每一个包括所述多个RAM电路块，其中所述选择RAM电路块包括所述多个组中的每一个的至少一个RAM电路块。
15. —种用于驱动液晶显示面板的液晶显示驱动器，包括RAM电路，所述RAM电路被构造为包括多个RAM电路块，其 中RAM即随机访问存储器；和内部电源电路，所述内部电源电路被构造为将电压提供给从所述 多个RAM电路块选择的选择RAM块，其中所述电压对应于所述选择RAM电路块的安排位置。
16. 根据权利要求15所述液晶显示驱动器，进一步包括 内部电源布线，所述内部电源布线被构造为连接所述内部电源电路和所述多个RAM电路块，其中分别对应于所述多个RAM电路块的多个安排位置，在所述内 部电源布线中出现多个寄生电阻，其中分别为所述多个RAM电路块在所述内部电源电路中设置与 所述多个寄生电阻相对应的多个电压，其中所述内部电源电路将所述电压提供给所述选择RAM电路块，并且所述电压包括在所述多个电压中，并且对应于所述多个安排位置 中的所述选择RAM电路块的所述安排位置。
17. 根据权利要求15所述的液晶显示驱动器，进一步包括 内部电源布线，所述内部电源布线被构造为连接所述内部电源电路和所述多个RAM电路块，其中当所述多个RAM电路块是从第一 RAM电路块到第n RAM 电路块的n个RAM电路块时，其中n是整数，其中所述n个RAM电路块组成x个RAM电路块组，其中x是整 数，小于n，其中分别对应于所述x个RAM电路块组的多个安排位置在所述内部电源布线中出现多个寄生电阻，其中分别为所述x个RAM电路块组在所述内部电源电路中设置与 所述多个寄生电阻相对应的x个电压，其中所述内部电源电路将所述电压提供给所述选择RAM电路块，并且所述电压被包括在所述x个电压中，并且对应于所述多个安排位 置中的所述选择RAM电路块的所述安排位置。
全文摘要
本发明提供了一种具有内部电压发生电路的半导体集成电路。半导体集成电路装置包括RAM，即随机访问存储器；和内部电源电路(10)。RAM电路包括多个RAM电路块，即RAM1至RAMn。内部电源电路(10)将电压提供给从多个RAM电路块即RAM1至RAMn选择的选择RAM块，其中所述电压对应于选择RAM电路块的安排位置。
文档编号G11C5/14GK101593546SQ20091014563
公开日2009年12月2日 申请日期2009年5月27日 优先权日2008年5月27日
发明者冈本利治 申请人:恩益禧电子股份有限公司