专利名称：行地址保留存储单元触发电路及行地址保留存储单元装置的制作方法
技术领域：
本发明涉及一种行地址保留存储单元(Redundant Column Selection Line)的触 发电路，特别是有关一种共用行地址保留存储单元装置的触发电路。
背景技术：
请参考图l。图1为现有技术的行地址保留存储单元装置100的示意图。如图 所示，行地址保留存储单元装置IOO包含行地址保留存储单元电路(Redundant Column Selection Line, RCSL) 110及触发电路120。触发电路120包含启动保险丝组121、比较电 路122及行地址保险丝组(column fuse set) 123。 行地址保留存储单元装置100用来替换动态随机存储器(Dynamic RandomAccess Memory, DRAM)中损坏的存储单元。举例来说，若动态随机存储器中第X行、第Y列的存储 单元损坏，则当存储器存取第X行、第Y列的存储单元时，触发电路120会触发行地址保留 存储单元电路110来取代第X行的存储单元。如此一来，存储器就不会存取到损坏的存储 单元。因此，行地址保留存储单元电路IIO包含一行存储单元，用以替换具有一个损坏存储 单元的整行存储单元。 在触发电路120中，行地址保险丝组123用来储存损坏存储单元的行地址。如前 述，损坏存储单元位于第X行、第Y列，则行地址保险丝组123便储存第X行。启动保险丝 组121用来储存是否启动驱动电路120的信号，若启动保险丝组121所储存的信号内容为 启动驱动电路120，则启动保险丝组121便会启动比较电路122 ;反之，若启动保险丝组121 所储存的信号内容为不启动驱动电路120，则启动保险丝组121便不会启动比较电路122。 比较电路122包含一启动端、一第一输入端、一第二输入端及一输出端。比较电路122的启 动端用来接收启动保险丝组121的信号并据以启动；比较电路122的第一输入端用来接收 存储器欲存取的存储单元的行地址；比较电路122的第二输入端电性连接于行地址保险丝 组123，用来存储损坏存储单元的行地址(如本例所述为X行)。在于比较电路122启动 时，比较电路122会比较存储器所欲存取的存储单元的行地址与已记录的损坏存储单元的 行地址，若两者相同，则表示存储器欲存取的存储单元所对应的行，其中含有损坏的存储单 元，则比较电路122便会发出一触发信号给行地址保留存储单元电路110。当行地址保留存 储单元电路110接收到比较电路122所传送来的触发信号时，便会自行替换第X行的存储 单元，而存储器便会存取到行地址保留存储单元电路110所替换的存储单元而不会存取到 损坏的存储单元。 现有技术的缺点在于当存储器中有一行存储单元中有一个损坏的存储单元，行地 址保留存储单元电路便需要有对应的一行存储单元以将有一个损坏的存储单元所对应的 整行存储单元替换掉。换句话说，若有N个损坏的存储单元分别在不同的行，则行地址保留 存储单元电路110便需要有N行的行地址保留存储单元以相对应的替换，如此一来明显的 浪费掉了其他的在有损坏存储单元对应的行中仍能正常运作的存储单元而行地址保留存 储单元电路110所需要的存储单元的数目也较大，造成不必要的浪费。
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另外，由于现有技术的行地址保留存储单元装置在每次动态随机存储器存取数据 时，比较电路122都需对所存取的存储单元的行地址作对比，且动态随机存储器中行地址 存取的速度较快亦较多，也就是说比较电路122需频繁地执行对比，如此一来对于动态随 机存储器来说也相当耗电。
发明内容
本发明提供一种行地址保留存储单元电路的触发电路。该触发电路包含一判断电 路，用来根据一存取列地址产生一判断信号；及多个比较电路，用来接收该判断信号，并共 同电性连接至该行地址保留存储单元电路，其中每一比较电路依据该判断信号与一存取行 地址选择性地产生一触发信号至该行地址保留存储单元电路。 本发明更提供一种行地址保留存储单元装置。该行地址保留存储单元装置包含一 行地址保留存储单元电路，包含一第一行地址保留存储单元；及一第二行地址保留存储单 元；及一触发电路，用来于一存储器存取一第一损坏存储单元或一第二损坏存储单元时，分 别触发该行地址保留存储单元电路的该第一行地址保留存储单元或该行地址保留存储单 元电路的该第二行地址保留存储单元来取代该第一损坏存储单元或该第二损坏存储单元， 该第一损坏存储单元具有一第一损坏行地址与一第一损坏列地址，该第二损坏存储单元具 有一第二损坏行地址与一第二损坏列地址，该触发电路包含一判断电路，用来根据一存取 列地址产生一判断信号；及一第一比较电路及一第二比较电路，分别用来接收该判断信号， 并共同电性连接至该行地址保留存储单元电路，其中该第一及该第二比较电路依据该判断 信号与一存取行地址选择性地产生一触发信号至该行地址保留存储单元电路。
通过参照前述说明及下列附附图，本发明的技术特征及优点得以获得完全了解。
图1为现有技术的行地址保留存储单元装置的示意图2为本发明的动态随机存储器的行地址保留存储单元装置的示意图3为判断电路的一实施例的示意图；图4为列地址比特的示意图；图5为行地址保留存储单元电路的示意图。
其中，附图标记100、200行地址保留存储单元装置110、220保留存储单元电路120、210触发电路121、2222、2232启动保险丝组122、222、223比较电路123、2221、2231行地址保险丝组AND^AND2致能判断模块0R丄逻辑门S]_ 、 、 Sg 、信号221判断电路
CMP丄、CMP2 2211 I丄、I2、 I3、 I4 RApRA^RApRA' 0 2212
比较器 多路复用器
输入端 列地址比特
输出端
列地址保险丝组
具体实施例方式
请参考图2。图2为本发明的动态随机存储器的行地址保留存储单元装置200的 示意图。如图所示，行地址保留存储单元装置200包含触发电路210及行地址保留存储单元 电路220。触发电路210包含判断电路221、比较电路222、比较电路223及逻辑门OR"逻 辑门OR为一或门(OR gate)。比较电路222包含致能判断模块AND"比较器CMP^行地址 保险丝组2221及启动保险丝组2222。比较电路223包含反相器IN^、致能判断模块AND2、 比较器CMPy行地址保险丝组2231及启动保险丝组2232。致能判断模块ANDEAN"为与门 (AND gate)。 判断电路221用来接收动态随机存储器所欲存取的存储单元的列地址，并根据一 损坏列地址数据，传送一判断信号&至与门AND工与反相器INVlt) 在比较电路222中，致能判断模块A叫包含两输入端及一输出端一第一输入端 电性连接于判断电路221的输出端、一第二输入端电性连接于启动保险丝组2222，输出端 电性连接于比较器CMP工的启动端。致能判断模块AND1将判断信号S工与启动保险丝组2222 所储存的数据作与运算以启动比较器CMP"更明确地说，当判断信号S工与启动保险丝组 2222所储存的数据同时为逻辑"1"时，才会启动比较器CMP工；当判断信号S工与启动保险丝 组2222所储存的数据有一个不为逻辑"l"时，比较器CMP工便不会被启动。比较器CMP工包 含一启动端E、一第一输入端1、一第二输入端2及一输出端0。比较器CMP工的启动端E电性 连接于致能判断模块A叫的输出端，当致能判断模块A叫输出逻辑"1"时，便会启动比较 器CMP工；比较器CMP工的第一输入端1用来接收存储器欲存取的存储单元的行地址；比较器 CMP工的第二输入端电性连接于行地址保险丝组2221，用来接收损坏存储单元的行地址(例 如第P行)。在比较器CMP工启动时，比较器CMP工会比较存储器所欲存取的存储单元的行地 址与已记录的损坏存储单元的行地址(第P行)，若两者相同，则表示存储器欲存取的存储 单元所对应的行，其中含有损坏的存储单元，则比较器CMP工便会发出一触发信号S^经逻辑 门ORp传送给行地址保留存储单元电路220。 在比较电路223中，反相器IN^电性连接于判断电路221的输出端用以将判断 信号&反相、致能判断模块AND2包含两输入端及一输出端一第一输入端电性连接于反相 器IN^的输出端、一第二输入端电性连接于启动保险丝组2232，输出端电性连接于比较器 CMP2的启动端。致能判断模块AND2将判断信号S工的反相信号与启动保险丝组2232所储存 的数据作与运算以启动比较器CM&。更明确地说，当判断信号S工为逻辑"O"且启动保险丝 组2232所储存的数据为逻辑"l"时，才会启动比较器CMP2 ;在其余的状况，比较器CMP2便 不会被启动。比较器CMP2包含一启动端E、一第一输入端1、一第二输入端2及一输出端0。 比较器CMP2的启动端E电性连接于与门AND2的输出端，当致能判断模块AND2输出逻辑"l"时，便会启动比较器CMP2 ;比较器CMP2的第一输入端1用来接收存储器欲存取的存储单元 的行地址；比较器CMP2的第二输入端电性连接于行地址保险丝组2231，用来接收损坏存储 单元的行地址(例如第Q行)。在比较器CMP2启动时，比较器CMP2会比较存储器所欲存取 的存储单元的行地址与已记录的损坏存储单元的行地址(第Q行)，若两者相同，则表示存 储器欲存取的存储单元所对应的行，其中含有损坏的存储单元，则比较器CMP2便会发出一 触发信号S^经逻辑门OR"传送给行地址保留存储单元电路220。 逻辑门01^将所接收的触发信号S2与S3进行或运算，并产生触发信号S4以传送给 行地址保留存储单元电路220。换句话说，当产生触发信号S2或S3时，行地址保留存储单 元电路220皆可接收到触发信号S4。 而行地址保险丝组2221与2231所储存的损坏存储单元的行地址可为不相同(如 前述的第P行与第Q行)，也就是说，比较电路222与223可分别比较不同行的存储单元， 但仍可共同使用行地址保留存储单元电路220中同一行的行地址保留存储单元。举例来 说，若有一损坏存储单元位于第P行第15列、另一损坏存储单元位于第Q行第16列，则当 动态随机存储器欲存取第P行第15列的存储单元时，行地址保留存储单元电路220便可使 用一行的行地址保留存储单元中对应于第15列的行地址保留存储单元来取代第P行第15 列的存储单元；而当动态随机存储器欲存取第Q行第16列的存储单元时，保留存储单元电 路220便可使用同一行的行地址保留存储单元中对应于第16列的行地址保留存储单元来 取代第Q行第16列的存储单元。如此一来，相较于现有技术在这样的情况需要用掉两行行 地址保留存储单元，本发明仅需使用一行行地址保留存储单元便可完成替换，更能节省存 储单元的使用。 请参考图3。图3为判断电路221的一实施例的示意图。如图所示，判断电路221 可以一多路复用器(multiplexer) 2211及一列地址保险丝组2212来实施。多路复用器包 含四个输入端I 12、 13、 14、一控制端C及一输出端0。多路复用器2211的输入端L 14 分别用来接收动态随机存储器所欲存取存储单元的列地址的各自比特，在此实施例中仅以 四比特为例，但其他数目比特亦可实施。列地址保险丝组2212电性连接于多路复用器2211 的控制端C，用以提供一预设损坏列地址数据给多路复用器2211以控制多路复用器2211将 其一输入端L 14上的一列地址比特传送至其输出端0，以输出作为判断信号S1Q图示中 RA3表示列地址的最高比特(第4比特)、RA2表示列地址的次高比特(第3比特)、表 示列地址的次低比特(第2比特)、RA。表示列地址的最低比特(第1比特)。而列地址保 险丝组2212便控制多路复用器2211将列地址比特RA3 RA。中的一输出以作为判断信号 请参考图4，并同时参考图3。图4为列地址比特的示意图。如图4所示，每一列 皆有对应的列地址，举例来说，第16列的列地址为[1111]，则列地址比特R^为"1"、列地址 比特RA2为"1"、列地址比特为"1"、列地址比特RA。为"l";第15列的列地址为[1110]， 则列地址比特RA3为"1 "、列地址比特RA2为"1 "、列地址比特RAi为"1 "、列地址比特RAO 为"0"。若当动态随机存储器中第P行第16列的存储单元损坏(损坏存储单元1)、第Q行 第15列的存储单元损坏(损坏存储单元2)，则列地址保险丝组2212可设定将多路复用器 2211的输入端14电性连接于输出端0。如此一来，判断信号&便为列地址比特RA。，以此来 区分第16列与第15列的存储单元。当动态随机存储器所欲存取的存储单元位于第16列时，则于此设定下驱动信号S工输出为逻辑"l"，因此会启动比较电路222来比较动态随机存储器所欲存取的存储单元是否位于第P行，若是，则传送触发信号&给行地址保留存储单元电路220以取代该损坏单元；当动态随机存储器所欲存取的存储单元位于第15列时，则于此设定下驱动信号&输出为逻辑"0"，因此会启动比较电路223来比较动态随机存储器所欲存取的存储单元是否位于第Q行，若是，则传送触发信号S工给行地址保留存储单元电路220以相同一行但不同列的存储单元来取代该损坏单元。 请参考图5。图5为行地址保留存储单元电路220的示意图。如图所示，行地址保留存储单元电路220可为一单一行的存储单元。于此实施例中，共有16列，即行地址保留存储单元电路220包含16个同一行的存储单元，而第16列的存储单元可用来取代损坏存储单元1、而第15列的存储单元可用来取代损坏存储单元2。相较于现有技术，若损坏存储单元1、2位于不同的行，则需要两行的行地址保留存储单元，而本发明的行地址保留存储单元电路220仅需一行，更能节省使用者所需的成本。 总结来说，本发明所提供的行地址保留存储单元装置，可以提供以相同一行的存储单元来取代位于不同行的损坏存储单元，如此可节省存储单元的使用。另外，本发明所提供的行地址保留存储单元装置，不需每次在动态随机存储器存取存储单元时比较所欲存取存储单元的行地址是否属于损坏存储单元的行地址，如此更可降低电量的消耗，提供使用者更大的便利性。 当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
一种行地址保留存储单元电路的触发电路，其特征在于，该触发电路包含一判断电路，用来根据一存取列地址产生一判断信号；及多个比较电路，用来接收该判断信号，并共同电性连接至该行地址保留存储单元电路，其中每一比较电路依据该判断信号与一存取行地址选择性地产生一触发信号至该行地址保留存储单元电路。
2. 根据权利要求1所述的触发电路，其特征在于，该多个比较电路接收该判断信号后， 至多一比较电路产生该触发信号至该行地址保留存储单元电路。
3. 根据权利要求1所述的触发电路，其特征在于，另包含一逻辑门，电性连接于该多个 比较电路与该行地址保留存储单元电路之间，该逻辑门用来对每一比较电路产生的该触发 信号进行运算，以触发该行地址保留存储单元电路。
4. 根据权利要求1所述的触发电路，其特征在于，该判断电路包含 一列地址保险丝组，用来提供一预设损坏列地址数据；及一选择电路，该选择电路依据该预设损坏列地址数据与该存取列地址产生该判断信号。
5. 根据权利要求4所述的触发电路，其特征在于，该选择电路为一多路复用器，且该多 路复用器依据该预设损坏列地址数据选择性地将该存取列地址中的一比特地址输出以产 生该判断信号。
6. 根据权利要求4所述的触发电路，其特征在于，该行地址保留存储单元电路用来于 取代一存储器的一第一损坏存储单元或一第二损坏存储单元，当该多个比较电路中的一第 一比较电路输出该触发信号时，该行地址保留存储单元电路的一第一行地址保留存储单元 被触发以取代该第一损坏存储单元，而当该多个比较电路中的一第二比较电路输出该触发 信号时，该行地址保留存储单元电路的一第二行地址保留存储单元被触发以取代该第二损 坏存储单元。
7. 根据权利要求6所述的触发电路，其特征在于，该第一损坏存储单元具有一第一损 坏行地址与一第一损坏列地址，该第二损坏存储单元具有一第二损坏行地址与一第二损坏 列地址，该预设损坏列地址数据为用来判断该第一损坏列地址及该第二损坏列地址的具有 相异数据的比特。
8. 根据权利要求1所述的触发电路，其特征在于，每一比较电路包含 一行地址保险丝组，用来提供一预设损坏行地址数据； 一启动保险丝组，用来提供一启动信号；一致能判断模块，该致能判断模块依据该启动信号与该判断信号产生一致能信号； 一比较模块，该比较模块依据该致能信号、该预设损坏行地址数据与该存取行地址，选 择性地产生该触发信号至该行地址保留存储单元电路。
9. 根据权利要求8所述的触发电路，其特征在于，该致能判断模块包含一与门，电性连 接至该启动保险丝组与该判断电路，用以产生该致能信号。
10. —种行地址保留存储单元装置，其特征在于，包含 一行地址保留存储单元电路，包含 一第一行地址保留存储单元；及 一第二行地址保留存储单元；及一触发电路，用来于一存储器存取一第一损坏存储单元或一第二损坏存储单元时，分 别触发该行地址保留存储单元电路的该第一行地址保留存储单元或该行地址保留存储单 元电路的该第二行地址保留存储单元来取代该第一损坏存储单元或该第二损坏存储单元， 该第一损坏存储单元具有一第一损坏行地址与一第一损坏列地址，该第二损坏存储单元具 有一第二损坏行地址与一第二损坏列地址，该触发电路包含一判断电路，用来根据一存取列地址产生一判断信号；及一第一比较电路及一第二比较电路，分别用来接收该判断信号，并共同电性连接至该 行地址保留存储单元电路，其中该第一及该第二比较电路依据该判断信号与一存取行地址 选择性地产生一触发信号至该行地址保留存储单元电路。
11. 根据权利要求io所述的行地址保留存储单元装置，其特征在于，该第一及该第二比较电路接收该判断信号后，至多一比较电路产生该触发信号至该行地址保留存储单元电 路。
12. 根据权利要求IO所述的行地址保留存储单元装置，其特征在于，另包含一逻辑门， 电性连接于该第一及该第二比较电路与该行地址保留存储单元电路之间，该逻辑门用来对 该第一及该第二比较电路产生的该触发信号进行运算，以触发该行地址保留存储单元电 路。
13. 根据权利要求IO所述的行地址保留存储单元装置，其特征在于，该判断电路包含 一列地址保险丝组，用来提供一预设损坏列地址数据，该预设损坏列地址数据系用来区分该第一损坏列地址及该第二损坏列地址；及一选择电路，该选择电路依据该预设损坏列地址数据与该存取列地址产生该判断信号。
14. 根据权利要求13所述的行地址保留存储单元装置，其特征在于，该选择电路为一 多路复用器，且该多路复用器依据该预设损坏列地址数据选择性地将该存取列地址中的一 比特地址输出以产生该判断信号。
15. 根据权利要求13所述的行地址保留存储单元装置，其特征在于，当该第一比较电 路输出该触发信号时，该行地址保留存储单元电路的该第一行地址保留存储单元被触发以 取代该第一损坏存储单元，而当该第二比较电路输出该触发信号时，该行地址保留存储单 元电路的该第二行地址保留存储单元被触发以取代该第二损坏存储单元。
16. 根据权利要求IO所述的行地址保留存储单元装置，其特征在于，该第一及该第二 比较电路皆包含一行地址保险丝组，用来提供一预设损坏行地址数据； 一启动保险丝组，用来提供一启动信号；一致能判断模块，该致能判断模块依据该启动信号与该判断信号产生一致能信号； 一比较模块，该比较模块依据该致能信号、该预设损坏行地址数据与该存取行地址，选 择性地产生该触发信号至该行地址保留存储单元电路。
17. 根据权利要求16所述的行地址保留存储单元装置，其特征在于，该致能判断模块包含一与门，电性连接至该启动保险丝组与该判断电路，用以产生该致能信号。
18. 根据权利要求16所述的行地址保留存储单元装置，其特征在于，该第二比较电路另包含一反相器，该反相器的输入端耦接于该判断电路；该反相器的输出端耦接于该第二比较电路。
全文摘要
本发明公开一种行地址保留存储单元触发电路及行地址保留存储单元装置，该触发电路用来于第一或第二损坏存储单元存取时，分别触发行地址保留存储单元电路的对应存储单元。该触发电路包含判断电路、第一及第二比较电路。该判断电路根据所欲存取的存储单元与第一及第二损坏存储单元列地址的关系，产生判断信号以启动第一或第二比较电路。当第一比较电路启动时，比较欲存取的存储单元及第一损坏存储单元的行地址，若相同则触发该行地址保留存储单元电路对应的存储单元。当第二比较电路启动时，比较欲存取的存储单元及第二损坏存储单元的行地址，若相同则触发该行地址保留存储单元电路对应的存储单元。
文档编号G11C11/4063GK101714407SQ20091021179
公开日2010年5月26日 申请日期2009年11月12日 优先权日2009年11月12日
发明者许人寿 申请人:钰创科技股份有限公司