专利名称：灵敏放大器的控制电路及包括其的dram的制作方法
技术领域：
本发明属于DRAM (Dynamic Random Access Memory,动态随机存取存储器)技术领域，涉及DRAM的灵敏放大器的控制电路，尤其涉及一种包括上拉延迟电路与下拉延迟电路的灵敏放大器的控制电路。
背景技术：
灵敏放大器(Sense Amplifier, SA)是存储器的核心组成部分,它的性能极大地关系到半导体的存储性能，特别是使用灵敏放大器作为读出放大器的DRAM的读取性能。
DRAM已经被广泛地应用于计算机等电子产品中，其技术发展周期较长，相对成熟。但是，由于DRAM是基于电荷来存储信息的存储器，其读操作相对较慢。随着对DRAM的速度的要求越来越高，当前的主要手段是通过对DRAM不断地按比例缩小(scaling down)来提高读速度。通常地，DRAM包括存储阵列以及外围电路(用于实现读、写和刷新等操作的控制)，存储阵列同样是由多个存储单元按行和列的形式排列组成，每个存储单元被设置于相应耦合的位线和字线之间的交叉处。具体地，存储单元通常包括一个存取晶体管T (具有选通作用)和用于存储电荷的电容C。外围电路依据外部命令、通过对所选中的位线和字线偏置相应电信号，以实现对其中某一地址的存储单元的操作。其中，DRAM的外围电路包括译码器(例如行译码器和列译码器)、位线驱动模块、位线驱动模块、逻辑控制模块以及读出放大器(例如灵敏放大器，SA)，读出放大器耦合至存储阵列上，其用于执行从/向被选择的存储单元读出/写入操作。读出放大器的输出同时还耦合至DRAM的I/O缓冲器中。在读操作过程中，读出放大器是否开始工作，由其使能控制信号来控制。图I是现有技术的灵敏放大器的上拉信号与下拉信号的生成电路模块结构示意图；图2是图I中上拉信号生成单元101与下拉信号生成单元102的结构示意图。在该实例中，灵敏放大器的上拉信号SA_pu和下拉信号SA_pd分别由上拉信号生成单元101与下拉信号生成单元102根据外部激活信号ACT生成，从而控制SA是否启动。在此，上拉信号生成单元101与下拉信号生成单元102主要由反相器链构成。外部激活信号(ACT，ActiVeSignal)(在这可以称为“读操作启动信号、读操作激活信号”等)可以是由外围电路的译码器输出。对于图I所示的SA控制电路，上拉信号、下拉信号各自由一串反相器构成，但是由于上拉信号和下拉信号分别要求高、低电平，所以反相器的级数是不同的，一个为偶数，一个为奇数。如果使级数不同的反相器链相匹配，也是可以的，但是各反相器的尺寸会不相同，当发生工艺波动时，各反相器延迟受波动影响不同，带来匹配的困难。这样的延迟不匹配，使得灵敏放大器的开启速度存在不确定性。进一步地，当这样的灵敏放大器用作DRAM的读出放大器时，也会降低DRAM的读操作的速度。有鉴于此，有必要针对灵敏放大器提出一种新型的控制电路以产生延迟相匹配的上拉信号与下拉信号。
发明内容
本发明要解决的技术问题是，提高灵敏放大器的上拉信号与下拉信号的延迟的匹配程度。本发明的一个方面，提供一种用于生成灵敏放大器的控制电路，所述控制电路包括用于生成所述灵敏放大器的上拉信号的上拉延迟电路，用于生成所述灵敏放大器的下拉信号的下拉延迟电路，其特征在于，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟相匹配。本发明提供的灵敏放大器的控制电路的一个优选实施例中，所述控制电路还包括第一延迟模块，所述第一延迟模块用于产生第一延迟，以使第一延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。本发明提供的灵敏放大器的控制电路的优选实施例中，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟被匹配为相等。
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较佳地，所述第一延迟模块由若干级串联的反相器组成的反相器链形成。较佳地，通过设置所述反相器链的反相器的级数以调节所述第一延迟。按照本发明提供灵敏放大器的控制电路的优选实施例，其中，所述灵敏放大器为锁存器型灵敏放大器。按照本发明提供灵敏放大器的控制电路的优选实施例，其中，所述上拉延迟电路由第一反相器、或非门、第二反相器和第三反相器串联而成，所述下拉延迟电路由第四反相器、与非门、第五反相器、第六反相器、第七反相器和第八反相器串联而成，其中，所述第一反相器的输入、所述第四反相器的输入与所述与非门的另一个输入相连，所述第一反相器的输出与所述或非门的Pl和NI的栅极相连，所述第五反相器的输出与所述或非门的P2和N2的栅极相连。较佳地，所述上拉延迟电路与所述下拉延迟电路采用相同尺寸PMOS晶体管和NMOS晶体管。较佳地，所述下拉延迟电路还包括第二延迟模块，所述第二延迟模块用于产生第二延迟，以使第二延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。较佳地，所述第一反相器的输入与所述第二延迟模块的输入相连，所述第二延迟模块的输出与所述第四反相器的输入相连。本发明的又一方面，提供一种动态随机存取存储器，其包括存储阵列、存储阵列中的存储单元的读通路，其特征在于，所述动态随机存取存储器还包括以上所述及的任一种灵敏放大器的控制电路。本发明的技术效果是，通过使用相同级数的逻辑门提供延迟匹配的高、低信号，显著降低了工艺波动对该延迟匹配的不利影响，从而，提高了灵敏放大器的上拉信号和下拉信号的匹配程度，并使得所述灵敏放大器具有稳定的开启速度。进一步地，通过引入第一延迟模块或第二延迟模块，使得所述上拉信号的延迟与所述灵敏放大器的外围电路部分的所产生的延迟相匹配，从而使得所述灵敏放大器具有更好的工作性能。
从结合附图的以下详细说明中，将会使本发明的上述和其它目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。图I是现有技术的灵敏放大器的上拉信号与下拉信号的生成电路模块结构示意图；图2是图I中上拉信号生成单元101与下拉信号生成单元102的结构示意图；图3是按照本发明一实施例提供的灵敏放大器的控制电路的基本结构示意图；图4是图3中或非门NORl的结构与信号连接示意图；图5是按照本发明一实施例提供的包括灵敏放大器的DRAM的结构示意图；
图6是图5中灵敏放大器501的结构示意图；以及图7是按照本发明又一实施例提供的灵敏放大器的控制电路的基本结构示意图。
具体实施例方式下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其它实现方式。因此，以下具体实施方式
以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。图3是按照本发明一实施例提供的灵敏放大器的控制电路的基本结构示意图；该灵敏放大器的控制电路，所述控制电路包括用于生成所述灵敏放大器的上拉信号的上拉延迟电路，用于生成所述灵敏放大器的下拉信号的下拉延迟电路，其中，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟相匹配。具体地，所述上拉延迟电路和所述下拉延迟电路分别根据ACT信号生成上拉信号SA_pu和下拉信号SA_pd，其中，该上拉信号SA_pu和该下拉信号SA_pd的延迟满足一定的匹配关系，如稳定于一定的比例关系。较佳地，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟被匹配为相等。较佳地，所述控制电路还包括第一延迟模块，即图3中的延迟I，所述第一延迟模块用于产生第一延迟，以使第一延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。具体地，ACT信号经图3中的延迟I获得第一延迟，在分别经过上拉延迟电路和下拉延迟电路生成延迟相匹配的上拉信号SA_pu和下拉信号SA_pd,并使得ACT与SA_pu的延迟与所述灵敏放大器的外围电路部分(未示出)的所产生的延迟相匹配。上述第一延迟模块，即图3中的延迟1，由若干级串联的反相器组成的反相器链形成。优选地，可通过设置所述反相器链的反相器的级数以调节所述第一延迟，即通过增减延迟I中的反相器的个数以增加或减少所述第一延迟的时间长度。在此实施例中，所述灵敏放大器可以为锁存器型灵敏放大器。在本发明的另一实施例中(参见图3)，所述上拉延迟电路由第一反相器、或非门、第二反相器和第三反相器串联而成，所述下拉延迟电路由第四反相器、与非门、第五反相器、第六反相器、第七反相器和第八反相器串联而成，其中，所述第一反相器的输入、所述第四反相器的输入与所述与非门的另一个输入相连，所述第一反相器的输出与所述或非门的Pl和NI的栅极相连，所述第五反相器的输出与所述或非门的P2和N2的栅极相连。其具体工作原理如下i.当起点信号为I时，SA_pu产生高电平，SA_pd将产生低电平。SA正常工作。a)从Delayl的输出点S卩“起点”X1，到SA_pu的延迟是INV4+NAND1+INV5+N0R1+INV2+INV3,即总延迟为4个反相器延迟+ —个与非门延迟+1个或非门延迟；b)从Delayl的输出点S卩“起点”X1，到SA_pd的延迟是INV4+NAND1+INV5+INV6+INV7+INV8,即总延迟为5个反相器延迟+1个与非门延迟。
为使SA_pu和SA_pd两条延迟匹配因为反相器INVl到INV8尺寸相同，延迟相同，所以只需NORl的延迟与任一反相器延迟匹配即可。图4中的连接方式保证了 NORl的延迟等于任一反相器的延迟。ii.当起点信号为O时，SA_pu产生低电平，SA_pd将产生高电平。SA不工作。iii.当起点信号Xl为I时，从Xl开始经过一个反相器INVl延迟，到达NORl的一个输入端X2，为O信号，X2为O信号尚且不能决定NORl的输出信号。从Xl开始，经过INV4、NAND4、INV5得到NORl的另一个输入端Y2信号，为O信号，此时才能决定NORl的输出为I.因此，X2是先到信号，Y2是后到信号。进一步地，结合图4对本实施例的相关工作原理进行说明如下，其中，图4是图3中或非门NORl的结构与信号连接示意图iv. X2连接至IJ Pl和NI，Y2连接到P2和N2。对于NORl，X2是先到信号，为低电平0，那么do处被提前充电VDD或Vcore，NI关闭。当后到信号Y2到达时，NORl就相当于由P2和N2构成的反相器，由于P2和N2的尺寸与INVl到INV8中的PMOS管和NMOS管尺寸分别相同，所以NORl的延迟相当于一个反相器延迟因此SA_pu和SA_pd的延迟完全匹配。在此实施例中，通过提供一种能够用相同级数的逻辑门提供延迟匹配的高、低信号的方法，使得上拉和下拉控制信号的匹配变得更加容易。较佳地，所述上拉延迟电路与所述下拉延迟电路采用相同尺寸PMOS晶体管和NMOS晶体管。进一步地，本实施例通过采用相同尺寸的PMOS晶体管和NMOS晶体管，使得延迟匹配受工艺波动影响显著减小。图7是按照本发明又一实施例提供的灵敏放大器的控制电路的基本结构示意图；其中，所述下拉延迟电路还包括第二延迟模块，即图7中的延迟2，所述第二延迟模块用于产生第二延迟，以使第二延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。在此，延迟2放在起点Xl与INV4之间。其它与图3相同，为简便起见，故不再赘述，并以引用方式包含于此。在图7所对应的实施例中，当ACT为I时，SA_pu和SA_pd可以相匹配的延迟生成高、低电平。较佳地，所述第一反相器的输入与所述第二延迟模块的输入相连，所述第二延迟模块的输出与所述第四反相器的输入相连。本领域技术人员应能理解，图7是原发明的一个变体,不论是SA_pu还是SA_pd信号的延迟，都经过延迟2模块，因为或非门的输出要等到Y2信号有效才可以，而Y2信号的产生是经过延迟2模块的。所以延迟2模块也如同图3中的延迟I模块，是为了补足匹配电路之外的SA控制信号延迟的其它部分而设立的。图5是按照本发明一实施例提供的包括灵敏放大器的DRAM的结构示意图；其中，该动态随机存取存储器包括存储阵列、存储阵列中的存储单元的读通路，其特征在于，所述动态随机存取存储器还包括如权利要求I至10中任一项所述的灵敏放大器的控制电路。本领域技术人员应能理解，该实施例的DRAM所包括的每个存储单元的具体结构形式不是限制性的，例如，其可以为ITic结构的存储单元。多个存储单元按行和列的形式排列，在该实例中，若干个存储单元按行和列的形式排列形成存储块(block)，多个块然后排列形成存储阵列。在该实施例中，仅示意性地给出了存储单元502所对应连接或耦接的位线对BL和BL，。该实施例的DRAM同样地包括外围电路，外围电路可以依据外部输入命令、通过对所选中的位线和字线偏置相应电信号，以实现对其中某一地址的存储单元的操作(写操 作、读操作和刷新操作等)。在该发明中，由于其目的主要是为了提高读操作的速度，为使本领域技术人员了解该发明的改进之处，对其它操作所对应的、本领域技术人员所公知的外围电路的部件或电路模块不再一一列出。外围电路至少地包括读出放大器501，以存储单元502的读操作为例，其位线对BL和BL’的电压差信号将可以输入至读出放大器501，然后经过读出放大器501输出至外围电路的I/O缓存器(图中未示出)。存储单元502的存储电荷使其所耦接的位线对BL和BL’的电压差达到可以让SA正常工作的幅度(即AV)需要一定时间，也即存在延迟，其通常地表示为存储单元的位线延迟。在该实施例中，读出放大器501具体地为灵敏放大器(Sense Amplif ier，SA)，SA是否开始工作由其使能控制信号来控制。图6是图5中灵敏放大器501的结构示意图；这是一个锁存器型SA的实例，两个控制端SA_pu和SA_pd分别为高电平和低电平时，SA开始工作，对位线电压差进行灵敏放大。SA的供电电压在实际DRAM中可以是VDD，也可以是Vcore。本领域技术人员应当理解的是，以上所描述的延迟之间的相等包括工业界可接收的公差范围内的相等，这种工业界可接收的公差范围例如可以为小于±5%。本文中所用的术语“耦合(couple)”包括直接耦合、以及经由其它部件、元件、电路或模块的间接耦合，其中对于间接耦合的插入式部件、元件、电路或者模块，其并不改变信号的信息，但可以调整其电流水平、电压水平和/或功率级别等。以上例子主要说明了本发明的灵敏放大器的控制电路及包括该控制电路的DRAM。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其它的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。
权利要求
1.一种用于生成灵敏放大器的控制电路，所述控制电路包括用于生成所述灵敏放大器的上拉信号的上拉延迟电路，用于生成所述灵敏放大器的下拉信号的下拉延迟电路，其特征在于，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟相匹配。
2.如权利要求I所述的灵敏放大器的控制电路，其特征在于，所述控制电路还包括第一延迟模块，所述第一延迟模块用于产生第一延迟，以使第一延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。
3.如权利要求I或2所述的灵敏放大器的控制电路，其特征在于，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟被匹配为相等。
4.如权利要求2所述的灵敏放大器的控制电路，其特征在于，所述第一延迟模块由若干级串联的反相器组成的反相器链形成。
5.如权利要求4所述的灵敏放大器的控制电路，其特征在于，通过设置所述反相器链的反相器的级数以调节所述第一延迟。
6.如权利要求I所述的灵敏放大器的控制电路，其特征在于，所述灵敏放大器为锁存器型灵敏放大器。
7.如权利要求I所述的灵敏放大器的控制电路，其特征在于，所述上拉延迟电路由第一反相器、或非门、第二反相器和第三反相器串联而成，所述下拉延迟电路由第四反相器、与非门、第五反相器、第六反相器、第七反相器和第八反相器串联而成，其中，所述第一反相器的输入、所述第四反相器的输入与所述与非门的另一个输入相连，所述第一反相器的输出与所述或非门的Pl和NI的栅极相连，所述第五反相器的输出与所述或非门的P2和N2的栅极相连。
8.如权利要求7所述的灵敏放大器的控制电路，其特征在于，所述上拉延迟电路与所述下拉延迟电路采用相同尺寸PMOS晶体管和NMOS晶体管。
9.如权利要求7或8所述的灵敏放大器的控制电路，其特征在于，所述下拉延迟电路还包括第二延迟模块，所述第二延迟模块用于产生第二延迟，以使第二延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。
10.如权利要求9所述的灵敏放大器的控制电路，其特征在于，所述第一反相器的输入与所述第二延迟模块的输入相连，所述第二延迟模块的输出与所述第四反相器的输入相连。
11.一种动态随机存取存储器，其包括存储阵列、存储阵列中的存储单元的读通路，其特征在于，所述动态随机存取存储器还包括如权利要求I至10中任一项所述的灵敏放大器的控制电路。
全文摘要
本发明提供一种灵敏放大器的控制电路及包括其的DRAM，属于DRAM技术领域。该灵敏放大器的控制电路包括用于生成所述灵敏放大器的上拉信号的上拉延迟电路，用于生成所述灵敏放大器的下拉信号的下拉延迟电路，其中，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟相匹配。本发明的技术效果是，通过使用相同级数的逻辑门提供延迟匹配的高、低信号，显著降低了工艺波动对该延迟匹配的不利影响，从而，提高了灵敏放大器的上拉信号和下拉信号的匹配程度，并使得所述灵敏放大器具有稳定的开启速度。
文档编号G11C16/26GK102881331SQ20111019949
公开日2013年1月16日 申请日期2011年7月15日 优先权日2011年7月15日
发明者林殷茵, 解玉凤 申请人:复旦大学