专利名称：用于数据读出的半导体存储器装置的制作方法
技术领域：
示例性实施例涉及半导体存储器装置，并且具体而言，涉及用于将位线预充电到电源电压电平的半导体存储器装置。
背景技术：
半导体存储器装置包括用于存储数据的存储器单元、用于将存储器单元与用于传送数据的外围电路相连接的位线、以及用于读出通过位线的信号的位线读出放大器。通常，将位线预充电到电源电压的一半电平，例如Vdd/2。位线读出放大器通过将对应的存储器单元的位线的电平与互补位线的电平进行比较，将存储器单元中存储的数据确定为“0”或“1”。但是，由于电源电压的电平越来越低，所以数据读出容限越来越小，使得难以确定存储器单元中存储的数据。
发明内容
—些示例性实施例提供能够提高数据读出容限的半导体存储器装置。根据一些示例性实施例，一种半导体存储器装置包括存储器单元和第一基准存储器单元。所述存储器单元包括第一开关元件和用于存储数据的第一电容器。第一开关元件由第一字线来控制，并具有与第一电容器的第一端子相连接的第一端子和与第一位线相连接的第二端子。第一电容器具有用于接收第一板电压的第二端子。第一基准存储器单元包括第一基准开关元件和第一基准电容器。第一基准开关元件由第一基准字线来控制，并具有与第一基准电容器的第一端子相连接的第一端子和与第二位线相连接的第二端子。第一基准电容器具有用于接收与第一板电压不同的第一基准板电压的第二端子。在一些示例性实施例中，第一和第二位线可以被预充电到电源电压的电平或接地电压的电平。第一和第二位线可以相互互补地操作。第一板电压可以维持在固定的电平处，并且当启用第一存储器单元时可以改变第一基准板电压。第一板电压可以具有电源电压与接地电压之间的中间电压电平，并且当没有启用第一存储器单元时，第一基准板电压可以维持在电源电压或接地电压的电平处。当启用第一存储器单元时，将第一板电压维持在预充电电压的电平处，并且可以将第二板电压改变为具有与预充电电压不同的电平。当启用第一存储器单元时，将第一板电压维持在预充电电压的电平处，并且可以将第一基准板电压改变为具有与预充电电压不同的电平。在一些实施例中，半导体存储器装置可以进一步包括第二基准存储器单元，第二基准存储器单元包括第二基准开关元件和第二基准电容器。第二基准开关元件可以由第二基准字线来控制，并且可以具有与第二基准电容器的第一端子相连接的第一端子和与第三位线相连接的第二端子。第二基准电容器可以具有第二端子。第二位线和第三位线可以响应于控制信号而相互连接。半导体存储器装置可以进一步包括平均电路，所述平均电路响应于控制信号而连接第二和第三位线以对第二和第三位线的电压电平进行平均。第二与第三字线可以相互连接。根据一些示例性实施例，半导体存储器装置包括第一存储器单元、第一基准存储器单元、第二存储器单元和第二基准存储器单元。第一存储器单元包括第一开关元件和用于存储数据的第一电容器。第一开关元件由第一字线控制，并具有与第一电容器的第一端子相连接的第一端子和与第一位线相连接的第二端子。第一电容器具有用于接收第一板电压的第二端子。第一基准存储器单元包括第一基准开关元件和第一基准电容器。第一基准开关元件由第一基准字线来控制，并具有与第一基准电容器的第一端子相连接的第一端子和与第一位线相连接的第二端子。第一基准电容器具有用于接收第二板电压的第二端子。 第二存储器单元包括第二开关元件和用于存储数据的第二电容器。第二开关元件由第二字线来控制，并具有与第二电容器的第一端子相连接的第一端子和与第二位线相连接的第二端子。第二电容器具有用于接收第一板电压的第二端子。第二基准存储器单元包括第二基准开关元件和第二基准电容器。第二基准开关元件由第二基准字线来控制，并具有与第二基准电容器的第一端子相连接的第一端子和与第二位线相连接的第二端子。第二基准电容器具有用于接收第二基准板电压的第二端子。在一些实施例中，第一和第二位线可以被预充电到电源电压的电平或接地电压的电平。 第一和第二位线可以相互互补地操作，可以同时启用第一存储器单元和第二基准存储器单元，并且可以同时启用第二存储器单元和第一基准存储器单元。当启用第一存储器单元或第二存储器单元时，将第一板电压的电平维持在固定的电压电平处，并分别改变第二基准板电压或第一基准板电压的电平。当启用第一存储器单元或第二存储器单元时，所述第一板电压具有电源电压与接地电压之间的中间电压电平，并分别改变第二基准板电压或第一基准板电压的电平。当启用第一存储器单元或第二存储器单元时，第一板电压具有电源电压与接地电压之间的中间电压电平，并且第一板电压的电平具有电源电压或接地电压的电平。在一些实施例中，半导体存储器装置进一步包括第三基准存储器单元，第三基准存储器单元包括第三基准开关元件和第三基准电容器。第三基准开关元件由第三基准字线控制，第三基准开关元件具有与第三基准电容器的第一端子相连接的第一端子和与第三位线相连接的第二端子，以及第二电容器具有用于接收第一基准板电压的第二端子。第一位线和第三位线响应于第一控制信号而相互连接。在一些实施例中，半导体存储器装置进一步包括第一平均电路，所述第一平均电路响应于第一控制信号而连接第一和第三位线。
第一基准字线与第三基准字线相互连接。在一些实施例中，半导体存储器装置进一步包括第四基准存储器单元，所述第四基准存储器单元包括第四基准开关元件和第四基准电容器。第四基准开关元件由第四基准字线来控制，第四基准开关元件具有与第四基准电容器的第一端子相连接的第一端子和与第四位线相连接的第二端子，并且第四基准电容器具有第二端子。第二位线和第四位线响应于第二控制信号而相互连接。半导体存储器装置进一步包括第二平均电路，所述第二平均电路响应于第二控制信号而连接第二和第四位线。第二基准字线和第四基准字线相互连接。因此，半导体存储器装置可以增加数据读出容限，同时将附加的硬件最小化，以提高半导体存储器装置的可靠性。
根据下面结合附图给出的详细描述，将更清楚地理解说明性、非限制性的示例性实施例。图1是用于示出特定示例性实施例的示意图。图2示出根据一些示例性实施例的半导体存储器装置中的数据读出操作。图3是示出根据一些示例性实施例的、采用图2的实施例的DRAM的示例的电路图。图4是示出根据示例性实施例的、图3的DRAM的操作的时序图。图5是用于示出特定示例性实施例的优点的时序图。图6是示出根据一些示例性实施例的、图3中的基准单元的布置的示例的电路图。图7A是示出根据一些示例性实施例的、图3中的基准单元的布置的另一示例的电路图。图7B是示出根据一些示例性实施例的、图7A中的存储器块的电路图。图8是示出根据一些示例性实施例的、图3中的基准单元的布置的另一示例的电路图。图9示出根据一些示例性实施例的、在半导体存储器装置中的数据读出操作。图10是示出根据一些示例性实施例的、采用图9的构思的DRAM的示例的电路图。图11是示出根据示例性实施例的、图10的DRAM的操作的时序图。图12A至图12D是示出根据特定实施例的、当读出数据“0”或数据“1”时将位线和互补位线预充电到电源电压电平或接地电压电平的时序图。图13是示出根据一些示例性实施例的、DRAM的示例的电路图。图14是示出根据示例性实施例的、图13的DRAM的操作的时序图。图15A示出根据一些示例性实施例的、采用折叠位线架构的DRAM装置。图15B示出根据一些示例性实施例的、采用开放位线架构的DRAM装置。图16是示出根据一些示例性实施例的、包括半导体存储器装置的电子系统的框图。图17是示出根据一些示例性实施例的图形存储器系统的框图。
图18是示出根据一些示例性实施例的、包括图17的图形存储器系统的图形卡系统的框图。图19是示出根据一些示例性实施例的、包括图18的图形卡系统的计算系统的框图。图20是示出根据一些示例性实施例的、操作半导体存储器装置的方法的流程图。
具体实施例方式下面参照附图来更完整地描述各种示例性实施例，其中示出一些示例性实施例。 但是本创新构思可以以很多不同形式来实施，并且不应当解释为限制这里阐述的示例性实施例。在附图中，为了清楚起见，可以将层和区域的尺寸和相对尺寸放大。全文中相同的附图标记表示相同的元件。应当理解，虽然术语第一、第二、第三等在此可以用于描述各种元件，但是这些元件不应受这些术语限制。这些术语用于区别一个元件与其他元件。因此，在不脱离本公开教导的情况下，可以将下面讨论的第一元件称为第二元件。如同这里所使用的，术语“和/ 或”包括一个或多个关联列出的项目的任何和全部组合。应当理解，当将元件称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到其他元件，也可以存在插入元件。与之不同，当将元件称为“直接连接”或“直接耦合”到另一元件时，没有插入元件。用于描述元件之间关系的其他词语应当以相似的方式解释(例如“在...之间”相对于“直接在...之间”，“相邻”相对于“直接相邻”)。这里使用的术语目的只是描述特定的示例性实施例，且不意图限制本创新构思。 如同这里所使用的，单数形式的“一”、“一个”也意图包括复数形式，除非上下文清楚地指出其他情况。此外应当理解，当在说明书中使用诸如“包括”和/或“包含”的术语时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。除非另有限定，这里使用的所有术语(包括技术和科学术语)具有本领域技术人员通常理解的相同含义。此外应当理解，诸如那些常用词典中的术语应当解释为具有与它们在相关技术背景中的含义一致的含义，并且将不解释为理想化或过于正式的意义，除非这里明确地限定。根据一些实施例，可以将半导体存储器装置的位线预充电到电源电压电平或接地电压电平。为此，将位线中的每个连接到具有与主单元相同配置的基准单元(例如，每个基准单元包括一个晶体管和一个电容器)，基准单元的板电压与主单元的板电压分离，并且通过电荷共享和电容性耦合来读出数据。图1是用于示出本发明的示例性实施例的示意图。在向DRAM的存储器单元写入数据时，电荷采样之后的、单元电容器与位线电容器之间的电荷共享操作对应于用于在输出端子中采样耦合输入电压的一种单极耦合。下面参照图1来描述采样和共享电荷时的电压变化。首先，通过数据写入操作在单元电容器CS中采样电压Vl，并且电压Vl对应于要存储在存储器单元中的数据。将位线电容器CB的电压V2预充电到电压VBL，并通过共享单元电容器CS的电压Vl和位线电容器CB的电压V2，将位线的电压变为电压V2+AV。
关于电容性耦合，在单元电容器CS中采样电压V2，并且电压V2对应于要存储在存储器单元中的数据。通过由将板电压VP从电压V2改变为电压Vl引起的电容性耦合，将位线电压改变为V2+AV。根据示例性实施例，主单元和基准单元的板电压分离，并将基准单元的板电压控制为具有不固定的电平。因此，基准单元的板电压可以因为电荷共享而产生电压变化。主单元也可以称为存储器单元，并且基准单元也可以称为基准存储器单元。图2示出根据一些示例性实施例的、在半导体存储器装置中的数据读出操作。参照图2，将主单元(存储器单元)20布置在由字线WL和位线BL交叉的区域处， 以及将基准单元(又称为基准存储器单元)21布置在由基准字线WLref和互补位线BLB交叉的区域处。位线读出放大器(BLSA) 22连接在位线BL与互补位线BLB之间，读出并放大通过位线BL和互补位线BLB传送的数据“0”或数据“ 1 ”。虽然在图2中，仅一个主单元20被示出为连接到位线BL，以及仅一个基准单元被示出为连接到互补位线BLB，但是附加的基准单元和附加的主单元可以进一步连接到位线 BL，并且附加的主单元和附加的基准单元可以进一步连接到互补位线BLB。主单元20包括开关晶体管(也称为开关或开关元件)Tl和主电容器Cl，所述开关晶体管Tl具有由字线WL控制的栅极和与位线BL相连接的漏极(第二端子)，所述主电容器Cl连接在主板电压(或主板电极)VP与开关晶体管Tl的源极(第一端子)之间。基准单元21包括开关晶体管(也称为基准开关元件)T2和基准电容器C2，所述开关晶体管Τ2具有由基准字线WLref控制的栅极和连接到互补位线BLB的漏极(第二端子)，所述基准电容器C2连接在基准板电压(或基准板电极)VPref与开关晶体管T2的源极(第一端子)之间。在操作中，在第一相位(“相位0”)中，将位线BL和互补位线BLB预充电到电源电压Vdd的电平。在第二相位(“相位1”)中，在位线BL中出现电荷共享操作，并且在互补位线BLB中出现电容性耦合操作。在第三相位(“相位2”)中，读出数据。更具体地，当启用选定字线WL并且主单元20中存储的数据是数据“0”时，在主电容器Cl中存储的“0V”电压与位线电容器CB中预充电的“Vdd”电压之间共享对应于Δ1 的电荷。当启用选定字线WL并且主单元20中存储的数据是数据“1”时，Δ 1对应于0V，因为主电容器Cl中存储的“Vdd”电压与位线电容器CB中预充电的“Vdd”电压相同。在基准单元21中，基准单元21的基准板电压VPref从诸如Vdd的第一电压Vl转变为低于第一电压Vl的、诸如Vdd/2的第二电压V2。因此，通过电容性耦合，互补位线BLB 的电压对应于Δ 2。当第二电压V2低于电源电压Vdd且高于接地电压Vss时，Δ 1大于Δ 2。当第二电压V2等于电源电压Vdd的一半时，Δ2等于Δ1的一半。在这样的方案中，可以更容易地产生用于读出数据“ 1，，或数据“ 0，，的基准电压。图3是示出根据一些示例性实施例的、采用图2的实施例的DRAM的示例的电路图。参照图3，诸如图2中的位线读出放大器22的位线读出放大器包括锁存电路32， 所述锁存电路32包括ρ型金属氧化物半导体(PM0Q晶体管ΜΡ31和ΜΡ32以及η型金属氧化物半导体(NMOS)晶体管MN31和MN32。PMOS晶体管MP31和匪OS晶体管丽31的漏极共同连接到位线BL，PMOS晶体管 MP32和NMOS晶体管丽32的漏极共同连接到互补位线BLB。位线BL中的电压和互补位线 BLB中的电压相互互补。PMOS晶体管MP31和MP32的源极共同连接到偏置节点LA，匪OS晶体管丽31和丽32的源极连接到偏置节点LAB。PMOS晶体管MP31和NMOS晶体管丽31的栅极共同连接到互补位线BLB，PMOS晶体管MP32和NMOS晶体管丽32的栅极共同连接到位线BL。通过偏置节点LA，将表示为电源电压Vdd的高电压偏置源施加到PMOS晶体管MP31和MP32的源极。偏置NMOS晶体管丽33连接在偏置节点LAB与诸如接地电压Vss的较低偏置电压之间。匪OS晶体管丽31和丽32的源极在偏置节点LAB被连接到偏置匪OS晶体管丽33 的漏极。偏置NMOS晶体管丽33具有与诸如接地电压Vss的较低偏置电压相连接的源极以及通过偏置控制信号LANG控制的栅极。PMOS晶体管MP33连接在位线BL与互补位线BLB之间，PMOS晶体管MP33具有由均衡控制信号PEQ控制的栅极，以均衡位线BL和互补位线BLB。PMOS晶体管MP34和MP35 串联连接在位线BL与互补位线BLB之间，并且PMOS晶体管MP34和MP35的源极连接到诸如电源电压Vdd的高电压偏置源。PMOS晶体管MP34和MP35的栅极共同连接到PMOS晶体管MP33的栅极，并由均衡控制信号PEQ控制。在图3中，以存储器单元块BL0CK_L0和存储器单元块BL0CK_L1为例，并且存储器单元块BL0CK_L0连接到位线BL，以及存储器单元块BL0CK_L1连接到互补位线BLB。存储器单元块BL0CK_L0包括主单元30a和基准单元31a。主单元30a包括多个存储器单元，存储器单元中的一个包括串联连接在位线BL与主板电压源VP之间的开关晶体管MN37和电容器MC32，以及存储器单元中的另一个包括串联连接在位线BL与主板电压源 VP之间的开关晶体管丽38和电容器MC33。此外，分别通过字线Wi)_L0和WLn_L0来控制开关晶体管丽37和丽38的栅极。基准单元31a包括串联连接在位线BL与基准板电压源 Vpref_L0之间的开关晶体管丽36和电容器MC31。此外，通过字线WLref_L0控制开关晶体管MN36的栅极。也就是说，基准单元31a和主单元30a的板电压源相互分离。存储器单元块BL0CK_L1包括主单元30b和基准单元31b。主单元30b包括多个存储器单元，存储器单元中的一个包括串联连接在互补位线BLB与主板电压源VP之间的开关晶体管MN39和电容器MC34，存储器单元中的另一个包括串联连接在互补位线BLB与主板电压源VP之间的开关晶体管丽40和电容器MC35。在一个实施例中，存储器单元块BL0CK_L0 与BL0CK_L1的主板电压源VP是不同的源，例如VP_L0和VP_L1。此外，分别通过字线WL0_ Ll和WLn_Ll控制开关晶体管丽39和MN40的栅极。基准单元31b包括串联连接在互补位线BLB与基准板电压源Vpref_Ll之间的开关晶体管MN41和电容器MC36。此外，通过字线 WLref_Ll控制开关晶体管MN41的栅极。也就是说，基准单元31b和主单元30b的板电压源相互分离。列选择晶体管MN34连接在位线BL与本地输入/输出(I/O) LIO之间，并通过列选择线CSL控制列选择晶体管MN34的栅极。列选择晶体管MN35连接在互补位线BLB与互补本地I/O LIOB之间，并通过列选择线CSL控制列选择晶体管MN35的栅极。
列选择晶体管MN34和MN35响应于列选择线CSL被导通/截止。当通过存储器解码器；34选择和访问主存储器单元30a和30b时，列选择线CSL具有逻辑高电平，且位线BL 连接到本地I/O LI0,以及互补位线BLB连接到互补本地I/O LI0B。例如，存储器解码器34将地址解码，以产生用于选择存储器单元30a和30b的列选择线CSL信号、字线mi)_L0 WLn_L0/互补字线Wi)_Ll WLn_Ll信号以及基准字线 WLref_L0/互补基准字线WLref_Ll信号。此外，存储器解码器34可以包括存储器控制器(或控制部件)33。存储器控制器 33可以是存储器解码器34的一部分，且存储器控制器33可以产生偏置控制信号LANG和均衡控制信号PEQ。图4是示出根据示例性实施例的图3的DRAM的操作的时序图。下面参照图3和图4来描述DRAM中的数据读出。将位线BL预充电到与数据“ 1 ”的电压电平相对应的电源电压Vdd的电平。可以从外部DRAM施加电源电压Vdd，或者在DRAM中产生电源电压Vdd。此外，将主单元30a和 30b的板电压VP的电平维持为电源电压Vdd的一半，即Vdd/2，用于将主单元电容器MC32、 MC33、MC34和MC35的两个端子的场效应的差异最小化。首先，描述未选定存储器块的操作，例如在待机模式中。将主单元的字线mi)_Ll的电平维持在较低电压VIA2电平处，将基准单元的字线 WLref_Ll的电平维持在较高电压Vpp电平处，并将板电压VPref_Ll的电平维持在电源电压 Vdd电平处。通过导通的开关晶体管将电源电压Vdd电平施加到基准单元电容器的第一端子(其连接到开关晶体管)，并将板电压VPref_Ll的电平维持在电源电压Vdd电平处。因此，将基准单元电容器的电压差维持在“0”伏特处。因此，就场效应的差异而言，图3的示例性实施例与一般的单元电容器相比更可靠。较高电压Vpp可以具有等于或高于电源电压Vdd的电平。较低电压VlDb可以具有等于或低于接地电压Vss的电平。其次，描述选定存储器块的操作，例如图3中存储器块BL0CK_L0的操作。在相位“相位0”、“相位1”和“相位2”期间的有效模式(用“RAS有效”表示)中， 在其上将进行写入操作或读取操作的主单元的字线WL0_L0的电平从较低电压Vbl32电平转变为较高电压Vpp电平，如附图标记151所示，并因此，主单元的对应开关晶体管(例如，开关晶体管丽37)导通。基准单元的基准字线WLref_L0的电平从较高电压Vpp电平转变为较低电压Vbb2电平，如附图标记152所示，并因此，基准单元的对应开关晶体管(例如，开关晶体管MN36)截止。因此，基准单元电容器中充入的电荷与位线电容分离。将基准单元的板电压VPref_L0的电平维持在电源电压Vdd电平处，如附图标记153所示，并因此，将基准单元电容器的电压差维持在“0”伏特处。在相位“相位3”和“相位4”期间的预充电模式(用“RAS预充电”表示)中，当如附图标记巧4所示，主单元的字线mi)_L0的电平从较高电压Vpp电平转变为较低电压VIA2 电平时，将选定存储器块BL0CK_L0的主单元禁用。此外，基准单元的基准字线WLref_L0的电平从较低电压VIA2电平转变为较高电压Vpp电平，如附图标记155所示，并因此启用基准单元。在预充电模式期间，不启用读出操作，以防止与电源电压Vdd电平相对应的电压差被施加到基准单元电容器的两个端子。也就是说，在进行位线均衡操作之后，启用读出操作。下面更多地描述未选定存储器块BL0CK_L1的操作。因为块BL0CK_L1的主单元的字线Wi)_Ll的电平维持在较低电压VIA2电平处，所以主单元30b维持在禁用状态。因为基准单元的字线WLref_Ll的电平维持在较高电压Vpp 电平，所以基准单元31b维持在启用状态。当如附图标记151所示，字线Wi)_L0的电平从较低电压VIA2电平转变为较高电压Vpp电平时，基准单元的板电压VPref_Ll的电平从电源电压Vdd电平转变为诸如电源电压Vdd电平的一半的、电源电压电平与接地电压电平Vss 之间的中间电平，如附图标记156所示。此时，在单元电容CS与位线电容CB之间出现上述电容性耦合。在预充电模式中，基准单元的板电压VPref_Ll的电平从中间电平Vdd/2转变为电源电压Vdd电平，如附图标记157所示。图5是用于说明特定示例性实施例的优点的时序图。首先，当DRAM装置采用图2或图3的配置时，DRAM装置可以利用其电平等于或低于1伏特的电源电压来操作。当单元晶体管的位线节点(连接到开关晶体管的端子)的电压电平减少时，栅极感应的漏极泄漏(GIDL)和干涉减少，并因此可以增强DRAM的刷新特性。因为在位线读出放大器的共同模式下数据读出速度由于电压电平的增加而增加，所以可以减小位线读出放大器的NMOS放大器的尺寸。此外，因为PMOS放大器主要有助于数据恢复，所以可以减小位线读出放大器的PMOS放大器的尺寸。此外，由于数据线在列操作中充电，所以可以减小在接地电压处预充电的位线(或互补位线)的扰动。其次，采用图2或图3的配置的DRAM装置可以通过调节基准板电压来调节数据读出容限。参照图5，当需要将用于数据“1”的读出容限提高为高于用于数据“0”的读出容限(例如，对于数据“1”出现更多错误，使得与用于数据“0”的读出容限增加相比，用于数据“1”的读出容限增加将更多地改善错误)时，将对应的Vpref改变为电源电压Vdd —半之下的特定电压电平(例如，l/2vdd-a)。可替选地，当需要将用于数据“0”的读出容限提高为高于用于数据“1”的读出容限时，将对应的Vpref改变为电源电压Vdd —半之上的特定电压电平(例如，l/2vdd+a)。图6是示出根据一些示例性实施例的、图3中的基准单元的布置的示例的电路图。参照图6，将多个虚置单元32b布置在基准单元31b与主单元(用“数据单元”表示)30b之间，用于分离主单元30b的板电极VP和基准单元31b的板电极VPref。虚置单元 32b包括由虚置字线Wxlum控制的多个开关晶体管和对应的电容器。如虚置单元32b和主单元30b中的虚线所示，在沉积用于板电极的多晶硅之后形成栅电极图案的过程中，通过去除与虚置单元32b相对应的多晶硅，可以选择性地分离主单元30b的板电极VP和基准单元31b的板电极VPref。在图6中，单元30b中的字线WLO WLn例如可以对应于图3中的主单元30b中的字线WL0_L1 WLn_Ll。可以将基准单元31b布置在相对于位线读出放大器的单元阵列边缘或中心处。基准单元31b可以包括多个基准单元，以及当多个基准单元的一个或多个失效时，可以通过激光熔融或MRS (模式寄存器设定)选择性地指定通过测试的多个剩余基准单元。图7A是示出根据一些示例性实施例的、图3中的基准单元的布置的另一示例的电路图。
图7B是示出根据一些示例性实施例的、图7A中的存储器块BL0CK_L1的电路图。参照图7A和图7B，基准单元31b包括多个单位单元，用于提高单元电容器的分布特性。可以将多个单位单元分为多个组。相同组中的单位单元连接到位线BLi和BLj的对应一个。此外，连接到相同组中单位单元中的每个单位单元的电容器连接到施加有对应的板电压的板线PLi和PLj中的对应一个。可以通过平均电路70将位线的电压进行平均。在图7B中，主单元30b中的字线WL0_L1 WLn_Ll可以对应于图7A中字线WL0_L1 WLn_ Li。在利用基准单元板电极的电容性耦合的情形中，则可以利用平均电路70中的晶体管丽72和丽73，通过电连接相邻的M(M是自然数)个位线BLi和BLj，将由于单元电容器的分布所导致的基准电压电平进行平均。响应于平均控制信号EQref，将晶体管MN72和丽73控制为导通/截止。例如，当不使用基准单元时，主单元的每个电容器与任何基准单元的其他电容器不相关联。但是，当使用基准单元时，两个电容器(主单元之一和基准单元的另一个) 相关联。因此，与对位线的电压没有进行平均的情况相比，单元电容器的分布可以增加 V^ = 1.414。当相同组中的单位单元连接到四个板线中的对应的一个板线时，单元电容器的分布可以增加# = 1.118。也就是说，可以提高单元电容器的分布特性。图8是示出根据一些示例性实施例的、图3中的基准单元的布置的另一示例的电路图。参照图8，基准单元31b包括多个单位单元，其基准字线同时启用，用于提高单元电容器的分布特性。当与单位单元相连接的一些基准字线同时启用(用“H”表示)时，可以将基准电压的电平进行平均。在图8中，主单元30b中的字线Wi) WLn可以对应于图 3的主单元30b中的字线WL0_L1 WLn_Ll。当将基准板电压VPref的电平从第一电压Vl (例如，Vl = Vdd)转变为第二电压 (例如，V2 = Vdd/2)时，在被同时启用的基准字线WLref数目越来越增加的情况下，需要将第二电压V2增加到比使用单一基准字线更高的电平。在上述示例性实施例中，描述将位线预充电到电源电压Vdd电平。下面，描述将位线预充电到接地电压Vss电平。图9示出根据一些示例性实施例的、在半导体存储器装置中的数据读出操作。参照图9，将主单元(存储器单元)90布置在由字线WL和位线BL交叉的区域处， 以及将基准单元(基准存储器单元)91布置在由基准字线WLref和互补位线BLB交叉的区域处。位线读出放大器(BLSA)92连接在位线BL与互补位线BLB之间，以及读出并放大通过位线BL和互补位线BLB传送的数据“0”或数据“ 1 ”。虽然在图9中，一个主单元90连接到位线BL，以及一个基准单元连接到互补位线 BLB，但是多个基准单元和附加的主单元可以另外地连接到位线BL，并且多个主单元和附加的基准单元可以另外地连接到互补位线BLB。主单元90包括开关晶体管(或开关元件)T91和主电容器C91，所述开关晶体管 T91具有由字线WL控制的栅极和连接到位线BL的漏极(第二端子)，所述主电容器C91连接在主板电压(或主板电极)VP与开关晶体管T91的源极(第一端子)之间。基准单元91包括开关晶体管T92和基准电容器C92，所述开关晶体管T92具有由基准字线WLref控制的栅极和连接到互补位线BLB的漏极(第二端子)，所述基准电容器C2 连接在基准板电压(或基准板电极)VPref与开关晶体管T92的源极(第一端子)之间。在第一相位(“相位0”)中，将位线BL和互补位线BLB预充电到接地电压Vss的电平。在第二相位(“相位1”)中，在位线BL中出现电荷共享操作，在互补位线BLB中出现电容性耦合操作。在第三相位(“相位2”)中，读出数据。更具体地，当启用选定字线WL并且主单元90中存储的数据是数据“1”时，在主电容器C91中存储的“IV”电压与位线电容器CB中预充电的“Vss”电压之间共享与Δ1相对应的电荷。当启用选定字线WL并且主单元90中存储的数据是数据“0”时，Δ 1对应于0V，因为主电容器C91中存储的“Vss”电压与位线电容器CB中预充电的“Vss”电压相同。基准单元91将基准板电压VPre纵诸如Vss的第一电压Vl转变为高于第一电压 Vl的、诸如Vdd/2的第二电压V2。因此，通过电容性耦合，互补位线BLB的电压对应于Δ2。当第二电压V2低于电源电压Vdd且高于接地电压Vss时，Δ 1大于Δ 2。当第二电压V2等于电源电压Vdd的一半时，Δ2等于Δ1的一半。因此，可以更容易地产生用于读出数据“ 1，，或数据“ 0，，的基准电压。图10是示出根据一些示例性实施例的、采用图9的构思的DRAM的示例的电路图。参照图10，诸如图9中的位线读出放大器92的位线读出放大器包括锁存电路 102，所述锁存电路102包括PMOS晶体管MPlOl和ΜΡ102以及匪OS晶体管MNlOl和ΜΝ102。PMOS晶体管MPlOl和匪OS晶体管MNlOl的漏极共同连接到位线BL，以及PMOS晶体管ΜΡ102和NMOS晶体管丽102的漏极共同连接到互补位线BLB。位线BL中的电压和互补位线BLB中的电压相互互补。PMOS晶体管MPlOl和ΜΡ102的源极共同连接到偏置节点LA，NM0S晶体管丽101和丽102的源极连接到偏置节点LAB。PMOS晶体管MPlOl和NMOS晶体管丽101的栅极共同连接到互补位线BLB，以及PMOS晶体管MP102和NMOS晶体管丽102的栅极共同连接到位线 BL。通过偏置节点LAB，将表示为接地电压Vss的低电压偏置源施加到NMOS晶体管丽101 和MP102的源极。偏置PMOS晶体管MP103连接在偏置节点LA与诸如电源电压Vdd的高偏置电压之间。PMOS晶体管MPlOl和MP102的源极在偏置节点LA处连接到偏置PMOS晶体管 MP103的漏极。偏置PMOS晶体管MP103具有连接到诸如电源电压Vdd的较高偏置电压的源极以及通过偏置控制信号LAPG控制的栅极。PMOS晶体管MP104连接在位线BL与互补位线BLB之间，PMOS晶体管MP104具有由均衡控制信号PEQ控制的栅极，以均衡位线BL和互补位线BLB。PMOS晶体管MP105和 MP106串联连接在位线BL与互补位线BLB之间，并且PMOS晶体管MP105和MP106的源极连接到诸如电源电压Vdd的高电压偏置源。PMOS晶体管MP105和MP106的栅极共同连接到 PMOS晶体管MP104的栅极，并由均衡控制信号PEQ控制。在图10中，以存储器单元块BL0CK_L00和存储器单元块BL0CK_L01为例，以及存储器单元块BL0CK_L00连接到位线BL，并且存储器单元块BL0CK_L01连接到互补位线BLB。存储器单元块BL0CK_L00包括主单元IOOa和基准单元101a。主单元IOOa包括多个存储器单元，存储器单元中的一个包括串联连接在位线BL与主板电压源VP之间的开关晶体管MN106和电容器MC102，以及存储器单元中的另一个包括串联连接在位线BL与主板电压源VP之间的开关晶体管丽107和电容器MC103。此外，分别通过字线Wi)_L0和WLn_ LO来控制开关晶体管MN106和MN107的栅极。基准单元IOla包括串联连接在位线BL与基准板电压源Vpref之间的开关晶体管丽105和电容器MClOl。此外，通过基准字线WLref_ LO控制开关晶体管MN105的栅极。也就是说，基准单元IOla和主单元IOOa的板电压源相互分离。存储器单元块BL0CK_L01包括主单元IOOb和基准单元101b。主单元IOOb包括多个存储器单元，存储器单元中的一个包括串联连接在互补位线BLB与主板电压源VP之间的开关晶体管MN108和电容器MC104，以及存储器单元中的另一个包括串联连接在互补位线 BLB与主板电压源VP之间的开关晶体管丽109和电容器MC105。此外，分别由字线Wi)_Ll 和WLn_Ll来控制开关晶体管丽108和丽109的栅极。基准单元IOlb包括串联连接在互补位线BLB与基准板电压源Vpref_Ll之间的开关晶体管丽110和电容器MC106。此外，通过互补基准字线WLref_Ll来控制开关晶体管MNllO的栅极。也就是说，基准单元IOlb和主单元IOOb的板电压源相互分离。列选择晶体管丽103和丽104响应于列选择线CSL而导通/截止。当通过存储器解码器104来选择和访问主存储器单元IOOa和IOOb时，列选择线CSL具有逻辑高电平，且位线BL连接到本地I/O LI0,以及互补位线BLB连接到互补本地I/O LI0B。例如，存储器解码器104将地址解码，以产生用于选择存储器单元IOOa和IOOb的列选择线CSL信号、字线mi)_L0 WLn_L0/互补字线Wi)_Ll WLn_Ll信号以及基准字线 WLref_L0/互补基准字线WLref_Ll信号。此外，存储器解码器104可以包括存储器控制器(或控制部件)103。存储器控制器103可以是存储器解码器104的一部分，且存储器控制器可以产生偏置控制信号LAPG和均衡控制信号PEQ。图11是示出根据一些示例性实施例的、图10的DRAM的操作的时序图。下面，参照图10和图11来描述DRAM中的数据读出。将位线BL预充电到与数据“0”的电压电平相对应的接地电压Vss的电平。此夕卜， 将主单元IOOa和IOOb的板电压VP的电平维持在电源电压Vdd的一半处，即Vdd/2处，用于将主单元电容器MC102、MC103、MC104和MC105的两个端子的场效应的差异最小化。首先，描述未选定存储器块的操作。将主单元的字线Wi)_L01的电平维持在较低电压Vbl32电平处，将基准单元的字线 WLref_L01的电平维持在较高电压Vpp电平处，并将基准单元的板电压VPref_L01的电平维持在接地电压Vss电平。通过导通的开关晶体管将接地电压Vss电平施加到基准单元电容器的第一端子(其连接到开关晶体管)，并将板电压VPref_L01的电平维持在接地电压Vss 电平处。因此，将基准单元电容器的电压差维持在“0”伏特。因此，就场效应的差异而言， 图10的示例性实施例与一般的单元电容器相比更可靠。较高电压Vpp可以具有等于或高于电源电压Vdd的电平。较低电压VlDb可以具有等于或低于接地电压Vss的电平。其次，描述选定存储器块的操作，例如图10中的存储器块BL0CK_L00的操作。
在相位“相位0”、“相位1”和“相位2”期间的有效模式(用“RAS有效”表示)中， 在其上将进行写入操作或读取操作的主单元的字线Wi)_L00的电平从较低电压Vbl32电平转变为较高电压Vpp电平，如附图标记161所示，并因此，主单元的对应开关晶体管(例如， 开关晶体管ΜΝ106)导通。基准单元的基准字线WLref_L00的电平从较高电压Vpp电平转变为较低电压VIA2电平，如附图标记162所示，并且因此，基准单元的对应开关晶体管(例如，开关晶体管ΜΝ10)截止。因此，基准单元电容器中充入的电荷与位线电容分离。将基准单元的板电压VPref_L00的电平维持在接地电压Vss电平，如附图标记163所示，并且因此，将基准单元电容器的电压差维持在“0”伏特处。在相位“相位3”和“相位4”期间的预充电模式(用“RAS预充电”表示)中，将主单元禁用，并且主单元的字线WL0_L00的电平从较高电压Vpp电平转变为较低电压VIA2电平，如附图标记164所示。此外，基准单元的基准字线WLref_L00的电平从较低电压VIA2 电平转变为较高电压Vpp电平，如附图标记165所示，并且因此启用基准单元。在预充电模式期间，不启用读出操作，用于防止与接地电压Vss电平相对应的电压差被施加到基准单元电容器的两个端子。也就是说，在进行位线均衡操作之后，启用读出操作。下面更多地描述未选定存储器块的操作。因为主单元的字线mi)_L01的电平维持在较低电压ν Λ2电平，所以主单元IOOb 维持在禁用状态。因为基准单元的字线WLref_L01的电平维持在较高电压Vpp电平，所以基准单元IOlb维持在启用状态处。当如附图标记161所示，字线Wi)_L00的电平从较低电压VIA2电平转变为较高电压Vpp电平时，基准单元的板电压VPref_L01的电平从接地电压 Vss电平转变为诸如电源电压Vdd电平的一半的、电源电压电平与接地电压电平Vss之间的中间电平，如附图标记166所示。此时，在单元电容CS与位线电容CB之间出现上述电容性華禹合。图12A至图12D是示出当读出数据“0”或数据“1”时将位线和互补位线预充电到电源电压电平或接地电压电平的时序图。图12A和图12B示出当分别读出数据“1”和数据“0”时将位线和互补位线预充电到电源电压Vdd电平。参照图12A和图12B，当基准单元的板电压VPref的电平改变时，基准位线BLref 的电压电平由于电容性耦合而改变Δ2。因此，可以通过其电压电平改变Δ2的基准位线 BLref来读出数据“1”BL_D1，如图12A所示。此外，由于位线与单元电容器之间的电荷共享，可以通过其电压电平改变Δ1的位线来读出数据“0”BL_D0，如图12B所示。图12C和图12D示出当分别读出数据“1”和数据“0”时将位线和互补位线预充电到接地电压Vss电平。参照图12C和图12D，当基准单元的板电压VPref的电平改变时，基准位线BLref 的电压电平由于电容性耦合而改变Δ2。因此，可以通过其电压电平改变Δ2的基准位线 BLref来读出数据“0”BL_D0，如图12D所示。此外，由于位线与单元电容器之间的电荷共享，可以通过其电压电平改变Δ1的位线来读出数据“1”BL_D1，如图12C所示。在上述示例性实施例中，描述的是，具有与主单元配置相同的至少一个基准单元被连接到位线和互补位线中的每一个，以分离主单元和基准单元的板电压源。下面，描述不包括基准单元的示例性实施例。
图13是示出根据一些示例性实施例的、DRAM的示例的电路图。参照图13，位线读出放大器可以包括锁存电路131，所述锁存电路131包括PMOS 晶体管MP131和MP132以及NMOS晶体管MN131和MN132。PMOS晶体管MP131和MP132的源极共同连接到偏置源VLA。锁存电路131的配置基本上与图3中的锁存电路32相同，并且因此省略关于锁存电路131的配置的详细描述。偏置NMOS晶体管丽133连接在偏置节点LAB与诸如接地电压Vss的较低偏置电压源之间。偏置NMOS晶体管MN133具有连接到诸如接地电压Vss的较低偏置电压源的源极以及通过偏置控制信号LANG控制的栅极。PMOS晶体管MP133连接在位线BL与互补位线BLB之间，PMOS晶体管MP133具有由均衡控制信号PEQ控制的栅极，以均衡位线BL和互补位线BLB。PMOS晶体管MP134和 MP135串联连接在位线BL与互补位线BLB之间，并且PMOS晶体管MP134和MP135的源极连接到偏置源VEQ。PMOS晶体管MP134和MP135的栅极共同连接到PMOS晶体管MP133的栅极，并由均衡控制信号PEQ控制。在图13中，以存储器单元块BL0CK_L0和存储器单元块BL0CK_L1为例，以及存储器单元块BL0CK_L0连接到位线BL，以及存储器单元块BL0CK_L1连接到互补位线BLB。存储器单元块BL0CK_L0包括主单元130a。主单元130a包括多个存储器单元，存储器单元中的一个包括串联连接在位线BL与主板电压源VP之间的开关晶体管MN136和电容器MC131，以及存储器单元中的另一个包括串联连接在位线BL与主板电压源VP之间的开关晶体管丽137和电容器MC132。此外，分别通过字线Wi)_L0和WLn_L0来控制开关晶体管 MN37和MN38的栅极。存储器单元块BL0CK_L1包括主单元130b。主单元130b包括多个存储器单元，存储器单元中的一个包括串联连接在互补位线BLB与主板电压源VP之间的开关晶体管MN138 和电容器MC133，以及存储器单元中的另一个包括串联连接在互补位线BLB与主板电压源 VP之间的开关晶体管丽139和电容器MC134。此外，分别通过字线Wi)_Ll和WLn_Ll来控制开关晶体管丽138和丽139的栅极。列选择晶体管丽134连接在位线BL与本地输入/输出(I/O) LIO之间，并通过列选择线CSL来控制列选择晶体管MN134的栅极。列选择晶体管MN135连接在互补位线BLB 与互补本地I/O LIOB之间，并通过列选择线CSL来控制列选择晶体管MN135的栅极。列选择晶体管丽134和丽135响应于列选择线CSL而导通/截止。当通过存储器解码器134选择和访问主存储器单元130a和130b时，列选择线CSL具有逻辑高电平，且位线BL连接到本地I/O LI0,以及互补位线BLB连接到互补本地I/O LI0B。例如，存储器解码器134将地址解码，以产生用于选择存储器单元130a和130b的列选择线CSL信号、字线mi)_L0 WLn_L0/互补字线Wi)_Ll WLn_Ll信号以及基准字线 WLref_L0/互补基准字线WLref_Ll信号。此外，存储器解码器134可以包括存储器控制器(或控制部件)133。存储器控制器 133可以是存储器解码器134的一部分，且存储器控制器133可以产生偏置控制信号LANG 和所述均衡控制信号PEQ。当将位线预充电到电源电压Vdd电平时，图13的DRAM装置可以利用其电平等于或低于1伏特的电源电压来操作。这样，在预充电操作中，具有不小于电源电压两倍的电平的恢复高电压可以被存储在单元中，使得在单元电容器的电容减小的情况下，确保电荷共享电压以用于读出数据。例如，在预充电操作中，偏置电压VLA可以从电源电压Vdd恢复到两倍的电源电压Vdd，并且在均衡位线中，偏置电压VLA的电平从电源电压Vdd的两倍转变为电源电压Vdd。图14是示出根据示例性实施例的、图13的DRAM的操作的时序图。下面，参照图13和图14来描述DRAM中的数据读出。在一个实施例中，将位线BL预充电到与数据“1”的电压电平相对应的电源电压 Vdd的电平。此外，将主单元130a和130b的板电压VP的电平维持在电源电压Vdd的一半处，即Vdd/2处。首先，描述待机模式中未选定存储器块的操作。将主单元的字线Wi)_L0的电平维持在较低电压Vbl32电平处。较高电压Vpp可以具有等于或高于电源电压Vdd的电平。较低电压Vbb可以具有等于或低于接地电压Vss的电平。其次，描述选定存储器块的操作，例如图13中的存储器块BL0CK_L0的操作。在相位“相位0”、“相位1”和“相位2”期间的有效模式(用“RAS有效”表示)中， 在其上将进行写入操作或读取操作的主单元的字线WL0_L0的电平从较低电压Vbl32电平转变为较高电压Vpp电平，如附图标记171所示，并且因此，主单元的对应开关晶体管(例如， 开关晶体管ΜΝ137)导通。如上所述，存储数据“1”的单元具有2Vdd的电压电平，因为在预充电操作中，在主单元中恢复2Vdd的电压。当如附图标记171所示，主单元的字线Wi)_L0的电平从较低电压VIA2电平转变为较高电压Vpp电平时，在单元电容器CS与位线电容器CB之间出现电荷共享，如附图标记 174或176所示。附图标记174对应于数据“1”，以及附图标记176对应于数据“0”。在相位“相位3”和“相位4”期间的预充电模式(用“RAS预充电”表示)中，将主单元禁用，并且主单元的字线mi)_L0的电平从较高电压Vpp电平转变为较低电压VIA2电平，如附图标记172所示。此外，偏置电压VLA的电平从电源电压Vdd转变为电源电压的两倍2Vdd，如附图标记173所示，并且在主单元中恢复与2Vdd的电压相对应的数据。 当均衡位线时，偏置电压VLA的电平从电源电压的两倍2Vdd转变为电源电压Vdd， 如附图标记178所示，并且将位线BL的电压电平预充电到电源电压Vdd电平。在共享电荷之后，将与数据“0”相对应的互补位线BLB_D0的电压电平维持在电源电压Vdd电平，如附图标记176所示，并且在预充电操作中互补位线BLB_D0的电压电平转变为电源电压的两倍2Vdd，如附图标记177所示。在采用图13的配置的DRAM装置中，通过将主单元设定为具有与用于数据“ 1，，的 2Vdd相对应的电压电平，以及具有与用于数据“0”的Vss相对应的电压电平，以及通过将例如互补位线的基准位线设定为具有与Vdd相对应的电压电平，例如互补位线的基准位线的电压电平的改变在数据“1”的情况下对应于2Vdd-A，以及在数据“0”的情况下对应于 2Vss+ Δ。因此，通过具有电源电压Vdd电平的位线和互补位线，可以进行自基准数据读出。上述示例性实施例主要关于DRAM装置进行描述。但是，上述示例性实施例也可以适用于其他易失性存储器装置，例如SRAM装置。此外，上述示例性实施例也可以适用于开放位线或折叠位线架构。
图15A示出根据一些示例性实施例的、采用折叠位线架构的DRAM装置。参照图15A，将单元块BO中包括的主单元M和基准单元R布置在由字线和 WL2、交替布置的一对位线BLl和互补位线BLBl以及交替布置的一对位线BL2和互补位线 BLB2交叉的区域中的每个区域处。位线读出放大器SAl连接到一对位线BLl和互补位线 BLBl,以及另一位线读出放大器SA2连接到一对位线BL2和互补位线BLB2。虽然未示出，但是可以通过图15A中的独立的基准字线来控制基准单元R。在采用图15A所示的折叠位线架构的DRAM装置中，因为将位线BLl、BL2以及互补位线BLB1、BLB2布置在相同块(或相同阵列)B0中，所以位线BL1、BL2具有与互补位线 BLBl和BLB2相同的与字线WLl、ffL2的耦合噪声。因此，采用折叠位线架构的DRAM装置可以提高读出容限，因为可以通过位线读出放大器SAl和SA2的差分放大来消除这种共同模式噪声。图15B示出根据一些示例性实施例的、采用开放位线架构的DRAM装置。参照图15B，将单元块B1、B2和B3中包括的主单元M和基准单元R布置在由字线 WLl 札9、交替布置的一对位线BLl和互补位线BLBl以及交替布置的一对位线BL2和互补位线BLB2交叉的区域中的每个区域处。位线读出放大器SAl连接到一对位线BLl和互补位线BLB1，以及另一位线读出放大器SA2连接到一对位线BL2和互补位线BLB2。在采用图15B所示的开放位线架构的DRAM装置中，因为将位线BL1、BL2布置在不同的块Bl和B2中，以及将互补位线BLB1、BLB2布置在不同的块B2和B3中，使得一对位线和一对互补位线处于不同的电气环境中，需要精确的设计用于读出精密的信号。在采用开放位线架构的DRAM装置中，将主单元布置在由字线和位线的区域中的每个区域处，并且因此，将位线BLl和互补位线BLBl布置在位线读出放大器SAl的任一侧处，将位线BL2和互补位线BLB2布置在位线读出放大器SA2的任一侧处。因此，采用折叠位线架构的DRAM装置可以提高读出容限，因为可以通过位线读出放大器SAl和SA2的差分放大来消除这种共同模式噪声。因为在采用开放位线架构的DRAM装置中，将主单元布置在由字线和位线的区域中的每个区域处，**所以采用开放位线架构的DRAM装置可以具有更高的集成率。虽然未示出，但是可以通过图15B中的独立的基准字线来控制基准单元R。图16是示出根据一些示例性实施例的、包括半导体存储器装置的电子系统的框图。参照图16，电子系统1000包括输入装置1100、输出装置1200、处理器装置1300和存储器装置1400。存储器装置1400可以包括诸如根据先前讨论的示例性实施例之一的存储器的存储器。处理器装置1300通过对应的接口来控制输入装置1100、输出装置1200和存储器装置1400。图17是示出根据一些示例性实施例的图形存储器系统的框图。参照图17，图形存储器系统2000包括存储器组2100、诸如用于控制存储器组2100 的图形处理器部件(GPU)的控制器2200以及在存储器组2100与控制器2200之间连接的系统总线2300。存储器组2100包括多个存储器2110、内接口 2130和存储器接口 2120。控制器2200可以包括图形引擎核心(graphic engine core)，以及与存储器组 2100交换数据。系统总线2300、内接口 2130和存储器接口 2120可以集成在一个I/O中，也可以是独立的。此外，系统总线2300、内接口 2130和存储器接口 2120可以具有基于应用系统的架构而变化的数据格式。图18是示出根据一些示例性实施例的、包括图17的图形存储器系统的图形卡系统的框图。参照图18，图形卡系统3000包括图形存储器系统3100、芯片集3200、监控器 3300、第一接口 ；3400和第二接口 ；3500。图形存储器系统3100可以包括存储器3110、诸如用于控制存储器3110的图形处理器部件(GPU)的控制器3120以及诸如上面所述的在存储器3110与控制器3120之间连接的系统总线3130。控制器3120通过第二接口 3500与监控器3300交换数据，以及监控器3300接收图像数据并显示接收的图像数据。控制器3120通过第一接口 3400与芯片集3200交换数据。第一接口 3400和第二接口 3500中的每一个可以使用例如满足通用串行总线 (USB)、多媒体卡(MMC)、外围设备互联快速(PCI-E)、串行连接的SCSI (SAQ、串行高级技术附加装置(SATA)、并行高级技术附加装置(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口 ESDI以及集成驱动电子设备(IDE)之一的接口协议。图19是示出根据一些示例性实施例的、包括图18的图形卡系统的计算系统的框图。参照图19，计算系统4000包括监控器4100、图形卡4200、主存储器4300、芯片集4400、输入/输出装置4600和中央处理部件(CPU) 4500，它们通过系统总线4710、4720、 4730,4740和4750相互连接。图形卡4200可以采用图18的图形存储器系统，以及可以以存储器模块的配置将主存储器4300安装在计算系统4000上。当计算系统4000是移动装置时，在计算系统4000中还可以包括用于提供计算系统4000的操作电压的电池。虽然未示出，但是计算系统4000还可以包括应用芯片集、照相机图像处理器(CIP)和移动DRAM。通过利用不同封装，可以将根据一些示例性实施例的存储器系统和计算系统安装在印刷电路板(PCB)上。这些不同的封装例如可以包括PoP (层叠封装)、BGA (球栅阵列)、 CSP (芯片规模封装)、PLCC (塑料引线芯片载体)、PDIP (塑料双列直插组装)、华夫封装中管芯(die in waff 1印ack)、晶片形式的管芯(die in wafer form)、COB (板上芯片)、 CERDIP (陶瓷双列直插式组装)、MQFP (塑料公制方型扁平封装)、TQFP (薄四边扁平封装)、 SOIC(小外形集成电路)、SSOP (收缩型小外形封装)、TS0P(薄小外形封装)、TQFP(薄四边扁平封装)、SIP (封装中的系统)、MCP (多芯片封装)、WFP(晶片级制造封装)和WSP (晶片级处理堆叠封装)。此外，根据一些示例性实施例的存储器系统和计算系统可以包括蜂窝电话、PDA、平板电脑、膝上型计算机、桌上型计算机等。图20是示出根据一些示例性实施例的、操作半导体存储器装置的方法的流程图。参照图4和图20，在用于读取操作的有效模式中，将具有第一电压电平的第一电压施加到第一存储器单元的第一电容器(SlO)。在一个实施例中，第一电压电平是电源电压的一半电压。此时，将具有第二电压电平的第二电压施加到基准存储器单元的基准电容器(S20)。当启用第一存储器单元的字线时(S30)，第二电压转变为第三电压电平(S40)。 第三电压电平不同于第二电压电平。例如，在一个实施例中，第二电压电平是电源电压(例如，Vdd)或接地电压(例如，Vss)，而第三电压电平是电源电压的一半电压。
前述是示例性实施例的说明，并非要解释为其限制。虽然描述了少量示例性实施例，但是本领域技术人员应当领会，在示例性实施例中，在本质上不脱离本创新构思的新颖教导和优点的情况下，许多修改是可能的。因此，意图将所有这样的修改包括在权利要求书所限定的本创新构思的范围内。因此应当理解，前述是不同示例性实施例的说明，并非要解释为对所公开的特定示例性实施例的限制，以及意图将对所公开的示例性实施例以及其他示例性实施例的修改包括在所附权利要求书的范围内。
权利要求
1.一种半导体存储器装置，包括存储器单元，所述存储器单元包括第一开关元件和用于存储数据的第一电容器，所述第一开关元件由第一字线来控制，所述第一开关元件具有与所述第一电容器的第一端子相连接的第一端子和与第一位线相连接的第二端子，所述第一电容器具有用于接收第一板电压的第二端子；以及第一基准存储器单元，所述第一基准存储器单元包括第一基准开关元件和第一基准电容器，所述第一基准开关元件由第一基准字线来控制，所述第一基准开关元件具有与所述第一基准电容器的第一端子相连接的第一端子以及与第二位线相连接的第二端子，所述第一基准电容器具有用于接收与所述第一板电压不同的第一基准板电压的第二端子。
2.如权利要求1所述的半导体存储器装置，其中，所述第一位线和所述第二位线被配置为被预充电到电源电压的电平或接地电压的电平。
3.如权利要求2所述的半导体存储器装置，其中，所述第一位线和所述第二位线被配置为相互互补地操作。
4.如权利要求3所述的半导体存储器装置，其中，所述半导体存储器装置被配置为使得所述第一板电压的电平维持在固定的电压电平处，并且当所述第一存储器单元被启用时所述第一基准板电压的电平改变。
5.如权利要求3所述的半导体存储器装置，其中，所述第一板电压具有处于所述电源电压与所述接地电压之间的中间电压电平，并且当所述第一存储器单元没有被启用时，所述第一基准板电压维持在所述接地电压或所述电源电压的电平处。
6.如权利要求3所述的半导体存储器装置，其中，当所述第一存储器单元被启用时，所述第一板电压维持在预充电电压的电平处，并且所述第一基准板电压改变为具有与所述预充电电压不同的电平。
7.如权利要求1所述的半导体存储器装置，进一步包括第二基准存储器单元，所述第二基准存储器单元包括第二基准开关元件和第二基准电容器，所述第二基准开关元件由第二基准字线来控制，所述第二基准开关元件具有与所述第二基准电容器的第一端子相连接的第一端子和与第三位线相连接的第二端子，所述第二基准电容器具有用于接收所述第一基准板电压的第二端子。
8.如权利要求7所述的半导体存储器装置，其中，所述第二位线和所述第三位线响应于控制信号而相互连接。
9.如权利要求8所述的半导体存储器装置，进一步包括平均电路，所述平均电路被配置为响应于所述控制信号而连接所述第二位线和所述第三位线。
10.如权利要求7所述的半导体存储器装置，其中，所述第一基准字线与所述第二基准字线相互连接。
11.一种半导体存储器装置，包括第一存储器单元，所述第一存储器单元包括第一开关元件和用于存储数据的第一电容器，所述第一开关元件由第一字线来控制，所述第一开关元件具有与所述第一电容器的第一端子相连接的第一端子和与第一位线相连接的第二端子，所述第一电容器具有用于接收第一板电压的第二端子；第一基准存储器单元，所述第一基准存储器单元包括第一基准开关元件和第一基准电容器，所述第一基准开关元件由第一基准字线来控制，所述第一基准开关元件具有与所述第一基准电容器的第一端子相连接的第一端子和与所述第一位线相连接的第二端子，所述第一基准电容器具有用于接收与所述第一板电压不同的第一基准板电压的第二端子；第二存储器单元，所述第二存储器单元包括第二开关元件和用于存储数据的第二电容器，所述第二开关元件由第二字线来控制，所述第二开关元件具有与所述第二电容器的第一端子相连接的第一端子和与第二位线相连接的第二端子，所述第二电容器具有用于接收所述第一板电压的第二端子；以及第二基准存储器单元，所述第二基准存储器单元包括第二基准开关元件和第二基准电容器，所述第二基准开关元件由第二基准字线来控制，所述第二基准开关元件具有与所述第二基准电容器的第一端子相连接的第一端子和与第二位线相连接的第二端子，所述第二基准电容器具有用于接收与所述第一板电压不同的第二基准板电压的第二端子。
12.如权利要求11所述的半导体存储器装置，其中，所述第一位线和所述第二位线被配置为被预充电到电源电压的电平或接地电压的电平。
13.如权利要求12所述的半导体存储器装置，其中，所述半导体存储器装置被配置为使得所述第一位线和所述第二位线相互互补地操作，所述第一字线的电平和所述第二基准板电压的电平被同时改变，并且所述第二字线的电平和所述第一基准板电压的电平被同时改变。
14.如权利要求13所述的半导体存储器装置，其中，所述半导体存储器装置被配置为使得当所述第一存储器单元或所述第二存储器单元被启用时，所述第一板电压的电平维持在固定的电压电平处，并所述第一基准板电压或所述第二基准板电压的电平被分别改变。
15.如权利要求13所述的半导体存储器装置，其中，所述半导体存储器装置被配置为使得当所述第一存储器单元或所述第二存储器单元被启用时，所述第一板电压具有处于所述电源电压与所述接地电压之间的中间电压电平，并且所述第一基准板电压或所述第二基准板电压的电平被分别改变。
16.如权利要求13所述的半导体存储器装置，其中，所述半导体存储器装置被配置为使得当所述第一存储器单元或所述第二存储器单元被启用时，所述第一板电压具有处于所述电源电压与所述接地电压之间的中间电压电平，并且所述第一板电压的电平具有所述接地电压或所述电源电压的电平。
17.如权利要求11所述的半导体存储器装置，进一步包括第三基准存储器单元，所述第三基准存储器单元包括第三基准开关元件和第三基准电容器，所述第三基准开关元件由第三基准字线来控制，所述第三基准开关元件具有与所述第三基准电容器的第一端子相连接的第一端子和与第三位线相连接的第二端子，所述第二电容器具有用于接收所述第一基准板电压的第二端子。
18.如权利要求17所述的半导体存储器装置，其中，所述第一位线和所述第三位线响应于第一控制信号而相互连接。
19.如权利要求18所述的半导体存储器装置，进一步包括第一平均电路，所述第一平均电路被配置为响应于所述第一控制信号而连接所述第一位线和第三位线。
20.如权利要求17所述的半导体存储器装置，其中，所述第一基准字线与所述第三基准字线相互连接。
21.如权利要求11所述的半导体存储器装置，进一步包括第四基准存储器单元，所述第四基准存储器单元包括第四基准开关元件和第四基准电容器，所述第四基准开关元件由第四基准字线来控制，所述第四基准开关元件具有与所述第四基准电容器的第一端子相连接的第一端子和与第四位线相连接的第二端子，所述第四基准电容器具有第二端子。
22.如权利要求21所述的半导体存储器装置，其中，所述第二位线和所述第四位线响应于第二控制信号而相互连接。
23.如权利要求22所述的半导体存储器装置，进一步包括第二平均电路，所述第二平均电路被配置为响应于所述第二控制信号而连接所述第二位线和第四位线。
24.如权利要求21所述的半导体存储器装置，其中，所述第二基准字线与所述第四基准字线相互连接。
全文摘要
本发明提供一种用于数据读出的半导体存储器装置。一种半导体存储器装置，包括存储器单元和第一基准存储器单元。存储器单元包括第一开关元件和用于存储数据的第一电容器。第一开关元件由第一字线来控制，并具有与第一电容器的第一端子相连接的第一端子和与第一位线相连接的第二端子。第一电容器具有用于接收第一板电压的第二端子。第一基准存储器单元包括第一基准开关元件和第一电容器。第一基准开关元件由第一基准字线来控制，并具有与第一基准电容器的第一端子相连接的第一端子和与第二位线相连接的第二端子。第一基准电容器具有接收与第一板电压不同的第一基准板电压的第二端子。
文档编号G11C7/12GK102446540SQ20111031725
公开日2012年5月9日 申请日期2011年10月12日 优先权日2010年10月12日
发明者朴哲佑, 柳鹤洙, 金秀娥, 黄泓善 申请人:三星电子株式会社