专利名称：半导体集成电路和包括半导体集成电路的半导体系统的制作方法
技术领域：
本发明的示例性实施例涉及一种半导体设计，更具体而言，涉及一种半导体集成电路和包括此半导体集成电路的半导体系统。
背景技术：
、
在此说明书中，以半导体存储器件为例描述本发明的技术。通常，诸如动态随机存取存储器(DRAM)的半导体存储器件是通过层叠并封装多个半导体芯片或裸片而制造出来的，以便以相同的面积较以往获得更大的容量。这里，层叠并封装一个半导体芯片的半导体存储器件被称作单裸片封装(SDP)，而层叠并封装两个半导体芯片的半导体存储器件被称作双裸片封装(DDP)。层叠并封装四个半导体芯片的半导体存储器件被称作四裸片封装(QDP)。同时，基于从外部控制器向每个半导体芯片施加的芯片选择信号来控制是否驱动被层叠并封装的半导体芯片。图IA示出根据现有技术的包括单裸片封装的半导体系统，且图IB示出根据现有技术的包括双裸片封装的半导体系统。图IC示出根据现有技术的包括四裸片封装的半导体系统。参见图1A，半导体系统10包括第一外部控制器11以及第一至第四单裸片封装
13、15、17和19。第一外部控制器11产生第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#。同时，每个都具有半导体芯片(未示出)的第一至第四单裸片封装13、15、17和19分别响应于第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#而被驱动。这里，第一外部控制器11通过分别经由第一至第四通道CS_CH#0、CS_CH#1、CS_CH#2和CS_CH#3独立地施加第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#来独立地控制第一至第四单裸片封装13、15、17和19中所包括的半导体芯片中的哪个被驱动。典型地，第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#是低电平激活信号。第一至第四单裸片封装13、15、17和19每个都包括用于分别接收第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#的一个焊盘CS_PIN0。由于第一至第四单裸片封装13、
15、17和19处于第一外部控制器11的控制下，因此第一至第四单裸片封装13、15、17和19将各种信号传送至第一外部控制器11/从第一外部控制器11接收各种信号。例如，第一至第四单裸片封装13、15、17和19中的每个所包括的半导体芯片根据相应的芯片选择信号CSO#、CS1#、CS2#或CS3#而被驱动，并响应于从第一外部控制器11传送来的命令和地址(未示出)来执行用于储存从第一外部控制器11施加来的数据(未示出)的写入操作，或执行用于将储存的数据(未示出)提供给第一外部控制器11的读取操作。
参见图1B，半导体系统20包括第二外部控制器21、第一双裸片封装23和第二四裸片封装25。第二外部控制器21产生第一至第四芯片选择信号CS0#、CS1#、CS2#和CS3#。第一双裸片封装23响应于第一和第二芯片选择信号CS0#和CS1#而独立地驱动其中所包括的两个半导体芯片(未示出)。同样，第二双裸片封装25响应于第三和第四芯片选择信号CS2#和CS3#而独立地驱动其中所包括的两个半导体芯片(未示出)。这里，正如图IA所示的第一外部控制器11 一样，第二外部控制器21通过经由第一至第四通道CS_CH#0、CS_CH#I、CS_CH#2和CS_CH#3独立地施加第一至第四芯片选择信号CS0#、CS1#、CS2#和CS3#来独立地控制是否驱动第一和第二双裸片封装23和25中的每个所包括的两个半导体芯片。而且，第一和第二双裸片封装23和25每个都包括用于分别接收两个芯片选择信号CS0#和CS1#、或CS2#和CS3#的两个焊盘CS_PIN0和CS_PIN1。同时，由于第一和第二双裸片封装23和25处于第二外部控制器21的控制下，因此第一和第二双裸片封装23和25将各种信号传送到第二外部控制器21/从第二外部控制器21接收各种信号。例如，第一 双裸片封装23和第二双裸片封装25中每个所包括的两个半导体芯片基于第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#中的相应芯片选择信号而被驱动，并且半导体芯片响应于从第二外部控制器21传送来的命令和地址(未示出)来执行用于储存从第二外部控制器21施加来的数据(未示出)的写入操作，或执行用于将储存的数据(未示出)提供给第二外部控制器21的读取操作。参见图1C，半导体系统30包括用于产生第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#的第三外部控制器31，以及响应于第一至第四芯片选择信号CS0#、CS1#、CS2#和CS3#而独立地驱动其中所包括的四个半导体芯片(未示出)的四裸片封装33。这里，正如图IA所示的第一外部控制器11 一样，第三外部控制器31通过经由第一至第四通道CS_CH#0、CS_CH#I、CS_CH#2和CS_CH#3独立地施加第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#来独立地控制是否驱动四裸片封装33中所包括的四个半导体芯片。而且，四裸片封装33还包括用于接收第一至第四芯片选择信号CSO#、CS1#、CS2#和CS3#的四个焊盘CS_PIN0、CS_PIN1、CS_PIN2和CS_PIN3。同时，由于四裸片封装33处于第三外部控制器31的控制下，因此四裸片封装33将各种信号传送至第三外部控制器31/从第三外部控制器31接收各种信号。例如，四裸片封装33中所包括的四个半导体芯片基于相应的芯片选择信号CS0#、CS1#、CS2#和CS3#而被驱动，并且响应于从第三外部控制器31传送来的命令和地址(未示出)来执行用于储存从第三外部控制器31施加来的数据(未示出)的写入操作，或执行用于将储存的数据(未示出)提供给第三外部控制器31的读取操作。具有以上结构的已知半导体系统10、20和30具有下列缺点。首先，用于施加芯片选择信号的通道数量随着系统内所包括的半导体芯片数量的增加而增加。例如，第一外部控制器11需要第一通道CS_CH#0来控制第一单裸片封装13，第二外部控制器21需要第一和第二信号CS_CH#0和CS_CH#1来控制第一双裸片封装23。第三外部控制器31需要第一至第四通道CS_CH#0、CS_CH#UCS_CH#2和CS_CH#3来控制四裸片封装33。相应地，当半导体封装中层叠并封装8个、16个或32个半导体芯片时，外部控制器需要与半导体芯片数量一样多的通道。考虑到半导体器件的集成度的增加，通道数量上的增加是显著的限制。此外，半导体封装13，15，17，19，23，25和33需要与其内所包括的半导体芯片数量一样多的焊盘。例如，第一单裸片封装13包括用于接收第一芯片选择信号CS0#的一个焊盘CS_PIN0，而第一双裸片封装23包括用于接收第一和第二芯片选择信号CS0#和CS1#的两个焊盘CS_PIN0和CS_PIN1。四裸片封装33包括用于接收第一至第四芯片选择信号CS0#、CS1#、CS2# 和 CS3# 的四个焊盘 CS_PIN0、CS_PIN1、CS_PIN2 和 CS_PIN3。当层叠并封装 8 个、16个或32个半导体芯片时，要有与半导体芯片数量一样多的焊盘。然而，随着层叠和封装技术的进步，即随着层叠并封装的半导体芯片数量的增加，焊盘数量的增加是不可避免的。因此，需要一种方法来解决供焊盘使用的面积增加的问题
发明内容
本发明的示例性实施例针对一种半导体集成电路，其具有减少数量的用于接收芯片选择信号的焊盘。本发明的其它示例性实施例针对一种半导体系统，在所述半导体系统中，受外部控制器控制的半导体集成电路的面积减小，同时外部控制器的通道数量也减少。在根据本发明的一个示例性实施例中，一种半导体集成电路包括多个半导体芯片，所述多个半导体芯片响应于多个芯片选择信号而分别被选择；以及芯片选择信号发生器，所述芯片选择信号发生器被配置为响应于用于决定是否驱动半导体芯片的一个第一控制信号和用于从半导体芯片中选择至少一个半导体芯片的至少一个第二控制信号，来产生芯片选择信号。半导体集成电路还可以包括多个焊盘，所述多个焊盘被配置为接收第一控制信号和所述至少一个第二控制信号。焊盘的数量可以小于或等于半导体芯片的数量。根据本发明的另一个示例性实施例，一种半导体集成电路包括多个半导体芯片，所述多个半导体芯片响应于多个芯片选择信号而分别被选择；以及芯片选择信号发生器，所述芯片选择信号发生器被配置为响应于用于决定是否驱动半导体芯片的至少一个第一控制信号和用于从半导体芯片中选择至少一个半导体芯片的一个第二控制信号，来产生芯片选择信号。半导体集成电路还可以包括多个焊盘，所述多个焊盘被配置为接收第二控制信号和所述至少一个第一控制信号。焊盘的数量可以小于或等于半导体芯片的数量。根据本发明的又一个示例性实施例，一种半导体系统包括控制器，所述控制器被配置为产生用于控制是否驱动半导体芯片的多个第一控制信号和用于控制选择哪个半导体芯片的至少一个第二控制信号；以及多个半导体集成电路，所述多个半导体集成电路中的每个包括多个半导体芯片并且被配置为响应于所述至少一个第二控制信号和所述多个第一控制信号中的与选中的半导体芯片相对应的第一控制信号，来从半导体芯片中选择至少一个半导体芯片。半导体集成电路中的每个还可以包括第一焊盘，所述第一焊盘用于接收所述多个第一控制信号之中的与选中的半导体芯片相对应的第一控制信号；以及至少一个第二焊盘，所述至少一个第二焊盘用于接收所述至少一个第二控制信号。
根据本发明的另一个示例性实施例，一种半导体系统包括控制器，所述控制器被配置为产生用于控制是否驱动半导体芯片的至少一个第一控制信号和用于控制选择哪个半导体芯片的至少一个第二控制信号；以及半导体集成电路，所述半导体集成电路包括多个半导体芯片，并且被配置为响应于所述至少一个第一控制信号和所述至少一个第二控制信号而从半导体芯片中选择至少一个半导体芯片。此外，半导体集成电路还可以包括至少一个第一焊盘，所述至少一个第一焊盘用于接收所述至少一个第一控制信号；以及至少一个第二焊盘，所述至少一个第二焊盘用于接收所述至少一个第二控制信号。
图IA至IC是说明已知半导体系统的框图。图2是说明根据本发明第一示例性实施例的半导体系统的框图。图3是示例性地说明图2所示的第一半导体封装的内部框图。图4是示例性地说明图3所示的第一译码器的内部电路图。图5是说明根据本发明第二示例性实施例的半导体系统的框图。图6是示例性地说明图5所示的第一半导体封装的内部框图。图7是示例性地说明图6所示的第一译码器的内部电路图。图8是说明根据本发明第三示例性实施例的半导体系统的框图。图9是示例性地说明图8所示的第一半导体封装的内部框图。图10是示例性地说明图9所示的第一译码器的内部电路图。图11是根据本发明第四示例性实施例的半导体系统的框图。图12是示例性地说明图11所示的第一半导体封装的内部框图。图13是示例性地说明图12所示的第一译码器的内部电路图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。在本文中，将层叠并封装有多个半导体芯片以具有三维(3D)层叠封装结构的半导体集成电路被称作半导体封装。此外，在本文中，以提供两个半导体封装的情况为例，但是应当理解可以提供任何数量的半导体封装。图2是说明根据本发明第一示例性实施例的半导体系统的框图。参见图2，半导体系统100包括外部控制器110、第一半导体封装120和第二半导体封装130。外部控制器110产生用于控制是否驱动半导体芯片的第一芯片驱动控制信号CS0#和第二芯片驱动控制信号CS1#，并产生用于控制是否选择半导体芯片的公共芯片选择控制信号KA0。第一半导体封装120中包括两个半导体芯片。可以响应于第一芯片驱动控制信号CS0#和公共芯片选择控制信号KAO来选择这两个半导体芯片中的任何一个。类似地，第二半导体封装130中包括两个半导体芯片，可以响应于第二芯片驱动控制信号CS1#和公共芯片选择控制信号KAO来选择这两个半导体芯片中的任何一个。如上所述，为每个半导体封装(例如，第一半导体封装120和第二半导体封装130)提供相应的芯片驱动控制信号(例如，CS0#和CS1#)。这里，外部控制器110分别经由独立的通道CS_CH0、CS_CH1和CS_CH2来输出第一芯片驱动控制信号CS0#、第二芯片驱动控制信号CS1#和公共芯片选择控制信号KA0。外部控制器110可以利用编码方法来产生第一芯片驱动控制信号CS0#、第二芯片驱动控制信号CS1#和公共芯片选择控制信号KA0。换言之，第一 芯片驱动控制信号CS0#、第二芯片驱动控制信号CSW和公共芯片选择控制信号KAO可以是经编码的信号。第一半导体封装120和第二半导体封装130是双裸片封装(DDP)，所述双裸片封装中的每个封装包括层叠并封装的两个半导体芯片。因此，第一半导体封装120和第二半导体封装130每个都具有2个存储列(rank)。基于每个半导体封装中的存储列的数量，可以确定每个半导体封装中的焊盘的数量。存储列的数量与焊盘的数量之间的关系由以下的等式I表不。等式I :焊盘的数量=(l0g2x)+l，其中“X”是半导体封装的存储列的数量。 如图2所示，第一半导体封装120和第二半导体封装130每个都包括两个焊盘CS_PINO和CS_PIN1。在第一半导体封装120中，使用两个焊盘CS_PIN0和CS_PIN1来接收第一芯片驱动控制信号CS0#和公共芯片选择控制信号KA0。另外，在第二半导体封装130中，使用两个焊盘CS_PIN0和CS_PIN1来接收第二芯片驱动控制信号CS1#和公共芯片选择控制信号KA0。因此,第一半导体封装120可以基于译码方法来读取第一芯片驱动控制信号CS0#和公共芯片选择控制信号KA0，以产生内部化信号并使用所述内部化信号作为第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CS1B。同样地，第二半导体封装130可以基于译码方法来读取第二芯片驱动控制信号CSW和公共芯片选择控制信号KA0，以产生用于选择其中的两个半导体芯片中的任何一个的其自身的内部化信号。图3是示例性地说明图2所示的第一半导体封装120的内部框图。图4是示例性地说明图3所示的第一译码器121的内部电路图。参见图3，第一半导体封装120包括第一译码器121以及第一和第二半导体芯片123和125。第一译码器121被配置为通过将第一芯片驱动控制信号CS0#和公共芯片选择控制信号KAO译码来产生第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CS1B。分别基于第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CS1B来选择第一和第二半导体芯片123和125。如图4所示，第一译码器121包括反相单元121A和逻辑组合单元121B。反相单兀121A将第一芯片驱动控制信号CS0#和公共芯片选择控制信号KAO反相，并输出反相的信号CSOD和KA0B。逻辑组合单元121B将公共芯片选择控制信号KAO以及反相单元121A的输出信号CSOD和KAOB进行逻辑组合，并输出第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CS1B。反相单元121A包括用于分别将第一芯片驱动控制信号CS0#和公共芯片选择控制信号KAO反相的第一和第二反相电路INVll和INV12。逻辑组合单元121B可以包括第一与非门NANDll和第二与非门NAND12。第一与非门NANDll可以被配置为对反相的第一芯片驱动控制信号CSOD以及反相的公共芯片选择控制信号KAOB执行“与非”操作，并输出第一芯片选择信号LRA_CSOB。另外，第二与非门NAND12可以被配置为对反相的第一芯片驱动控制信号CSOD以及公共芯片选择控制信号KAO执行“与非”操作，并输出第二芯片选择信号LRA_CS1B。由于第二半导体封装130与上述第一半导体封装120具有相同的结构，因此在此省略对第二半导体封装130的详细描述。下文中，将根据本发明第一示例性实施例来描述具有上述结构的半导体系统100的操作。外部控制器110产生第一芯片驱动控制信号CS0#、第二芯片驱动控制信号
公共芯片选择控制信号KA0，并将它们输出至第一半导体封装120和第二半导体封装130。首先，关于第一半导体封装120，第一译码器121通过将作为经编码的信号的第一 芯片驱动控制信号CS0#和公共芯片选择控制信号KAO译码来产生第一芯片选择信号LRA_CSOB和第二芯片选择信号LRA_CS1B，并分别将它们输出至第一半导体芯片123和第二半导体芯片125。这里，第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CS1B如下列表I所示。表I
CSO#KAO~LAR—CSOB LAR—CSlB~
LLH
HHL
~LHH
~HHH参见表1，当第一芯片驱动控制信号CS0#处于逻辑低电平且公共芯片选择控制信号KAO处于逻辑低电平时,第一芯片选择信号LRA_CS0B被使能为逻辑低电平。当第一芯片驱动控制信号CS0#处于逻辑低电平且公共芯片选择控制信号KAO处于逻辑高电平时，第二芯片选择信号LRA_CS1B被使能为逻辑低电平。换言之，当第一芯片驱动控制信号CS0#被使能为逻辑低电平时，第一译码器121根据公共芯片选择控制信号KAO的逻辑电平来选择性地将第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CS1B使能。当然，在第一芯片驱动控制信号CS0#被禁止为逻辑高电平时，无论公共芯片选择控制信号KAO的逻辑电平如何，第一译码器121都将第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CS1B禁止。根据被选择性地使能的第一芯片选择信号LRA_CS0B和第二芯片选择信号LRA_CSlB来选择性地将第一半导体芯片123和第二半导体芯片125使能。并且，当第一半导体芯片123和第二半导体芯片125被使能时，它们在外部控制器110的控制下执行期望的操作。简言之，第二半导体封装130接收第二芯片驱动控制信号CSW而不接收第一芯片驱动控制信号CS0#，故相应地，第二半导体封装130中所包括的两个半导体芯片响应于第二芯片驱动控制信号CS1#和公共芯片选择控制信号KAO而被选择性地使能。由于第二半导体封装130的操作与第一半导体封装120的操作相同，因此省略对第二半导体封装130的操作的进一步描述。图5是说明根据本发明第二示例性实施例的半导体系统的框图。在根据本发明第二示例性实施例中，以相同的附图标记来表示与第一示例性实施例的信号执行相似功能的信号、以及与所述信号有关的结构。参见图5，半导体系统200包括外部控制器210、第一半导体封装220和第二半导体封装230。这里，与图2相似的是，具有两个半导体封装(例如，第一和第二半导体封装220和230)，因此使用两个分别的芯片驱动控制信号。相应地，外部控制器210产生用于控
制是否驱动半导体芯片的第一芯片驱动控制信号CS0#和第二芯片驱动控制信号csm并产生用于控制何时选择半导体芯片的第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KA1。第一半导体封装220中包括四个半导体芯片。可以响应于第一芯片驱动控制信号CS0#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl来选择第一半导体封装220的四个半导体芯片中的任何一个。类似地，第二半导体封装230中包括四个半导体芯片，可以响应于第二芯片驱动控制信号CS1#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl来选择这四个半导体芯片中的任何一个。这里，外部控制器210经由独立的通道CS_CH0、CS_CH1、CS_CH2和CS_CH3来输出第一芯片驱动控制信号CS0#、第二芯片驱动控制信号CS1#、第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KA1。外部控制器210可以利用编码方法来产生第一芯片驱动控制信号CS0#、第二芯片驱动控制信号CS1#、第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl。换言之，第一芯片驱动控制信号CS0#、第二芯片驱动控制信号CS1#、第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl可以是经编码的信号。第一半导体封装220和第二半导体封装230是四裸片封装(QDP)，所述四裸片封装中的每个封装包括层叠并封装的四个半导体芯片。因此，第一和第二半导体封装220和230每个具有四个存储列，因此，依照等式1，第一和第二半导体封装220和230中每个所需的焊盘数量为三(3)。这里，如图5所示，第一半导体封装220和第二半导体封装230每个都包括三个焊盘CS_PIN0、CS_PIN1和CS_PIN2。在第一半导体封装220中，使用三个焊盘CS_PIN0、CS_PIN1和CS_PIN2来接收第一芯片驱动控制信号CS0#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KA1。另外，在第二半导体封装230中，使用三个焊盘CS_PIN0、CS_PIN1和CS_PIN2来接收第二芯片驱动控制信号CS1#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl。因此，第一半导体封装220可以基于译码方法来读取第一芯片驱动控制信号CS0#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KA1，以产生内部化信号并使用所述内部化信号作为第一至第四芯片选择信号LRA_CS0B、LRA_CS1B、LRA_CS2B和LRA_CS3B。同样地，第二半导体封装230可以基于译码方法来读取第二芯片驱动控制信号CS1#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KA1，以产生用于选择其中四个半导体芯片中的任何芯片的内部化信号。图6是示例性地说明图5所示的第一半导体封装220的内部框图。图7是示例性地说明图6所示的第一译码器221的内部电路图。参见图6，第一半导体封装220包括第一译码器221以及第一至第四半导体芯片223、225、227和229。第一译码器221被配置为通过将第一芯片驱动控制信号CS0#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl译码来产生第一至第四芯片选择信号LRA_CS0B、LRA_CS1B、LRA_CS2B和LRA_CS3B。分别基于第一至第四芯片选择信号 LRA_CS0B、LRA_CS1B、LRA_CS2B 和 LRA_CS3B 来选择第一至第四半导体芯片 223、225、227和 229。如图7所示，第一译码器221包括反相单元221A和逻辑组合单元221B。反相单兀221A将第一芯片驱动控制信号CS0#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl反相，并输出反相的信号CSOD、KAOB和KA1B。逻辑组合单元221B将第一和第二公共芯片选择控制信号KAO和KAl以及反相单元221A的输出信号CSOD、KAOB和KAlB进行逻辑组合，并输出第一至第四芯片选择信号LRA_CS0B、LRA_CS1B、LRA_CS2B和 LRA_CS3B0反相单元221A包括用于分别将第一芯片驱动控制信号CSO#以及第一公共芯片选择控制信号KAO和第二公共芯片选择控制信号KAl反相的第一至第三反相电路INV21、INV22 和 INV23。逻辑组合单元2218可以包括第一与门4冊21、第二与门么冊22、第三与门么冊23和第四与门AND24。第一与门AND21可以被配置为对反相的第一和第二公共芯片选择控制信号KAOB和KAlB执行“与”操作，并输出第一逻辑信号KA00。第二与门AND22可以被配置为对第一公共芯片选择控制信号KAO以及反相的第二公共芯片选择控制信号KAlB执行“与”操作，并输出第二逻辑信号KA01。第三与门AND23可以被配置为对反相的第一公共芯片选择控制信号KAOB以及第二公共芯片选择控制信号KAl执行“与”操作，并输出第三逻辑信号KA10。第四与门AND24可以被配置为对第一和第二公共芯片选择控制信号KAO和KAl执行“与”操作，并输出第四逻辑信号KA11。此外，逻辑组合单元221B还可以包括第一与非门NAND21、第二与非门NAND22、第三与非门NAND23和第四与非门NAND24。第一与非门NAND21可以被配置为对反相的第一芯片驱动控制信号CSOD以及第一逻辑信号KAOO执行“与非”操作，并输出第一芯片选择信号LRA_CS0B。第二与非门NAND22可以被配置为对反相的第一芯片驱动控制信号CSOD以及第二逻辑信号KAOl执行“与非”操作，并输出第二选择信号LRA_CSlB。第三与非门NAND23可以被配置为对反相的第一芯片驱动控制信号CSOD以及第三逻辑信号KAlO执行“与非”操作，并输出第三芯片选择信号LRA_CS2B。第四与非门NAND24可以被配置为对反相的第一芯片驱动控制信号CSOD以及第四逻辑信号KAll执行“与非”操作，并输出第四芯片选择信号LRA_CS3B。由于第二半导体封装230与上述第一半导体封装220具有相同的结构，因此在此省略对第二半导体封装230的详细描述。下文中，将根据本发明第二示例性实施例来描述具有上述结构的半导体系统200的操作。外部控制器210产生作为经编码的信号的第一和第二芯片驱动控制信号CS0#和CS1#，以及第一和第二公共芯片选择控制信号KAO和KAl，并将它们输出至第一半导体封装220和第二半导体封装230。
首先，关于第一半导体封装220,第一译码器221通过将作为编码信号的第一芯片驱动控制信号CS0#以及第一和第二公共芯片选择控制信号KAO和KAl译码来产生第一至第四芯片选择信号LRA_CS0B、LRA_CS1B、LRA_CS2B和LRA_CS3B，并分别将它们输出至第一至第四半导体芯片223、225、227和229。这里，第一至第四芯片选择信号LRA_CS0B、LRA_CS1B、LRA_CS2B和LRA_CS3B如下列的表2所示。表权利要求
1.一种半导体集成电路，包括 多个半导体芯片，所述多个半导体芯片响应于多个芯片选择信号而分别被选择；以及 芯片选择信号发生器，所述芯片选择信号发生器被配置为响应于用于决定是否驱动所述半导体芯片的一个第一控制信号和用于从所述半导体芯片中选择至少一个半导体芯片的至少一个第二控制信号，来产生所述芯片选择信号。
2.如权利要求I所述的半导体集成电路，还包括多个焊盘，所述多个焊盘被配置为接收所述第一控制信号和所述至少一个第二控制信号。
3.如权利要求2所述的半导体集成电路，其中，所述焊盘的数量小于或等于所述半导体芯片的数量。
4.如权利要求I所述的半导体集成电路，其中，所述第一控制信号和所述至少一个第 二控制信号是经编码的信号。
5.如权利要求4所述的半导体集成电路，其中，所述芯片选择信号发生器通过将所述第一控制信号和所述至少一个第二控制信号译码来产生所述芯片选择信号。
6.如权利要求5所述的半导体集成电路，其中，所述芯片选择信号发生器包括 反相单元，所述反相单元用于将所述第一控制信号和所述至少一个第二控制信号反相，并输出反相的信号；以及 逻辑组合单元，所述逻辑组合单元用于对所述至少一个第二控制信号和所述反相单元的输出信号执行逻辑组合，并输出所述芯片选择信号。
7.如权利要求I所述的半导体集成电路，其中，当为双裸片封装DDP提供所述半导体芯片时，所述芯片选择信号发生器响应于所述第一控制信号和一个第二控制信号来产生两个芯片选择信号。
8.如权利要求I所述的半导体集成电路，其中，当为四裸片封装QDP提供所述半导体芯片时，所述芯片选择信号发生器响应于所述第一控制信号和两个第二控制信号来产生四个芯片选择信号。
9.一种半导体集成电路,包括 多个半导体芯片，所述多个半导体芯片响应于多个芯片选择信号而分别被选择；以及 芯片选择信号发生器，所述芯片选择信号发生器被配置为响应于用于决定是否驱动所述半导体芯片的至少一个第一控制信号和用于从所述半导体芯片中选择至少一个半导体芯片的一个第二控制信号，来产生所述芯片选择信号。
10.如权利要求9所述的半导体集成电路，还包括 多个焊盘，所述多个焊盘被配置为接收所述至少一个第一控制信号和所述第二控制信号。
11.如权利要求10所述的半导体集成电路，其中，所述焊盘的数量小于或等于所述半导体芯片的数量。
12.如权利要求9所述的半导体集成电路，其中，所述至少一个第一控制信号和所述第二控制信号是经编码的信号。
13.如权利要求12所述的半导体集成电路，其中，所述芯片选择信号发生器通过将所述至少一个第一控制信号和所述第二控制信号译码来产生所述芯片选择信号。
14.如权利要求13所述的半导体集成电路，其中，所述芯片选择信号发生器包括反相单元，所述反相单元用于将所述至少一个第一控制信号和所述第二控制信号反相，并输出反相的信号；以及 逻辑组合单元，所述逻辑组合单元用于对所述第二控制信号和所述反相单元的输出信号执行逻辑组合，并输出所述芯片选择信号。
15.如权利要求9所述的半导体集成电路，其中，当所述半导体芯片被设置为双裸片封装DDP时，所述芯片选择信号发生器响应于一个第一控制信号和所述第二控制信号来产生两个芯片选择信号。
16.如权利要求9所述的半导体集成电路，其中，当所述半导体芯片被设置为四裸片封装QDP时，所述芯片选择信号发生器响应于两个第一控制信号和所述第二控制信号来产生 四个芯片选择信号。
17.—种半导体系统,包括 控制器，所述控制器被配置为产生用于控制是否驱动半导体芯片的多个第一控制信号和用于控制选择哪个半导体芯片的至少一个第二控制信号；以及 多个半导体集成电路，所述多个半导体集成电路中的每个包括多个半导体芯片，并且被配置为响应于所述多个第一控制信号之中的与选中的半导体芯片相对应的第一控制信号、以及所述至少一个第二控制信号，来从所述半导体芯片中选择至少一个半导体芯片。
18.如权利要求17所述的半导体系统，其中，所述半导体集成电路中的每个还包括 第一焊盘，所述第一焊盘用于接收所述多个第一控制信号之中的与选中的半导体芯片相对应的第一控制信号；以及 至少一个第二焊盘，所述至少一个第二焊盘用于接收所述至少一个第二控制信号。
19.如权利要求18所述的半导体系统，其中，如果有多个第二控制信号，则所述多个半导体集成电路中的每个分别经由多个第二焊盘来接收所述第二控制信号中的每个。
20.如权利要求18所述的半导体系统，其中，所述第一焊盘与所述第二焊盘的总数小于或等于所述半导体芯片的数量。
21.如权利要求20所述的半导体系统，其中，当所述半导体芯片被设置为双裸片封装DDP时，所述半导体集成电路中的每个包括一个第一焊盘和一个第二焊盘。
22.如权利要求20所述的半导体系统，其中，当所述半导体芯片被设置为四裸片封装QDP时，所述半导体集成电路中的每个包括一个第一焊盘和两个第二焊盘。
23.如权利要求17所述的半导体系统，其中，所述控制器基于编码方法来产生所述第一控制信号和所述至少一个第二控制信号，并且， 所述半导体集成电路中的每个通过将所述多个第一控制信号之中的与选中的半导体芯片相对应的第一控制信号和所述至少一个第二控制信号译码，来从所述半导体芯片之中选择一个半导体芯片。
24.如权利要求23所述的半导体系统，其中，所述半导体集成电路中的每个还包括 芯片选择信号发生器，所述芯片选择信号发生器被配置为产生用于从所述半导体芯片之中选择一个半导体芯片的多个芯片选择信号，并且 所述芯片选择信号发生器包括 反相单元，所述反相单元用于将所述多个第一控制信号之中的与选中的半导体芯片相对应的第一控制信号和所述至少一个第二控制信号反相，并输出反相的信号；以及逻辑组合单元，所述逻辑组合单元用于对所述至少一个第二控制信号和所述反相单元的输出信号执行逻辑组合，并输出所述芯片选择信号。
25.—种半导体系统，包括 控制器，所述控制器被配置为产生用于控制是否驱动半导体芯片的至少一个第一控制信号和用于控制选择哪个半导体芯片的至少一个第二控制信号；以及 半导体集成电路，所述半导体集成电路包括多个半导体芯片并且被配置为响应于所述至少一个第一控制信号和所述至少一个第二控制信号而从所述半导体芯片中选择至少一个半导体芯片。
26.如权利要求25所述的半导体系统，其中，所述半导体集成电路还包括 至少一个第一焊盘，所述至少一个第一焊盘用于接收所述至少一个第一控制信号；以、及 至少一个第二焊盘，所述至少一个第二焊盘用于接收所述至少一个第二控制信号。
27.如权利要求26所述的半导体系统，其中，所述第一焊盘与所述第二焊盘的总数小于或等于所述半导体芯片的数量。
28.如权利要求27所述的半导体系统，其中，当所述半导体芯片被设置为双裸片封装DDP时，所述半导体集成电路包括一个第一焊盘和一个第二焊盘。
29.如权利要求27所述的半导体系统，其中，当所述半导体芯片被设置为四裸片封装QDP时，所述半导体集成电路包括两个第一焊盘和一个第二焊盘。
30.如权利要求25所述的半导体系统，其中，所述控制器基于编码方法来产生所述至少一个第一控制信号和所述至少一个第二控制信号，并且， 所述半导体集成电路通过将所述至少一个第一控制信号和所述至少一个第二控制信号译码，而从所述半导体芯片之中选择一个半导体芯片。
全文摘要
本发明提供一种半导体集成电路和包括半导体集成电路的半导体系统。所述半导体集成电路包括多个半导体芯片，所述多个半导体芯片响应于多个芯片选择信号而分别被选择；以及芯片选择信号发生器，所述芯片选择信号发生器被配置为响应于用于决定是否驱动半导体芯片的一个第一控制信号和用于从半导体芯片中选择至少一个半导体芯片的至少一个第二控制信号，来产生芯片选择信号。
文档编号G11C7/22GK102737703SQ20111031608
公开日2012年10月17日 申请日期2011年10月18日 优先权日2011年3月30日
发明者李锺天, 边相镇, 高在范 申请人:海力士半导体有限公司