专利名称：具有时钟偏移发生器的存储器器件的制作方法
技术领域：
本发明涉及一种具有时钟偏移发生器的存储器器件。
背景技术：
在双端口静态随机存取存储器(SRAM)中，通常会出现可能影响最小输入电压 Vccmin的“读取-干扰-写入”和“写入-干扰-写入”现象。例如，当在一个端口(例如， “A-端口”)进行写入操作，并且在另一个端口(例如，“B-端口 “)同时进行虚拟读取操作时，可能会出现“读取-干扰-写入”的情况。假设写入/读取地址指定的行相同，但是列不同，结果可能是(1)指定-位由A-端口写入，由B-端口虚拟读取；(2) B-端口 BL在VDD 电平下预充电，从而使得虚拟读取经常干扰A-端口的电压电平，从而影响A-端口的写入操作；以及⑶降低“写入-位”的Vrcmin，这可以通过测试结果确定。
发明内容
针对现有技术，本发明提供了一种存储器器件，包括存储器元件，容纳在壳体中， 其中，所述存储器元件支持所述存储器器件的至少两个基本同时的操作，所述基本同时的 (coincident)操作包括读取操作和写入操作中的一种；以及时钟偏移发生器，容纳在所述壳体中，与所述存储器元件相连接，其中，将至少两个时钟信号施加到所述存储器元件中， 并且，其中，所述时钟偏移发生器产生至少两个稳定和平衡的时钟信道，所述时钟信道与所述至少两个用于所述存储器器件操作计时的时钟信号相关。根据本发明所述的存储器器件，进一步包括时钟发生器和时钟偏移控制逻辑元件。根据本发明所述的存储器器件，其中，所述时钟偏移控制逻辑元件设计为响应所述存储器器件的不同的读取/写入状态，从而改变所述至少两个时钟信号的时序。根据本发明所述的存储器器件，其中，所述组合逻辑配置为对所述至少两个时钟信号的至少一个，分别进行延迟和虚拟装载中的至少一种。根据本发明所述的存储器器件，其中，所述组合逻辑产生延迟的或者虚拟装载的信号，所述信号联合以操作用于读取操作和写入操作中的至少一个的所述存储器元件。根据本发明所述的存储器器件，其中，所述组合逻辑产生在所述存储器元件的读取-读取模式中基本一致的第一时钟信号和第二时钟信号。根据本发明所述的存储器器件，其中，在所述存储器元件的写入-读取模式中，所述组合逻辑在所述第一时钟信号的上升沿和下降沿之间，产生所述第二时钟信号的上升沿。根据本发明所述的存储器器件，其中，在写入-写入模式中，所述组合逻辑在所述第一时钟信号的上升沿和下降沿之后，产生所述第二时钟信号的上升沿。根据本发明所述的存储器器件，其中，所述存储器元件包括读取-写入控制逻辑、 地址寄存器、解码器、以及存储器阵列中的至少一种。根据本发明所述的一种在存储器芯片中产生时钟信号的方法，包括在所述存储器芯片中提供存储器元件，其中，所述存储器元件支持所述存储器器件的读取操作和写入操作，所述操作可以包括操作读取-读取操作模式、读取-写入操作模式以及写入-写入操作模式中的一种；在所述存储器芯片中提供时钟偏移发生器；产生与至少两个时钟信号相关的至少两个稳定和平衡的时钟信道，在所述通道上产生所述读取操作和写入操作的信号控制时序，其中，所述时序根据不同的模式而变化，其中，所述读取操作和所述写入操作基本同时进行；以及将所述至少两个时钟信号发送到所述存储器元件。根据本发明所述的方法，进一步包括延迟和/或虚拟装载所述至少两个时钟信号。根据本发明所述的方法，进一步包括在控制所述读取操作和写入操作的时序期间，将经过延迟的信号和经过虚拟装载的信号发送到所述存储器元件。根据本发明所述的方法，进一步包括在读取-读取模式中产生基本一致的第一时钟信号和第二时钟信号。根据本发明所述的方法，进一步包括在写入-读取模式中，在所述第一时钟信号的上升沿和下降沿之间，产生所述第二时钟信号的上升沿。根据本发明所述的方法，进一步包括在写入-写入模式中，在所述第一时钟信号的上升沿和下降沿之后，产生所述第二时钟信号的上升沿。根据本发明所述的一种存储器电路，包括壳体，限定出所述存储器器件的封装； 存储器元件，位于所述壳体中，支持所述存储器件的读取操作和写入操作，其中，在限定了存储器器件的不同操作模式的不同组合中，多个操作可以基本同时进行；以及时钟偏移发生器，将第一时钟信号和第二时钟信号发送到所述存储器元件，其中，所述时钟偏移发生器产生所述第一时钟信号和所述第二时钟信号，所述第一时钟信号和所述第二时钟信号在至少一种模式中基本一致，而在至少一种其他模式中偏移。根据本发明所述的存储器电路，其中，所述时钟偏移发生器包括组合逻辑，延迟或者虚拟装载所述第一时钟信号和所述第二时钟信号。根据本发明所述的存储器电路，其中，所述组合逻辑将经过延迟的或者经过虚拟装载的信号发送到所述存储器单元。根据本发明所述的存储器电路，其中，在读取-读取模式中，所述组合逻辑产生基本一致的时钟沿，并且，在写入-读取模式中，在所述第一时钟信号的上升沿和下降沿之间，产生所述第二时钟信号的上升沿。根据本发明所述的存储器电路，其中，在读取-读取模式中，所述组合逻辑产生基本一致的时钟沿，并且，在写入-写入模式中，在所述第一时钟信号的上升沿和下降沿之后，产生所述第二时钟信号的上升沿。
附图示出了本发明的优选实施例，以及与本发明相关的其他信息，其中图1是示出了具有时钟偏移发生器的存储器器件的实施例的总体结构图；图2是示出了具有时钟偏移控制逻辑的存储器器件(比如图1中示出的)的实施例的高阶结构图；图3是示出了存储器器件(比如图2中所示出的)的实施例的更详细的结构图；图4是示出了时钟偏移控制逻辑(比如图3中所示出的)的实施例的更详细的结构图；图5-图7分别示出了在读取-读取模式，写入-读取模式，和写入-写入模式中， 来自时钟偏移控制逻辑(比如图3中示出的)的输出波形的实施例；其中图5所示的RR读取-读取模式中，使用相同的CLK，图6所示的WR写入-读取模式中，将clki-rd上升沿偏移到在clki-wt上升沿之后，图7所示的Wff写入-写入模式中，将Clki2-wt上升沿偏移到 clki-wt上升沿之后。图8是示出了由时钟偏移控制逻辑(比如图3中示出的)产生的时钟偏移控制表； 以及图9是示出用于制造和使用存储器器件(比如图1中示出)的方法的流程图。
具体实施例方式首先，通过参考附图对于示例性的存储器器件进行描述。尽管详细地描述了这些存储器器件，但是这些只用于说明，并且可以作出各种改变。在描述了示例性存储器器件之后，提供了存储器器件的流程图的实例，以解释与至少两个时钟信号相关的稳定和平衡的时钟信道在根据某些优选示例的存储器器件中产生的方式。图1是示出了具有时钟偏移发生器110的存储器器件100的实施例的总体结构图。存储器器件100可以是，但不限于，双端口静态随机存取存储器(SRAM)或任意其他类型的存储芯片。存储器器件100包括壳体125、存储器元件105、和时钟偏移发生器110。壳体125可以限定为存储器器件100的封装。存储器元件105容纳在壳体125中，支持存储器器件的至少两个基本同时发生的操作，该基本同时发生的操作包括读取操作和写入操作中的一种。时钟偏移发生器110容纳在壳体125中，并且向存储器元件105发送至少两个时钟信号。时钟偏移发生器110产生与至少两个时钟信号相关的稳定和平衡的时钟信道， 用于为存储器器件的操作计时。时钟偏移发生器110包括产生时钟信号的时钟发生器115 和用于稳定与平衡时钟信道的时钟偏移控制逻辑120。时钟偏移控制逻辑120将在图2-图 8中作进一步描述。图2是示出了具有时钟偏移控制逻辑元件120的存储器器件100(比如图1中示出的)的实施例的高阶结构图。由时钟发生器115产生时钟信号A(CLK_A)和时钟信号B(CLK_B)，并且将该时钟信号A(CLK_A)和时钟信号B (CLK_B)发送给时钟偏移控制逻辑 120，时钟偏移控制逻辑120将CLK_A和CLK_B数据处理成时钟信号Ai (CLKAi)和时钟信号 Bi (CLKBi)。通常，存储器器件100支持三种操作读取，写入和待机，这些可以通过利用读取-写入控制逻辑元件205、210，缓冲器215、220，地址寄存器225、230，解码器235J40、
5对5、250，存取器阵列255，灵敏放大器沈0J65，和数据输出控制器270、275来实现。多个操作可以以不同的组合基本同时地进行，不同的组合形成了存储器器件100的操作的不同模式。除了一组地址位以外，使用时钟信号A和B(CLK_A*CLK_B)，芯片使能信号(CEB_A 和CEB_B)，写入信号(WEB_A和TOB_B)，和输出使能信号(0ΕΒ_Α和0ΕΒ_Β)，阵列255可以在其寻址空间的任何位置读取或者写入数字数据字。存储器访问可以是同步的，并且可以由时钟信号的上升沿触发。输入地址、输入数据、写入使能、输出使能和芯片使能可以由时钟信号的上升沿锁存。这种时钟信号通常要么用于位线的预充电，要么用于启动读取操作或写入操作，或用于上述两者。在上半个时钟周期期间，位线预充电为高，在下半时钟周期，可以进行读取操作或写入操作。如果写入使能信号(WEB)，和芯片使能信号(CEB_A* CEB_B)在时钟信号的上升沿生效，则存储器器件100中的写入周期开始。输入信号(DIN_A和DIN_B)写入存储器阵列 255的存储器单元或者空间。类似地，如果芯片使能信号和输出使能信号(0ΕΒ_Α*0ΕΒ_Β) 生效，并且写入使能信号在时钟信号的上升沿处为低，则读取周期开始。将由施加到存储器阵列的地址所指定的存储器器件位置的内容驱动到数据输出总线(D0UT_A和D0UT_B)上。 待机模式可以降低无操作(例如，当CEB = 1时)期间的功率消耗。图3是示出了存储器器件100(比如图2中所示出的)的实施例的更详细的结构图，尤其详细描述了存储器阵列255。相似的部件使用相同的参考数字标记，比如时钟偏移控制逻辑120，读取-写入控制逻辑205、210，和解码器235、M0、M5、250。然而，如所示，地址寄存器A255(图2、与行地址寄存器A305、列地址寄存器A315 —起实现，并且，地址寄存器8230(图幻与行地址寄存器B340和列地址寄存器B310 —起实现，如图3所示。同时， 图3还示出，存储器阵列255包括分别与缓冲器320、325连接的驱动器330、335。存储器单元345储存了信息中的一位，并且排列在二维阵列中。每个存储器单元 345具有用于控制存储器单元345的字线(例如，Wi)_A，ffL0_B WL1_A, ffLl_B WL2_A, WL2_ B，WL3_A，WL3_B)。存取读取数据或者写入数据到单元345的信号施加到字线，。与字线垂直的线是位线(例如，BL0_A, BL0_B，BLB0_A, BLB0_B，BL1_A, BL1_B, BLB 1_A, BLB 1_B)。在位线上找到写入存储器阵列255的数据或从存储器阵列255读取的数据。行解码器245、250具有，例如，两个( 输入地址和一条字线的选择。在该字线上的每个单元345都与特定的位线相连接，该特定的位线可以访问和读出储存在单元345中的数据，或者在单元345中写入新数据。驱动器330、335通常位于每条位线的底部。列解码器235、240通常位于驱动器330、335之下，并且确定哪条位线与芯片输出相连接。读取操作通常开始于，将行地址输入到行解码器M5、250中。在缓冲地址之后，行解码器对5、250将信号发送到所选的一条输出线，从而确定激活哪条字线。连接到字线的所有单元345选择性地产生较小电压(大约IOOmV)，将该电压施加到单元345相应的位线， 以显示出存储的0或者1。驱动器330、335将位线电压放大到相应的0值或者1值的完全逻辑电平差。将所选字线上的来自单元345的数据缓冲，并且输出到输出缓冲器320、325。 在这里，数据可以存储在位移寄存器(未示出)中。数据可以在系统时钟(未示出)的控制下，例如，在系统时钟周期的预定相位的控制下，从存储器芯片移出。写入操作还开始于产生列地址，如同在读取操作中一样。之后，将新数据输入到输入缓冲器(未示出)。在系统时钟的控制下，数据可以通过驱动器330、335以及列解码器235,240o将数据应用到单元345，该单元345位于之前选出的字线上。旧数据被新数据代替，例如，根据所应用的输入数据的值，设置或者重置存储器单元。图4是示出了时钟偏移控制逻辑120(比如图3中所示出的)的实施例的更详细的结构图。时钟偏移控制逻辑120包括组合逻辑，所述组合逻辑元件包括多路复用器405、 410、415、420，虚拟装载器件425，以及延迟器件430。时钟信号CLKA、CLKB输入到多路复用器405、410中，该多路复用器405、410分别处理并且产生信号CLKA0、CLKB0。通常，组合逻辑120设计为响应存储器器件的不同读取/写入状态，从而改变至少两个时钟信号的时序， 和/或在存储器元件的读取-读取模式中，基本同时产生时钟信号。信号CLKAO发送到虚拟装载器件425，该虚拟装载器件425存储信号CLKA0，该信号CLKAO将要输入到多路复用器415中。多路复用器410基于信号TM_RWM处理信号CLKB0。将信号CLKBO发送到延迟器件430，该延迟器件430延迟信号CLKB0，从而基于测试模式控制信号产生信号CLK_delay。 多路复用器415、420都接收信号CLK_delay，并且分别接收信号CLKA0、CLKB0。多路复用器 415,420分别基于信号TM_ALD、TM_BLD，处理并且产生信号CLKAi、CLKBi。对于信号CLKAi、CLKBi的结果的确定的过程将在图5_图8中进一步描述。图 5-图7分别示出了在读取-读取模式，写入-读取模式，以及写入-写入模式中，来自时钟偏移控制逻辑120(比如图3中所示的)的输出波形的实施例。在图5中，在读取-读取模式中，组合逻辑120产生时钟信号clkiA和时钟信号clkiB，该时钟信号clkiA和时钟信号 clkiB基本上一致(例如，相位相同，并且波形相同)。在图6中，在写入-读取模式中，组合逻辑120在读取时钟信号clki_rd的上升沿和下降沿之间产生写入时钟信号clki_wt的上升沿或者电平。特别地，如果时钟信号 CLKA、CLKB (图4)分别对应于写入操作和读取操作，则组合逻辑120在读取时钟信号clkB_ rd的上升沿和下降沿之间产生写入时钟信号clkiA_wt中的上升沿。如果时钟信号CLKA、 CLKB (图4)分别对应于读取操作和写入操作，则组合逻辑120在读取时钟信号clkA_rd的上升沿和下降沿之间产生写入时钟信号clkiB_wt中的上升沿。应该了解，在描述中，上升 “沿”或者下降“沿”实际上是具有有限dv/dt的斜面(ramp)。在高电平和低电平之间，或者在当前电平和响应于激活电平的开关或者锁存器的电平之间，所发生的电平改变过程是一段较短时间，在图7中，在写入-写入模式中，在第二写入时钟信号clk2_wt的上升沿和下降沿之后，组合逻辑120在第一写入时钟信号clkl_wt中产生上升沿。特别地，在写入时钟信号 clkiB_st的上升沿和下降沿之后，组合逻辑120在写入时钟信号clkiA_st中可以产生上升沿。在写入时钟信号clkA_wt的上升沿和下降沿之后，组合逻辑120同样可以产生写入时钟信号clkiB_wt的上升沿。图8示出了由时钟偏移控制逻辑120(比如图3中示出的)产生的时钟偏移控制表。在标准模式中，信号TM_RWM、TM_ALD、TM_BLD是0，写入信号WEBA、WEBB可以是1或者 0，结果是，在标准读取操作和写入操作中没有偏移。在读取-读取模式中，信号TM_RWM是 1，信号TM_ALD、TM_BLD是0，写入信号TOBA、WEBB是1，结果是，通过不优于“单个读取”操作的“双重读取”操作产生了基本相同的信号(例如，信号“CLKAi”和信号“CLKBi”的相位和波形相同)。
在写入-读取模式中，时钟信号CLKA、CLKB (图4)分别对应于写入和读取，信号 TM_RWM、TM_BLD是1，信号TM_ALD是0，写入信号WEBA、WEBB分别是0和1，结果是，通过不优于“单个写入”操作的“读取-干扰-写入”操作产生了时钟信号CLKB偏移。因为在相同的位单元SRAM中，一个端口读取，另一个端口写入，所以结果可能是“读取-干扰-写入” 的情况。如果时钟信号CLKA、CLKB (图4)分别对应于读取和写入，信号TM_RWM、TM_ALD是 1，信号TM_BLD是0，写入信号TOBA、WEBB分别是1和0，则结果是，通过不优于“单个写入” 操作的“读取-干扰-写入”操作产生了时钟信号CLKA偏移。在写入-写入模式中，信号TM_RWM、TM_BLD是1，信号TM_ALD是0、并且写入信号 WEBA, WEBB是0，结果是，通过检测的“写入-写入”时钟碰撞时间产生了时钟信号CLKB偏移。这意味着，当两个时钟时序差大于“时钟碰撞时间”Tcc时，第二写入操作数据可以由第一写入数据代替。如果两个时钟时序差小于Tcc，则第二写入操作数据不能由第一写入数据代替，从而产生了未知数据。如果信号TM_RWM、TM_ALD是1，信号TM_BLD是0，写入信号 TOBA、TOBB是0，则结果是，通过检测(选中)的“写入-写入”时钟碰撞时间产生了时钟信号CLKA偏移。图9是示出用于制造和使用存储器器件100(比如图1中示出)的方法的流程图。 开始于方框905、910，提供壳体125，将存储器元件105装载到封装或者壳体125中。在方框915和920中，将时钟偏移发生器110容纳在壳体125中，并且产生与至少两个时钟信号相关的至少两个稳定和平衡的时钟信道。时钟信号可以延迟和/或虚拟装载。在方框925 中，时钟偏移发生器110将时钟信号发送到存储器元件105中。如上所述，改进的存储器器件100利用时钟偏移发生器110产生，该时钟偏移发生器110嵌入到存储器器件100的壳体125中。时钟偏移发生器110产生与至少两个时钟信号相关的至少两个稳定和平衡的时钟信道。为了达到上述目的，时钟偏移发生器110可以延迟或者虚拟装载时钟信号，如所述，这样有利于防止冲突。在读取-读取模式中，时钟偏移发生器110可以产生第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号基本相同，在写入-读取模式中，时钟偏移发生器110可以在第一时钟信号的上升沿和下降沿之间产生第二时钟信号的上升沿，并且，在写入-写入模式中，时钟偏移发生器110可以在第一时钟信号的上升沿和下降沿之后产生第二时钟信号的上升沿。尽管根据示例性实施例对于本发明进行了描述，但是并不限于此。相反，应该对于附加的权利要求进行广义的理解，从而包括本领域普通技术人员可能会作出的本发明的其他变化方式和实施例，这些变化方式和实施例并不会超出本发明的等效范围和界限。
权利要求
1.一种存储器器件，包括存储器元件，容纳在壳体中，其中，所述存储器元件支持所述存储器器件的至少两个基本同时的操作，所述基本同时的操作包括读取操作和写入操作中的一种；以及时钟偏移发生器，容纳在所述壳体中，与所述存储器元件相连接，其中，将至少两个时钟信号施加到所述存储器元件中，并且，其中，所述时钟偏移发生器产生至少两个稳定和平衡的时钟信道，所述时钟信道与所述至少两个用于对所述存储器器件操作进行定时的时钟信号相关。
2.根据权利要求1所述的存储器器件，进一步包括时钟发生器和时钟偏移控制逻辑元件。
3.根据权利要求2所述的存储器器件，其中，所述时钟偏移控制逻辑元件设计为响应于所述存储器器件的不同的读取/写入状态，从而改变所述至少两个时钟信号的时序。
4.根据权利要求3所述的存储器器件，其中，所述组合逻辑电路配置为对所述至少两个时钟信号的至少一个，分别进行延迟和虚拟装载中的至少一种。
5.根据权利要求4所述的存储器器件，其中，所述组合逻辑电路产生延迟的或者虚拟装载的信号，所述延迟的或者虚拟装载的信号用以操作用于读取操作和写入操作中的至少一个的所述存储器元件。
6.根据权利要求3所述的存储器器件，其中，所述组合逻辑电路产生在所述存储器元件的读取-读取模式中基本一致的第一时钟信号和第二时钟信号。
7.根据权利要求6所述的存储器器件，其中，在所述存储器元件的写入-读取模式中， 所述组合逻辑电路在所述第一时钟信号的上升沿和下降沿之间，产生所述第二时钟信号的上升沿。
8.根据权利要求6所述的存储器器件，其中，在写入-写入模式中，所述组合逻辑电路在所述第一时钟信号的上升沿和下降沿之后，产生所述第二时钟信号的上升沿。
9.一种在存储器芯片中产生时钟信号的方法在所述存储器芯片中提供存储器元件，其中，所述存储器元件支持所述存储器器件的读取操作和写入操作，所述操作可以包括操作读取-读取操作模式、读取-写入操作模式以及写入-写入操作模式中的一种；在所述存储器芯片中提供时钟偏移发生器；产生与至少两个时钟信号相关的至少两个稳定和平衡的时钟信道，在所述通道上产生所述读取操作和写入操作的信号控制时序，其中，所述时序根据不同的模式而变化，其中， 所述读取操作和所述写入操作基本同时进行；以及将所述至少两个时钟信号发送到所述存储器元件。
10.一种存储器电路，包括壳体，限定出所述存储器器件的封装件；存储器元件，位于所述壳体中，支持所述存储器件的读取操作和写入操作，其中，在限定了存储器器件的不同操作模式的不同组合中，多个操作可以基本同时进行；以及时钟偏移发生器，将第一时钟信号和第二时钟信号发送到所述存储器元件，其中，所述时钟偏移发生器产生所述第一时钟信号和所述第二时钟信号，所述第一时钟信号和所述第二时钟信号在至少一种模式中基本一致，而在至少一种其他模式中偏移。
全文摘要
一种存储器器件，提供了存储器器件和时钟偏移发生器，支持至少两个读取操作和写入操作，在存储器器件的读取-读取操作模式、读取-写入操作模式，写入-写入操作模式中，该至少两个读取操作和写入操作可以同时进行。在同时产生的沿会造成有害负载的操作模式中，时钟偏移发生器产生至少两个稳定和平衡的时钟信道，该时钟信道装载了至少两个时钟信号，并且，该时钟偏移发生器改变了时钟信号沿的相对时序，使得该沿及时位移。
文档编号G11C7/02GK102456392SQ20111031168
公开日2012年5月16日 申请日期2011年10月14日 优先权日2010年10月15日
发明者吴经纬, 周绍禹, 廖宏仁, 林子贵 申请人:台湾积体电路制造股份有限公司