专利名称：快闪存储器限流装置及应用该装置的快闪存储器的制作方法
技术领域：
本发明涉及微电子行业存储器技术领域，尤其涉及一种快闪存储器限流装置及应用该装置的快闪存储器。
背景技术：
一般来说，在快闪存储单元的源极、漏极和控制栅极施加适当的电压，电荷就会被储存或者被移除，因此数据就可以以这种电荷的形式存储在存储单元中或自存储单元擦除。电荷在浮动栅极上的出现或消失，决定当存储单元被选择时，电流是否在源极和漏极区域之间流动。通过判断存储单元中源极和漏极区域之间电流的大小，来区分存储的内容是“O”还是“I”。典型地，快闪存储单元在阵列中的位线连接任一特定行的存储单元的漏极，而字线连接任一特定列的存储单元的栅极。每一个存储单元的源极通常会接地。快闪存储器不仅仅只具有读取的功能，还有编程和擦除的功能。完成这些操作就需要对存储阵列中被选择的存储单元所在行对应的位线，施加一个相当高的电压。此外，被选择的存储单元所在行连接的字线，也会被施加一个高压电。其漏极和栅极，被施加高电压产生电流用来产生电荷。然而在进行这些操作模式时，与被选择的存储单元位于同一行而未被选择的存储单元的漏极，也会接受到高电压位线的电位，进而造成关闭时的电流或漏电流可能会在这些未被选择的存储单元的源极和漏极之间流动。虽然单个存储单元的漏电流可能极小，但每一个未被选择的存储单元的漏电流总和，可能会接近甚至超过被选择的存储单元中的电流，导致器件损坏。存储系统加限流装置可以使漏电流总和不超过设定值，不至于器件损坏。但是现在很多存储系统都没有加上限流的方案，或者只在制作器件时加入电流限制方案，或者将电流限制方案集成在器件阵列中。图1为现有技术快闪存储器限流方案的结构示意图。如图1所示，100为存储单元阵列，101为起限流作用的PMOS传输管(MP)，其中，PMOS传输管(MP)IOl的源端连接可调电压VHB，其栅端连接至一 个固定的电压VO上，衬底电压接VPP，PM0S传输管(MP) 101的漏端连接至存储单元阵列100的阵列源线104。传统限流方案是通过改变位线上的电压VHB，再给一个合适的电压VO来限制电流的大小。但是VO的改变会造成PMOS传输管(MP)的阈值电压的浮动，从而使限流不能精确达到设定值。图2为现有技术使用限流装置，来操作快闪存储器阵列中的单个存储单元的结构示意图。如图2所示，快闪存储器装置包含存储单元阵列100。每个存储单元典型地含有源极，漏极和栅极。阵列100更包含多条位线102，例如BLO,BLl, -BLm,以及多条字线103，例如字线WL0，WL1，…WLn。位线BLO-BLm与位线驱动电路105连接，字线WLO-WLn与字线驱动电路106连接，高压系统107为位线驱动电路105，字线驱动电路106和限流装置108提供存储单元操作时所需要的电压。高压系统107产生的电压连接至字线驱动电路和位线驱动电路的电源信号端，通过字线和位线选择高压系统107产生的电压应用在一条或者多条位线BLO-BLm。存储阵列100的源线104连接在一起，限流装置108连接在阵列源线104与地之间。
图3为图2中存储单元阵列100的示意图。如图3所示，阵列100含有安排在列与行的多个存储单元115。其中字线WL0，WL1，…WLn—共有n+1行，以及位线BL0，BL1，…BLm—共m+Ι列。存储单元中115和116各自的漏极稱接在一起,连接至位线BL0。以同样的方法连接其它列的存储单元，形成字线BLl-BLm，其中所有存储单元的源极是连接在一起的。在图3中，单元115为被选择作程序化的存储单元。施加较高偏压至位线BLO和字线WLO，以及施加较低电压至未被选择字线WLl-WLn的和位线BLl-BLm，来操作被选择的单元115。这些偏压可为，例如，10V，5V，0V，0V，分别施加在字线WL0、位线BLO、WLl-WLn,BLl-BLm。如图3所示，由高压系统107传输相应电压到字线驱动电路106和位线驱动电路105，再由字线驱动电路106和位线驱动电路105分别施加于字线WLO-WLn，位线BLO-BLm。在操作模式下，字线WLO提供电压给被选择的单元115的控制栅极，以及和WLO连接但未被选择的存储单元的栅极，以促进电子注入选择的存储单元115。例如5V偏压到位线BLO，IOV偏压到字线WL0，作为操作单元115所需的电压。既然未被选择的单元的漏极，均与被选择的单元115的漏极连接，那些未被选择的单元116在它们各自的漏极也会被接收到位线BLO的电压。施加于未被选择的存储单元116各自漏极的位电压，增加了未被选择的存储单元116中每一个单元的漏极至源极电压，这个漏极至源极电压的值会增加未被选择的单元116的漏电流。但依据所述具体实施例，限流装置108，便可以限流此漏电流的大小。如图3所示，随着漏极到源极电压的施加，未被选择的存储单元116中的每一单元产生漏电流1ff，其自漏极流入，并从每一个未被选择的存储单元116的源极流出。这些1ff电流的总和，以及流经被选择的单元115的漏电流，一起通过阵列源线104。阵列源线104再通过限流装置108，从而限制了漏电流的总和，使其不超过所期望的预设值。在实现本发明的过程中，申请人意识到现有技术存在如下缺陷:1、现有技术的限流装置集成在阵列当中，占用了大量的面积；2、现有的限流装置受温度等外界条件影响，造成限流不精确。
发明内容
(一)要解决的技术问题为解决上述的一个或多个问题，本发明提供了一种快闪存储器限流装置及应用该装置的快闪存储器，以节约存储阵列的面积，使限流能够精确达到设定值。(二)技术方案根据本发明的一个方面，提供了一种快闪存储器限流装置。该快闪存储器限流装置位于快闪存储器的存储单元阵列之外，包括:限流单元、传输管和参考电流产生模块，其中，传输管为PMOS管(MPO)，其栅端连接至电压控制信号，漏端连接至存储单元阵列中存储单元源端擦除操作所需要的电压PHV，源端连接至存储单元中的源线；PM0S管(MPO)的源端和存储单元的源线共同作为限流单元的一个输入端，参考电流产生模块所产生的参考电流作为限流单元的另一个输入端；如果存储单元源线的电流未超过参考电流产生模块产生的参考电流，则限流单元截止；如果存储单元的源线的电流大于参考电流产生模块产生的参考电流，则电流通过限流单元放电到地。
根据本发明的另一个方面，还提供了一种快闪存储器。该快闪存储器包括存储单元及上述的限流装置，其中，存储单元含有源极，漏极和控制栅极；每一条字线分别对应存储单元中的一列，并且存储单元的栅极分别对应于该存储单元中的一列；每一条位线分别对应存储单元中的一行，并且存储单元的漏极分别对应于该存储单元中的一行；每个存储单元的源极共用一条源线，该源线与限流单元及传输管相连接。(三)有益效果本发明快闪存储器限流装置及应用该装置的快闪存储器具有下列有益效果:(I)本发明中，由于限流装置不用集成在阵列当中，因此可以节省出大量的芯片面积；(2)本发明中，由于电流镜电路受工艺条件的影响较小，外部提供的电流与通过电流镜镜像的电流没有太大的差别，使存储单元中的电流与外部提供的电流相可以精确比较，从而可以精确限制漏电流不超过某一个值。
图1为现有技术快闪存储器限流方案的结构示意图；图2为现有技术使用限流装置，来操作快闪存储器阵列中的单个存储单元的结构示意图；图3为图2中存储单元阵列100的示意图；图4本发明实施例快闪存储器限流装置的示意图；图5本发明实施例快闪存储器限流装置的非限流时操作时序的示意图；图6为本发明实施例快闪存储器限流装置的限流时操作时序的示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。本发明提供了一种快闪存储器限流装置。该快闪存储器限流装置包括:传输管、参考电流产生模块和限流单元。其中，传输管为PMOS管(MPO)，其栅端连接一电压控制信号，漏端连接至存储单元阵列中存储单元源端擦除操作所需要的电压PHV，源端连接至存储单元阵列中存储单元中的源线；PM0S管(MPO)的源端和存储单元的源线共同作为限流单元的一个输入端，参考电流产生模块所产生的参考电流作为限流单元的另一个输入端；限流单元的输出端接地，在存储单元的源线的电流大于参考电流产生模块产生的参考电流时，则电流通过限流单元泄放电到地；如果在存储单元的源线的电流未超过参考电流产生模块产生的参考电流时，则限流单元截止。图4本发明实施例快闪存储器限流装置的示意图。如图4所示，限流装置108含有限流晶体管MN0-MN3以及PMOS传输管ΜΡ0，其中，晶体管丽2的漏极连接至阵列源线104，晶体管MNO的漏极连接至参考电流产生电路110。晶体管MNO和丽3的控制栅极分别接控制信号I_EN和Vbias。晶体管MNO的漏极和晶体管丽3的源极与晶体管丽1、丽2的栅相连接。晶体管MPO的源极连接至阵列的源线104和晶体管丽2的漏极，栅极接控制信号Vbiasl，漏极接电压PHV。限流装置108，用来限制阵列源极电流的总和在一个预设值内。由于源极电流的总和被限制在一个预设值内，因此降低了外部高压系统的设计难度。在非限流时操作过程中，限流装置108的信号控制逻辑如图5所示。在t0时刻，控制信号I_EN连接至线112上，控制信号Vbias连接至线113上，控制信号Vbiasl为低电平连接至线114上，在t4时刻，结束控制。其中VSL对应存储阵列源极104的电压示意图，在tl时刻MPO导通，PHV电压传送到存储阵列源极104 ;在t4时刻MPO截止，电压VSL在存储阵列源极104变成VI。在限流时操作过程中，限流装置108的信号控制逻辑如图6所示。在t0时刻，控制信号I_EN的电压为电源电压VCC连接至线112上；控制信号Vbias的电压为电源电压VCC连接至线113上；控制信号Vbiasl的电压为高电平PHV使MPO截止，同时连接至线114上。在t6时刻，控制信号I_EN、Vbias变为低电平结束控制。其中ISL对应存储阵列源极107的电流示意图，假设由于某种操作模式使电流ISL在t3时刻增加，当总的漏电流超过Imax时，由于限流装置108，使电流ISL通过丽2管放电到地面，从而使电流ISL在t4时刻下降到电流预设值Imax以下。假设在某种操作模式下总的漏电流ISL没有大于预市值Imax时，这时限流装置108中的丽2不会使电流ISL通过丽2管放电到地面。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种快闪存储器限流装置，其特征在于，该快闪存储器限流装置位于快闪存储器的存储单元阵列之外，包括:传输管、参考电流产生模块和限流单元，其中， 所述传输管为PMOS管(MPO)，其栅端连接至电压控制信号，漏端连接至存储单元阵列中存储单元源端擦除操作所需要的电压PHV，源端连接至所述存储单元中的源线； 所述PMOS管(MPO)的源端和所述存储单元的源线共同作为所述限流单元的一个输入端，参考电流产生模块所产生的参考电流作为所述限流单元的另一个输入端； 所述限流单元的输出端接地，如果所述存储单元源线的电流未超过所述参考电流产生模块产生的参考电流，则限流单元截止；如果所述存储单元的源线的电流大于所述参考电流产生模块产生的参考电流，则电流通过所述限流单元放电到地。
2.根据权利要求1所述的快闪存储器限流装置，其特征在于，所述参考电流产生模块通过电流镜镜像外部电流而产生参考电流。
3.根据权利要求1所述的快闪存储器限流装置，其特征在于，所述限流单元包括第一NMOS 管(MNO)、第二 NMOS 管(MNl)、第三 NMOS 管(MN2)和第四 NMOS 管(MN3)，其中: 第一 NMOS管(MNO)的漏极连接至参考电流产生模块所产生的参考电流，控制栅极接第一控制信号I_EN，源极接到第二 NMOS管(MNl)的漏极； 第二 NMOS管(MNl)和第三NMOS管(MN2)组成一个电流镜电路，第二 NMOS管(MNl)的栅极与第三NMOS管(MN2)的栅极互连，并与第一匪OS管(MNO)的源极连接； 第三NMOS管(MN2)的漏极连接至存储单元中的源端和PMOS传输管(MPO)的源极，第三NMOS管(MN2)的栅极与第二 NMOS管(MNl)的栅极互连，源极接地； 第四NMOS管(MN3)的漏端连接至第三NMOS管(MN2)和第二 NMOS管(MNl)的栅极；其源极接地，其控制栅极接第二控制信号Vbias ； 所述PMOS管(MPO)的控制栅极接第三控制信号Vbiasl，源极连接高电压PHV，漏极接到存储单元阵列的源线； 如果所述存储单元源线的电流未超过所述参考电流产生模块产生的参考电流，第三NMOS管(MN2)截止；如果所述存储单元的源线的电流大于所述参考电流产生模块产生的参考电流，电流通过第三NMOS管(MN2)放电到地。
4.根据权利要求3所述的快闪存储器限流装置，其特征在于，在对所述存储单元的源线进行限流操作时， 所述第一控制信号I_EN连接至电源电压；所述第二控制信号Vbias连接至地电平；所述第三控制信号Vbiasl连接至高电压PHV，使PMOS传输管(MPO)截止。
5.根据权利要求3所述的快闪存储器限流装置，其特征在于，在未对所述存储单元的源线进行限流操作时， 所述第一控制信号I_EN连接至地电压；所述第二控制信号Vbias连接至电源电压；所述第三控制信号Vbiasl连接至地电平，使PMOS传输管(MPO)导通。
6.根据权利要求3所述的快闪存储器限流装置，其特征在于， 当进行擦除操作时，第四NMOS管(MN3)导通，第三NMOS管(MN2)截止，通过第一 NMOS管(MNO)传输PHV电压给存储单元的源端； 当进行编程、读取操作时，第四NMOS管(MN3)截止，第三NMOS管(MN2)导通，总漏电流超过预设值时，电流经过第三NMOS管(MN2)流向地。
7.一种快闪存储器，其特征在于，包括存储单元及权利要求1至6中任一项所述的限流装置， 存储单元含 有源极，漏极和控制栅极； 每一条字线分别对应存储单元中的一列，并且存储单元的栅极分别对应于该存储单元中的一列； 每一条位线分别对应存储单元中的一行，并且存储单元的漏极分别对应于该存储单元中的一行； 每个存储单元的源极共用一条源线，该源线与所述限流单元及传输管相连接。
全文摘要
本发明公开了一种快闪存储器限流装置。该快闪存储器限流装置位于快闪存储器的存储单元阵列之外，包括传输管、参考电流产生模块和限流单元，其中，传输管为PMOS管，其栅端连接至电压控制信号，漏端连接至存储单元阵列中存储单元源端擦除操作所需要的电压PHV，源端连接至存储单元中的源线；PMOS管的源端和存储单元的源线共同作为限流单元的一个输入端，参考电流产生模块所产生的参考电流作为限流单元的另一个输入端。该快闪存储器限流装置由于限流装置未集成在阵列当中，从而可以节省出大量的芯片面积。
文档编号G11C16/02GK103093811SQ201110343739
公开日2013年5月8日 申请日期2011年11月3日 优先权日2011年11月3日
发明者冀永辉, 冯二媛, 刘明, 于兆安 申请人:中国科学院微电子研究所