专利名称：驱动非易失性逻辑电路作为“异”电路的方法
技术领域：
本发明涉及一种驱动非易失性逻辑电路作为“异”电路(异或电路)的方法。
背景技术：
图8 图12是专利文献I的图I 图5。如图8所示，半导体存储装置10包括由强磁性体层13和半导体层14构成的层叠膜，在层叠膜的强磁性体层13 —侧形成有第一电极12,在层叠膜14的半导体层14 一侧形成有多个第二电极15a 15c。此外,这些层形成于基板11上。
图9是表示半导体存储装置的初始状态的图，Ca)表示截面立体图，(b)表示等效电路图。例如，在半导体层14使用n型半导体的情况下，在初始状态下以强磁性体层13的极化16与半导体层14的电子(多个载流子)耦合的方式，全部的极化16成为朝着同一个方向的状态。此时，在半导体层14与强磁性体层13的界面附近，蓄积有由强磁性体层13的极化电荷而感应的二维电子17，半导体层14处于低电阻状态。因此，半导体层14与金属电极同样作为电流流过的通道动作，因此，能够将半导体层14视作一样的电极。此时，如图9(b)所示，半导体层14与第二电极15a 15c的导通状态变成短路。在该状态下，如图10 Ca)所示，在任意选择的第二电极15c上施加对于第一电极12相对高的偏压、而仅使形成有第二电极15c的部位中的强磁性体层13的极化反转时，极化朝向使半导体层14的电子排斥的方向，因此仅形成有第二电极15c的部位中的半导体层14的区域(A)进行耗尽化18，变成高电阻状态。其结果是，如图10 (b)所示，半导体层14与第二电极15c的导通状态成为开路(断开)。图11是表示形成有第二电极15的部位中的半导体层14的两个电阻状态的图，(a)是低电阻状态时的截面图，(b)是高电阻状态时的截面图，(C)是表示半导体层14与第二电极15之间的薄膜电阻(sheet resistance :方块电阻)值的表。如该表所示,形成有第二电极15a 15c的部位中的半导体层14的各个区域(A)，根据强磁性体层13的极化辅助效果，能够得到薄膜电阻值不同的两个状态。在图11 (b)所示的状态下，在第二电极15上施加相对于第一电极12相对低的偏压、并且使强磁性体层13的极化再次反转时，极化朝向蓄积电子的方向，因此形成有第二电极15的部位中的半导体层14的区域(A)再次返回低电阻状态。其结果是，半导体层14与第二电极15的导通状态再次短路。图12是表示用四端子法测定半导体层14的电阻值的结果的图，Ca)是二维电子被蓄积的低电阻状态时的测定图，(b)是二维电子被排斥的高电阻状态的测定图，(C)是表示各个测定结果的表。如该表所示，低电阻状态的半导体层14的薄膜电阻值大概是IXlO3Q/ □以下，高电阻状态的半导体层14的薄膜电阻值大概是I X IO6 Q / □以上。上述的记述引用专利文献I的段落编号“0057”和“0062” “0067”的部分。这与日本特开2009-099606号公报的段落编号0028和0033 0038对应。
现有技术文献专利文献专利文献I :美国专利申请公开第2009/0097299号说明书(内容与日本特开2009-099606号公报相同)
发明内容
发明要解决的课题本发明的目的在于，提供一种利用图10 图12所示的电阻状态的切换、驱动非易失性逻辑电路作为“异”电路的新的方法。用于解决课题的方法 本发明的方法是一种驱动非易失性逻辑电路的方法，具备以下的步骤(a) (C)准备所述非易失性逻辑电路的步骤(a)，其中，所述非易失性逻辑电路具备控制电极、强磁性体膜、半导体膜和电极组，所述控制电极、所述强磁性体膜、所述半导体膜和所述电极组按照该顺序层叠，所述电极组具备电源电极、输出电极、第一输入电极、第二输入电极、第三输入电极和第四输入电极，其中，X方向、Y方向和Z方向分别是所述强磁性体膜的长边方向、与所述长边方向正交的方向和所述层叠方向，所述第一输入电极、所述第二输入电极、所述第三输入电极和所述第四输入电极被夹在所述电源电极和所述输出电极之间，所述第一输入电极沿着X方向被夹在所述电源电极与所述第三输入电极之间，所述第三输入电极沿着X方向被夹在所述第一输入电极与所述输出电极之间，所述第二输入电极沿着X方向被夹在所述电源电极与所述第四输入电极之间，所述第四输入电极沿着X方向被夹在所述第二输入电极与所述输出电极之间，所述第一输入电极沿着Y方向与所述第二输入电极邻接，所述第三输入电极沿着Y方向与所述第四输入电极邻接；将从第一状态、第二状态、第三状态和第四状态中选择的一个状态写入所述非易失性逻辑电路的步骤(b)，其中，Vl、Va、Vb、Vc和Vd分别是施加在所述控制电极上的电压、施加在所述第一输入电极上的电压、施加在所述第二输入电极上的电压、施加在所述第三输入电极上的电压和施加在所述第四输入电极上的电压，在写入所述第一状态的情况下，施加满足Vl > Va、Vl > Vb、Vl < Vc和Vl < Vd关系的电压，在写入所述第二状态的情况下，施加满足Vl < Va、Vl > Vb、Vl < Vc和Vl > Vd关系的电压，在写入所述第三状态的情况下，施加满足Vl > Va、Vl < Vb、Vl > Vc和Vl < Vd关系的电压，在写入所述第四状态的情况下，施加满足Vl < Va、Vl < Vb、Vl > Vc和Vl > Vd关系的电压，
所述第一状态和所述第四状态是高电阻状态，所述第二状态和所述第三状态是低电阻状态；和测定因在所述电源电极和所述输出电极之间施加电压而产生的电流，根据所述电流来决定被写入所述非易失性逻辑电路的状态是所述高电阻状态或所述低电阻状态的哪一种的步骤(C)。某实施方式在于，在所述步骤(a)和所述步骤(b)之间具备步骤(d)，所述步骤(d)是将电压Vin施加在所述第一输入电极、所述第二输入电极、所述第三输入电极和所述第四输入电极上、且将电压Vreset (但是，Vreset > Vin)施加在所述控制电极上,使所述非易失性逻辑电路复位的步骤。、
在某实施方式的所述步骤(b)中，向所述第一输入电极输入作为真或伪之任一个的第一输入信号，向所述第二输入电极输入作为真或伪之任一个的第二输入信号，向所述第三输入电极输入所述第二输入信号的“非”，向所述第四输入电极输入所述第一输入信号的“非”，所述高电阻状态和所述低电阻状态分别与基于所述第一输入信号和所述第二输入信号的“异”逻辑(“异”门)的伪和真对应。某实施方式在于，在所述步骤(b)和所述步骤(C)之间还具备切断所述非易失性逻辑电路的电源的步骤(e)。发明效果本发明提供一种驱动非易失性逻辑电路作为“异”电路的新的方法。
图I (a)表示实施方式I的非易失性逻辑电路20的俯视图。图I (b)表示实施方式I的非易失性逻辑电路20的A-A’线截面图。图2表不在实施方式I中输入电极17a 17d与第一及第二输入信号的关系。图3表不实施方式I中的真值表。图4是表示写入时的输入电极17a d的电位的表。图5 (a)表不第一状态下的输入电极17a 17d的俯视图。图5 (b)表不第二状态下的输入电极17a 17d的俯视图。图5 (C)表示第三状态下的输入电极17a 17d的俯视图。图5 (d)表不第四状态下的输入电极17a 17d的俯视图。图6表示在输入电极17a 17d上施加了 -IOV和IOV时的强磁性体膜13的极化状态和半导体膜14的状态。图7表示在实施例I的第一状态 第四状态下算出的电阻值。图8是专利文献I的图I。图9是专利文献I的图2。图10是专利文献I的图3。图11是专利文献I的图4。图12是专利文献I的图5。
具体实施例方式下面，参照附图来说明本发明的实施方式。
(实施方式I)图I (a)表示实施方式I中的非易失性逻辑电路的俯视图。图I (b)表示A-A’间的截面图。如图I (a)和图I (b)所示，非易失性逻辑电路20具备基板11、控制电极12、强磁性体膜13、半导体膜14和电极组。控制电极12、强磁性体膜13、半导体膜14和电极组按照该顺序层叠。电极组具备电源电极15、输出电极16、第一输入电极17a、第二输入电极17b、第三输入电极17c和第四输入电极17d。以下，更详细地说明输入电极17a d的配置关系。 如图I (a)和图I (b)所示，X方向、Y方向和Z方向分别意味着强磁性体膜13的长边方向、与长边方向正交的方向和层叠方向。第一输入电极17a、第二输入电极17b、第三输入电极17c和第四输入电极17d被夹在电源电极15和输出电极16之间。第一输入电极17a沿着X方向被夹在电源电极15与第三输入电极17c之间。第三输入电极17c被夹在第一输入电极17a与输出电极16之间。第二输入电极17b被夹在电源电极15与第四输入电极17d之间。第四输入电极17d被夹在第二输入电极17b与输出电极16之间。第一输入电极17a沿着Y方向与第二输入电极17b邻接。第三输入电极17c与第四输入电极17d邻接。在非易失性逻辑电路20中，根据强磁性体膜13中的极化的方向，来控制流经半导体膜14的电流。即，在强磁性体膜13的极化与+ Z方向一致的情况下，在半导体膜14中感应的电子造成半导体膜14变成低电阻。相反，在该极化与-Z方向一致的情况下，从半导体膜14中被驱赶的电子造成半导体膜14变成高电阻。在输入电极17a 17d与控制电极12之间施加电压，控制半导体膜14的电阻值。由此，能够改变电源电极15与输出电极16之间的电阻值。非易失性逻辑电路20执行二输入一输出的“异”逻辑(异或逻辑)。如图2所示，第一输入信号、第二输入信号、第二输入信号的“非”和第一输入信号的“非”被分别输入到第一输入电极17a、第二输入电极17b、第三输入电极17c和第四输入电极17d。根据图3所示的真值表，输出“异”逻辑的运行结果。(向非易失性逻辑电路20中写入)下面，参照图4、图5和图6，说明向非易失性逻辑电路20中的写入。图4表示写入时的输入电极17a d的电位。-IOV的电压作为图3所示的“I”被输入。IOV的电压作为“0”被输入。控制电极12的电压被保持为一定，优选为0V。图5 (a)表不第一状态下的输入电极17a 17d的俯视图。图5 (b)表示第二状态下的输入电极17a 17d的俯视图。图5 (C)表示第三状态下的输入电极17a 17d的俯视图。图5 (d)表示第四状态下的输入电极17a 17d的俯视图。图6表示在输入电极17a 17d上施加-IOV和IOV时的强磁性体膜13的极化状态和半导体膜14的状态。位于施加了-IOV的输入电极33之下的半导体31，为了蓄积因强磁性体膜13的极化30a所产生的电子，具有低电阻。位于施加了 IOV的输入电极34之下的半导体32，为了消除因强磁性体膜13的极化30b所产生的电子，具有高电阻。下面，说明第一状态、第二状态、第三状态和第四状态的写入步骤。优选在写入之前进行复位动作。在复位动作中，电压Vin被施加在输入电极17a 17d上，且满足Vin < Vreset关系的电压Vreset被施加在控制电极12上。更具体而言，优选在输入电极17a 17d上施加0V，同时在控制电极12上施加10V。由此，强磁性体膜13的全部的极化被设定为朝上。该复位动作能够驱动再现性好的非易失性逻辑电路20。在写入中，￥1、￥3、￥1^(3和￥(1被分别施加在控制电极12、第一输入电极17a、第二输入电极17b、第三输入电极17c和第四输入电极17d上,使位于输入电极17a 17d之下的强磁性体膜13的各部分极化。该极化导致位于输入电极17a 17d之下的半导体膜14 的各部分变成高电阻状态或者低电阻状态。从第一 第四状态中选择的一个状态被写入非易失性逻辑电路20中。在写入第一状态的情况下，施加满足以下的不等式(I )的电压VI、Va、Vb、Vc和Vd0Vl > Va、Vl > Vb、Vl < Vc 和 Vl < Vd…(I )更具体而言，Vl被保持在0V，同时施加-IOV的Va、-IOV的Vb、+ IOV的Vc和+IOV 的 VcL在-IOV与真(I)对应、+ IOV与伪(0)对应的情况下，在第一状态下，真(I)、真
(I)、伪(0)和伪(0)被分别输入到第一 第四输入电极17a 17d。在写入第二状态的情况下，施加满足以下的不等式(II)的电压VI、Va、Vb、Vc和Vd0Vl < Va、Vl > Vb、Vl < Vc 和 Vl > Vd…(II)更具体而言，Vl被保持在OV，同时施加+ IOV的Va、-IOV的Vb、+ IOV的Vc和- IOV的VcL在第二状态下，伪(O)、真(I)、伪(0)和真(I)被分别输入到第一输入电极17a、第二输入电极17b、第三输入电极17c和第四输入电极17d。在写入第三状态的情况下，施加满足以下的不等式(III)的电压VI、Va、Vb、Vc和Vd0Vl > Va、Vl < Vb、Vl > Vc 和 Vl < Vd…(III)更具体而言，Vl被保持在0V，同时施加-IOV的Va、+ IOV的Vb、-IOV的Vc和+IOV 的 VcL在第三状态下，真(I)、伪(O)、真(I)和伪(0)被分别输入到第一输入电极17a、第二输入电极17b、第三输入电极17c和第四输入电极17d。在写入第四状态的情况下，施加满足以下的不等式(IV)的电压VI、Va、Vb、Vc和Vd0Vl < Va、Vl < Vb、Vl > Vc 和 Vl > Vd…(IV)更具体而言，Vl被保持在OV，同时施加+ IOV的Va、+ IOV的Vb、-IOV的Vc和- IOV的VcL
在第四状态下，伪(O)、伪(O)、真(I)和真(I)被分别输入到第一输入电极17a、第二输入电极17b、第三输入电极17c和第四输入电极17d。在第一和第四状态下，电源电极15与输出电极16之间的电阻高。在第二状态和第三状态下，电源电极15与输出电极16之间的电阻低。由在第一 第四状态下所输入的真(I)和伪(0)的关系可知，向第一输入电极17a输入作为真或伪之任一个的第一输入信号。向第二输入电极17b输入作为真或伪之任一个的第二输入信号。向第三输入电极17c输入前述第二输入信号的“非”。向第四输入电极17d输入前述第一输入信号的“非”。(读出)下面，说明从非易失性逻辑电路20读出的一例。在控制电极12和输入电极17a 17d上施加0V，并且在电源电极15与输出电极 16之间施加电位差，测定流经半导体膜14的电流。施加在电源电极15与输出电极16之间的电位差优选为在写入时施加在输入电极17a 17d上的电压的1/5以下。电源电极15与输出电极16之间的电位差的一例是0. IV。根据该电流值来决定电阻值。即，根据所测定的电流来决定非易失性逻辑电路20具有高电阻状态还是具有低电阻状态。如上所述，第一状态和第四状态与高电阻状态对应。第二状态和第三状态与低电阻状态对应。高电阻状态和低电阻状态分别对应基于第一信号和第二输入信号的“异”逻辑的伪和真。这样，非易失性逻辑电路20能够用作非易失性“异”电路。(实施例)以下的实施例更详细地说明本发明。(I)在具有被氧化硅膜覆盖的表面的硅基板11上，利用电子枪蒸镀法依次形成具有5nm厚度的钛膜和具有30mn厚度的白金膜。进而,利用脉冲激光沉积法形成具有IOnm厚度的SrRuO3 (以下称作SR0)膜。这样,控制电极12形成于娃基板11上。(2)基板被加热至700°C。利用脉冲激光沉积法(PLD)法，在PLD腔内形成具有450nm厚度的由Pb (Zr、Ti) O3构成的强磁性体膜13。(3)基板的温度被设定为变成400°C，具有30nm厚度的由ZnO构成的半导体膜14在该PLD腔内形成。(4)通过光刻在半导体膜14上形成有抗蚀剂的图形。然后，未被抗蚀剂覆盖的部分的半导体膜14 (半导体膜14中的位于晶粒间的部分)通过使用硝酸的蚀刻而被除去。(5)通过光刻在半导体膜14上形成抗蚀剂，除去抗蚀剂不需要的部分。在其上，利用电子枪蒸镀法形成具有5nm厚度的Ti膜和具有30nm厚度的Pt膜。利用提离法(lift-off)除去抗蚀剂，形成电源电极15、输出电极16、逻辑设定电极18a 18b和输入电极 17a 17d。所得到的非易失性逻辑电路20具有100平方微米的输入电极17a 17d和10微米的电极间隔。根据图4和图5，从第一状态 第四状态中选择的一个状态被写入非易失性逻辑电路20。然后，在电源电极15与输出电极16之间施加0. IV的电位差，根据流经电源电极15和输出电极16之间的电流，算出非易失性逻辑电路20的电阻值。图7表示在第一状态 第四状态下算出的电阻值。由图7可知，在第一状态或第四状态下，非易失性逻辑电路20具有高电阻值。另一方面，在第二状态或第三状态下，非易失性逻辑电路20具有低电阻值。在本实施例中，控制电极12具备SRO/Pt/Ti的层叠膜。电极15 17具备Pt/Ti的层叠膜。也可以使用其他的材料。强磁性体膜13的材料的其他例子是Sr (Bi、Ta) Ox或者BiTiOx。半导体膜14的材料的其他例子是GaN或InGaZnOx。工业上的可利用性本发明提高一种驱动非易失性逻辑电路作为“异”电路的新的方法。
符号说明11 基板12控制电极13强磁性体膜14半导体膜15电源电极16输出电极17a第一输入电极17b第二输入电极17c第三输入电极Ild第四输入电极20非易失性逻辑电路30a强磁性体膜13中的朝上的极化30b强磁性体膜13中的朝下的极化31半导体膜14中的低电阻部分32半导体膜14中的高电阻部分33信号“I”被输入的电极34信号“0”被输入的电极
权利要求
1.一种驱动非易失性逻辑电路的方法，具备以下的步骤(a) (C) 准备所述非易失性逻辑电路的步骤(a)， 其中，所述非易失性逻辑电路具备控制电极、强磁性体膜、半导体膜和电极组， 所述控制电极、所述强磁性体膜、所述半导体膜和所述电极组按照该顺序层叠， 所述电极组具备电源电极、输出电极、第一输入电极、第二输入电极、第三输入电极和第四输入电极， 其中，X方向、Y方向和Z方向分别是所述强磁性体膜的长边方向、与所述长边方向正交的方向和所述层叠方向， 所述第一输入电极、所述第二输入电极、所述第三输入电极和所述第四输入电极被夹在所述电源电极和所述输出电极之间， 所述第一输入电极沿着X方向被夹在所述电源电极与所述第三输入电极之间， 所述第三输入电极沿着X方向被夹在所述第一输入电极与所述输出电极之间， 所述第二输入电极沿着X方向被夹在所述电源电极与所述第四输入电极之间， 所述第四输入电极沿着X方向被夹在所述第二输入电极与所述输出电极之间， 所述第一输入电极沿着Y方向与所述第二输入电极邻接， 所述第三输入电极沿着Y方向与所述第四输入电极邻接； 将从第一状态、第二状态、第三状态和第四状态中选择的一个状态写入到所述非易失性逻辑电路的步骤(b)， 其中，VI、Va、Vb、Vc和Vd分别是施加在所述控制电极上的电压、施加在所述第一输入电极上的电压、施加在所述第二输入电极上的电压、施加在所述第三输入电极上的电压和施加在所述第四输入电极上的电压， 在写入所述第一状态的情况下，施加满足Vl > Va, Vl >Vb、Vl < Vc和Vl < Vd关系的电压， 在写入所述第二状态的情况下，施加满足Vl < Va, Vl > Vb, Vl < Vc和Vl > Vd关系的电压， 在写入所述第三状态的情况下，施加满足Vl > Va, Vl < Vb, Vl > Vc和Vl < Vd关系的电压， 在写入所述第四状态的情况下，施加满足Vl < Va, Vl <Vb、Vl > Vc和Vl > Vd关系的电压， 所述第一状态和所述第四状态是高电阻状态， 所述第二状态和所述第三状态是低电阻状态； 测定因在所述电源电极和所述输出电极之间施加电压而产生的电流，并且根据所述电流来决定被写入所述非易失性逻辑电路的状态是所述高电阻状态还是所述低电阻状态的步骤(c )。
2.如权利要求I所述的驱动非易失性逻辑电路的方法，其特征在于 在所述步骤(a)和所述步骤(b )之间具备步骤(d)， 所述步骤(d)是将电压Vin施加在所述第一输入电极、所述第二输入电极、所述第三输入电极和所述第四输入电极上、且将电压Vreset (但是,Vreset > Vin)施加在所述控制电极上，使所述非易失性逻辑电路复位的步骤。
3.如权利要求I所述的驱动非易失性逻辑电路的方法，其特征在于 在所述步骤(b)中， 向所述第一输入电极输入作为真或伪之任一个的第一输入信号， 向所述第二输入电极输入作为真或伪之任一个的第二输入信号， 向所述第三输入电极输入所述第二输入信号的“非”， 向所述第四输入电极输入所述第一输入信号的“非”， 所述高电阻状态和所述低电阻状态分别与基于所述第一输入信号和所述第二输入信号的“异”的伪和真对应。
4.如权利要求I所述的驱动非易失性逻辑电路的方法，其特征在于 在所述步骤(b)和所述步骤(C)之间还具备切断所述非易失性逻辑电路的电源的步骤(e)。
全文摘要
本发明的非易失性逻辑电路与半导体膜(14)接触，具有电源电极(15)、输出电极(16)，在被电源电极与前述输出电极夹着的区域，具有输入电极(17)纵、横各两个排列的构造、和在半导体的主面上通过强磁性体膜(13)形成控制电极(11)的构造，施加在四个输入电极上的信号分别是第一输入信号、第二输入信号、第一输入信号的“非”、第二输入信号的“非”四种，向在连结电源电极与输出电极的方向上邻接的电极输入的信号的关系是，其中一个输入信号与另一个输入信号的“非”的关系，向斜向邻接的电极输入的信号满足其中一个输入信号与其输入信号的“非”的关系。
文档编号G11C11/22GK102742163SQ20118000785
公开日2012年10月17日 申请日期2011年2月14日 优先权日2010年3月10日
发明者金子幸广 申请人:松下电器产业株式会社