专利名称：一种高速和低功耗快闪存储器架构及操作方法
技术领域：
本 发明涉及一种快闪存储器结构及操作方法，尤其是一种高速和低功耗快闪存储器架构及操作方法，属于快闪存储器的技术领域。
背景技术：
对于处理器系统中，它是把许多功能块集成到一个集成电路中。最常用的处理器系统包括一个微处理器或微控制器(CPU)、静态随机存取存储器(SRAM)模块、快闪存储器和其它一些辅助芯片，上述处理器系统安装在同一个主机板中。通常微处理器或微控制器的系统程序是存在快闪存储器中。当系统起动时，系统程序从快闪存储器中下载到静态随机存取存储器(SRAM)模块中，微处理器或微控制器从静态随机存取存储器(SRAM)模块中拿取程序指令。这里采用上述处理步骤的主要原因是快闪存储器的随机读取的速度太慢，快闪存储器的读取速度不能跟微处理器或微控制器(CPU)的速度。因此，一般地就要把程序先下载到静态随机存取存储器(SRAM)模块中；这样的话就要一个静态随机存取存储器(SRAM)在微处理器或微控制器(CPU)和快闪存储器之间，增加了系统成本，同时使得整个处理器系统的功耗较高。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种高速和低功耗快闪存储器架构及操作方法，其结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。按照本发明提供的技术方案，所述高速和低功耗快闪存储器架构，包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线与第二多路选择器相连，所述第二多路选择器上设置若干第二检测放大器，第二多路选择器通过对应的GBL线选择相应列存储分块组内的存储分块后由第二检测放大器放大并转换成数字信号输出存储分块的存储状态；
存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器相连；第一多路选择器上设置若干第一检测放大器，并通过第一检测放大器及对应的GBL线与第二多路选择器相连；第一多路选择器通过对应的BL位线端选择相应的快闪存储比特单元后由第一检测放大器检测放大后通过相应的GBL线输入到第二多路选择器与第二检测放大器内。所述列存储群组内任意BL位线端上连接快闪存储比特单元的数量不多于256个。所述快闪存储比特单元为电子隧穿氧化层快闪存储器。所述第一检测放大器包括电压比较器或电流比较器。一种高速和低功耗快闪存储器架构的操作方法，包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线与第二多路选择器相连，所述第二多路选择器上设置若干第二检测放大器；
存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极 端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器相连；第一多路选择器上设置若干第一检测放大器，并通过第一检测放大器及对应的GBL线与第二多路选择器相连；
对存储分块的操作方法包括对存储分块内行存储群组与列存储群组的操作方法，对行存储群组与列存储群组内快闪存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作；
将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的快闪存储比特单元达到热通道电子注入所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余快闪存储比特单元的电压与所需的热通道电子注入电压不匹配时，以能向所述交叉确定的快闪存储比特单元内写入所需的数据，实现对快闪存储器架构的数据写入操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能测定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余快闪存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群组，实现对快闪存储器架构的数据擦除操作。所述列存储群组内任意BL位线端上连接快闪存储比特单元的数量不多于256个。当对行存储群组与列存储群组交叉确定的快闪存储比特单元读取时，第一操作偏压为5V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为IV，第五操作偏压为OV或浮置。当对行存储群组与列存储群组交叉确定的快闪存储比特单元写入时，第一操作偏压为9V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为5V，第五操作偏压为0V。当对行存储群组与列存储群组交叉确定的快闪存储比特单元擦除时，第一操作偏压为-9V，第二操作偏压为9V，第三操作偏压为0V，第四操作偏压及第五操作偏压均为浮置。所述快闪存储比特单元为电子隧穿氧化层快闪存储器。本发明的优点存储分块内包括若干快闪存储比特单元，快闪存储比特单元规则排布形成行存储群组与列存储群组，WL位线端与行存储群组中每行快闪存储比特单元的控制端相连，BL位线端与列存储群组中每列快闪存储比特单元的漏极端相连，SL位线端与行存储群组及列存储群组的源极端相连；BL位线端通过第一多路选择器与第一检测放大器相连，通过存储分块内的第一检测放大器通过相应GBL线与第二多路选择器相连，第二多路选择器上设置若干第二检测放大器，通过设置BL位线端上快闪存储比特单元的数量能够降低BL位线端上的电容负载，提高检测转换时间，同时，通过第一多路选择器、第一检测放大器、第二多路选择器及第二检测放大器的多层选择放大后，能使得形成快闪存储架构的存储时间能与微处理器或微控制器的读取时间相匹配；结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。
图I为本发明存储分块的结构示意图。图2为本发明的结构示意图。附图标记说明1-第一多路选择器、2-第一检测放大器、3-GBL线、4_第二多路选择器及5-第二检测放大器。
具体实施例方式下面结合具体附图和实施例对本发明作进一步说明。如图2所示为了能够降低功耗，提高读取速度，本发明包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线3与第二多路选择器4相连，所述第二多路选择器4上设置若干第二检测放大器5，第二多路选择器4通过对应的GBL线选择相应列存储分块组内的存储分块后由第二检测放大器5放大并转换成数字信号输出存储分块的存储状态。如图I所示存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器I相连；第一多路选择器I上设置若干第一检测放大器2，并通过第一检测放大器2及对应的GBL线与第二多路选择器4相连；第一多路选择器I通过对应的BL位线端选择相应的快闪存储比特单元后由第一检测放大器2检测放大后通过相应的GBL线输入到第二多路选择器4与第二检测放大器5内。所述GBL线3的数量与第一检测放大器2的数量相一致，第一检测放大器2可以根据存储分块内列存储群组的列数保持一致，也可以少于列存储群组的列数。上述连接后，每行存储分块内的SL位线端可以对应连接，也可以不进行连接，以使得每行存储分块内每个存储分块间保持相对的独立关系。其中，所述列存储群组内任意BL位线端上连接快闪存储比特单元的数量不多于256个，一般地BL位线端上连接的快闪存储器比特单元的个数为128或256个，通过多路选择器选择相应的BL位线端，通过BL位线端选取后，再根据WL位线端与SL位线端的对应配合，就能够实现对相应的快闪存储比特单元进行相应的操作。所述快闪存储比特单元为电子隧穿氧化层快闪存储器。所述当地 检测放大器包括电压比较器或电流比较器。第二检测放大器5也可以采用电压比较器，同时能够输出相应的数字量。上述设置的目的是把BL位线端上的电容负载降低；同时行存储群组与列存储群组构成存储分块，并通过若干第一检测放大器2与对应的GBL线相连，从而将存储分块内快闪存储比特单元的存储状态通过第一多路选择器I及第一检测放大器2选择放大后输出，并经过第二多路选择器4选择及第二检测放大器5放大后快速读取快闪存储比特单元的存储状态，通过设置快闪存储比特单元的数量及多层选择放大，能使得形成快闪存储器架构的状态读取速度与微处理器或微控制器的读取速度匹配。由于第一检测放大器2与第二检测放大器5均包括电压比较器，电压比较器可以看成是一个A/D转换单元，第一检测放大器2的数量根据需要设置，第二检测放大器5起到A/D转换的功能；在电压比较器进行电压比较是一般会有参考电压，电压比较器的另一输入端为快闪存储比特单元的输出电压值；参考电压一般固定，而快闪存储比特单元的输出电压值要从O上升到相应电压时需要相应的时间，而上升时间可以根据转换时间=(电压X电容)/电流，因此通过第一检测放大器2级联放大并设置BL位线上快闪存储比特单元的数量能降低电容，以提高转换时间，以使得快闪存储器架构的读取时间能与处理器系统中的微处理器或微控制器的读取速度相匹配，能够省下现有静态随机存储器，节省成本，降低功耗。对若干存储分块形成的快闪存储器架构进行操作方法包括对存储分块内单个快闪存储比特单元的操作方法，当对不同存储分块内快闪存储比特单元进行所需的操作时，能够达到对整个快闪存储器架构的操作。单个快闪存储比特单元具有控制极、漏极端、源极端及浮栅电极，当加载相应的电压时，能够实现对单个快闪存储比特单元的数据写入、数据写入及数据操作操作。当若干快闪存储比特单元规则排布形成行存储群组与列存储群组后，可以通过下述方式来达到对行存储群组与列存储群组内的单个快闪存储比特单元进行操作。具体地为
对行存储群组与列存储群组内快闪存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作；
将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上；第四操作偏压与第五操作偏压的加载通过多路选择器选中后确定相应的电压；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的快闪存储比特单元达到热通道电子注入所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余快闪存储比特单元的电压与所需的热通道电子注入电压不匹配时，以能向所述交叉确定的快闪存储比特单元内写入所需的数据，实现对快闪存储器架构的数据写入操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能测定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余快闪存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群组，实现对快闪存储器架构的数据擦除操作。从上述操作方法可知，在对快闪存储器架构进行操作写入操作时，将存储分块内WL位线端上加上第一偏压，将第二操作偏压始终加载于SL位线端上；选取行存储群组与列 存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上；第四操作偏压与第五操作偏压的加载通过多路选择器选中后确定相应的电压。其中，BL位线端上电压的加载及选择可以通过GBL线3，通过GBL线3加载后，再通过第一多路选择器I进行选择相应的快闪存储比特单元。当需要对存储分块内快闪存储比特单元进行写入数据及擦除数据时，对存储分块内加载电压与现有加载电压的方式相同；而需要对存储分块内相应快闪存储比特单元的存储状态进行读取时，为了能够提高存储状态，本发明通过第一多路选择器I及第一检测放大器2进行初步选择放大，再通过存储分块外的第二多路选择器4及第二检测放大器5进行再次放大并转换后数字信号输出，通过这种多层选择放大输出的方式能够提高对存储分块内存储状态的读取速度。下面通过具体的操作电压对单个快闪存储比特单元的操作过程进行分析，具体操作电压为当对行存储群组与列存储群组交叉确定的快闪存储比特单元读取时，第一操作偏压为5V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为IV，第五操作偏压为OV或浮置。当对行存储群组与列存储群组交叉确定的快闪存储比特单元写入时，第一操作偏压为9V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为5V，第五操作偏压为0V。当对行存储群组与列存储群组交叉确定的快闪存储比特单元擦除时，第一操作偏压为-9V，第二操作偏压为9V，第三操作偏压为0V，第四操作偏压及第五操作偏压均为浮置。当5V的第一操作偏压加载于相应的WL位线端上，OV第三操作偏压加载于其余的WL位线端上，OV的第二操作偏压加载于SL位线端上，通过多路选择器选中的BL位线端加IV电压，其余的BL位线端电压为OV或浮置。当由BL位线端与WL位线端确定的快闪存储比特单元之前被写入数据，写入的数据存储于浮栅电极中，通过第一操作偏压、第二操作偏压及第四操作偏压的对应配合下，没有电流或很小的电流流过；当快闪存储比特单元之前处于擦除状态时，浮栅电极内没有电子、很少电子或正离子被存储在浮栅电极中，通过第一操作偏压、第二操作电压及第四操作偏压的对应配合下，有较大的电流流过，从而通过第一检测放大器2及第二检测放大器5放大转换后能区分快闪存储比特单元中存储的是“I”或者“O”，实现对行存储群组与列存储群组内快闪存储比特单元的数据读取操作。当9V的第一操作偏压加载到WL位线端、OV的第三操作偏压加载于其余的WL位线端，OV的第二操作偏压加载于SL位线端，5V的第四操作偏压加载于选中的BL位线端，OV的第五操作偏压加载于其余的BL位线端；通过第一操作偏压、第二操作偏压及第三操作偏压的对应配合，能通 过热通道电子注入(hot channel electron injiection)将电子穿过二氧化硅进入浮栅电极内，热通道电子注入为工艺中常用的写入操作手段，能够实现对单个快闪存储比特单元的数据写入；而与第三操作偏压及第五操作偏压相连的快闪存储比特单元由于所需的热通道电子注入电压不匹配，其余的快闪存储比特单元不能进行写入操作，避免对其他快闪存储比特单元写入数据时的干扰。当-9V的第一操作偏压加载到WL位线端上，OV的第三操作偏压加载到其余的WL位线端，9V的第二操作偏压加载于SL位线端上，第四操作偏压与第五操作偏压均为浮置电压，通过第一操作偏压与第二操作偏压的对应配合下，能达到FN (Fowler-Nordheim)隧道效应所需的电场，快闪存储器比特单元中的浮栅电极中的电子就会流出到SL位线端，以达到擦除浮栅电极中的存储目的。由于第三操作偏压是0V，第二操作偏压与第三操作偏压间的电压值不能达到FN隧道效应所需的电压，因此行存储群组与列存储群组内其余的快闪存储比特单元不会被擦除。由于第四操作偏压与第五操作偏压均为浮置电压状态，第一操作偏压与一行中所有快闪存储比特单元的控制端相连，第三操作电压与所有快闪存储比特单元的源极端相连，因此在擦除时，会将加载第一操作偏压对应行存储群组中的快闪存储比特单元均进行擦除。本发明存储分块内包括若干快闪存储比特单元，快闪存储比特单元规则排布形成行存储群组与列存储群组，WL位线端与行存储群组中每行快闪存储比特单元的控制端相连，BL位线端与列存储群组中每列快闪存储比特单元的漏极端相连，SL位线端与行存储群组及列存储群组的源极端相连；BL位线端通过第一多路选择器I与第一检测放大器2相连，通过存储分块内的第一检测放大器2通过相应GBL线3与第二多路选择器4相连，第二多路选择器4上设置若干第二检测放大器5，通过设置BL位线端上快闪存储比特单元的数量能够降低BL位线端上的电容负载，提高检测转换时间，同时，通过第一多路选择器I、第一检测放大器2、第二多路选择器4及第二检测放大器5的多层选择放大后，能使得形成快闪存储架构的存储时间能与微处理器或微控制器的读取时间相匹配；结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。
权利要求
1.ー种高速和低功耗快闪存储器架构，其特征是包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线与第二多路选择器(4)相连，所述第二多路选择器(4)上设置若干第二检测放大器(5)，第二多路选择器(4)通过对应的GBL线选择相应列存储分块组内的存储分块后由第二检测放大器(5)放大并转换成数字信号输出存储分块的存储状态； 存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器(I)相连；第一多路选择器(I)上设置若干第一检测放大器(2)，并通过第一检测放大器(2)及对应的GBL线与第二多路选择器(4)相连；第一多路选择器(I)通过对应的BL位线端选择相应的快闪存储比特单元后由第一检测放大器(I)检测放大后通过相应的GBL线输入到第二多路选择器(4 )与第二检测放大器(5 )内。
2.根据权利要求I所述的高速和低功耗快闪存储器架构，其特征是所述列存储群组内任意BL位线端上连接快闪存储比特单元的数量不多于256个。
3.根据权利要求I所述的高速和低功耗快闪存储器架构，其特征是所述快闪存储比特单元为电子隧穿氧化层快闪存储器。
4.根据权利要求I所述的高速和低功耗快闪存储器架构，其特征是所述第一检测放大器(I)包括电压比较器或电流比较器。
5.ー种高速和低功耗快闪存储器架构的操作方法，其特征是包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线与第二多路选择器(4)相连，所述第二多路选择器(4)上设置若干第二检测放大器(5 ); 存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器(I)相连；第一多路选择器(I)上设置若干第一检测放大器(2)，并通过第一检测放大器(2)及对应的GBL线与第二多路选择器(4)相连； 对存储分块的操作方法包括对存储分块内行存储群组与列存储群组的操作方法，对行存储群组与列存储群组内快闪存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作； 将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上； 当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的快闪存储比特单元达到热通道电子注入所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余快闪存储比特单元的电压与所需的热通道电子注入电压不匹配时，以能向所述交叉确定的快闪存储比特单元内写入所需的数据，实现对快闪存储器架构的数据写入操作； 当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能測定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余快闪存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作； 当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群 组，实现对快闪存储器架构的数据擦除操作。
6.根据权利要求5所述的高速和低功耗快闪存储器架构的操作方法，其特征是所述列存储群组内任意BL位线端上连接快闪存储比特单元的数量不多于256个。
7.根据权利要求5所述的高速和低功耗快闪存储器架构的操作方法，其特征是当对行存储群组与列存储群组交叉确定的快闪存储比特单元读取时，第一操作偏压为5V，第二操作偏压为OV,第三操作偏压为0V,第四操作偏压为IV,第五操作偏压为OV或浮置。
8.根据权利要求5所述的高速和低功耗快闪存储器架构的操作方法，其特征是当对行存储群组与列存储群组交叉确定的快闪存储比特单元写入时，第一操作偏压为9V，第二操作偏压为0V,第三操作偏压为0V,第四操作偏压为5V,第五操作偏压为0V。
9.根据权利要求5所述的高速和低功耗快闪存储器架构的操作方法，其特征是当对行存储群组与列存储群组交叉确定的快闪存储比特单元擦除时，第一操作偏压为-9V，第二操作偏压为9V，第三操作偏压为0V，第四操作偏压及第五操作偏压均为浮置。
10.根据权利要求5所述的高速和低功耗快闪存储器架构的操作方法，其特征是所述快闪存储比特单元为电子隧穿氧化层快闪存储器。
全文摘要
本发明涉及一种高速和低功耗快闪存储器架构及操作方法，其包括若干存储分块，每列存储分块组均通过相应的GBL线与第二多路选择器相连，第二多路选择器上设置若干第二检测放大器，存储分块内包括若干快闪存储比特单元，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器相连；第一多路选择器上设置若干第一检测放大器。本发明结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。
文档编号G11C11/413GK102664040SQ20121009858
公开日2012年9月12日 申请日期2012年4月1日 优先权日2012年4月1日
发明者方芳, 方英娇, 雷杰米 申请人:无锡来燕微电子有限公司