专利名称：用于基于2.5d/3d系统芯片的宽i/o dram的dram测试架构的制作方法
技术领域：
本发明总的来说涉及电子电路。具体地，本发明包括用于2. OT/3D系统芯片中的动态随机存取存储器(DRAM)的测试工艺。
背景技术：
通过传统的二维(2D)计算机芯片，处理器和随机存取存储器(RAM)位于相同的平·面上并经由封装衬底连接。然而，随着电子工业的发展，芯片现在利用经由中介片连接于处理器的顶部(3D)或靠近处理器(2.5D)的三维-宽输入/输出动态随机存取存储器。在这种情况下，三维内的布置减少了两个部件之间的互连电容。
发明内容
实施例包括2. 5D和3D测试架构。2. 5D测试架构实施例包括中介片、逻辑管芯和存储管芯。中介片被安装在封装衬底上。逻辑管芯被安装在中介片上；逻辑管芯包括包裹有处理器测试外壳(wrapper)的控制逻辑。处理器测试外壳启动控制逻辑的测试部件。存储管芯还安装在中介片上。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑。控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。优选地，逻辑管芯还包括边界扫描测试外壳，被配置为包裹处理器测试外壳，边界扫描测试外壳被配置为启动电路板的测试部件。优选地，通道选择/旁路逻辑被配置为针对逻辑管芯与存储管芯之间的互连测试选择单独的通道。优选地，处理器测试外壳还包裹至少一个测试外壳寄存器、测试外壳指令寄存器和逻辑-数据适配器。优选地，处理器测试外壳具有串行测试访问机制。优选地，处理器测试外壳具有并行测试访问机制。优选地，控制逻辑是片上系统。优选地，控制逻辑还包括宽输入/输出控制器。优选地，处理器测试外壳是电气电子工程师学会(IEEE)标准1500测试外壳。优选地，边界扫描测试外壳是电气和电子工程师协会标准1149. I测试外壳。3D测试架构包括逻辑管芯和存储管芯。逻辑管芯安装在封装衬底上。逻辑管芯包括包裹有处理器测试外壳的控制逻辑。处理器测试外壳启动控制逻辑的测试部件。存储管芯安装在逻辑管芯上。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑，控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。优选地，逻辑管芯还包括边界扫描测试外壳，被配置为包裹处理器测试外壳，边界扫描测试外壳被配置为启动电路板的测试部件 。优选地，通道选择/旁路逻辑被配置为针对逻辑管芯与存储管芯之间的互连测试选择单独的通道。优选地，处理器测试外壳还包裹至少一个测试外壳寄存器、测试外壳指令寄存器和逻辑-数据适配器。优选地，处理器测试外壳具有串行测试访问机制。优选地，处理器测试外壳具有并行测试访问机制。优选地，控制逻辑是片上系统。优选地，控制逻辑还包括宽输入/输出控制器。优选地，处理器测试外壳是电气电子工程师学会(IEEE)标准1500测试外壳。一种工艺实现用于宽输入/输出堆叠DRAM管芯的测试架构的设计。在封装衬底上安装中介片。在中介片上安装逻辑管芯。逻辑管芯包括包裹有处理器测试外壳的控制逻辑。处理器测试外壳被配置为启动控制逻辑的测试部件。在中介片上安装存储管芯。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑；控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。
图I示出了 3D系统实施例。图2示出了 2. 系统实施例。图3是用于单个宽输入/输出DRAM通道的测试(DFT)架构设计的框图。图4详细说明了用于单个宽输入/输出DRAM管芯的测试架构设计的实施。图5示出了用于宽输入/输出堆叠DRAM管芯的测试架构设计的实施。图6示出了用于宽输入/输出堆叠DRAM管芯的测试架构设计的逻辑到数据适配器的实施。图7示出了实现用于宽输入/输出堆叠DRAM管芯的测试架构设计的工艺。
具体实施例方式本公开的一个方面包括用于堆叠管芯的测试架构。堆叠管芯包括宽输入/输出动态随机存取存储器和其它逻辑管芯。这种测试架构能够进行各个管芯的测试以及管芯之间的互连测试。测试架构的一些实施例符合2. 5D/3D管芯的板级集成的电气电子工程师学会(IEEE) 1149. I标准测试访问端口和边界扫描架构。用于IEEE1149. I的行业标准名称是联合测试行动小组(JTAG)。实施例使面积开销(area overhead)最小同时重新使用芯片上系统(“S0C”)测试基础结构和测试图样。然而，其它实施例与没有测试访问端口(TAP)控制器的宽I/O DRAM扫描控制和寄存器交互。在多个部分中描述下列实施例。此外，通过使用已知的用于互补金属氧化物半导体(CMOS)晶体管的集成电路(IC)技术在由单晶硅制成的半导体衬底上形成组成下列实施例的每个功能块的电路兀件。下文将参照附图描述本公开的实施例。在用于描述实施例的所有附图中，相同的部件原则上通过类似的参考数字表示，从而省略其详细描述。现在，转向图I所示根据本公开实施例构造和操作的3D芯片系统1000的实施例。3D芯片系统是其中的部件以三维(长、宽和高)连接的系统。如图I所示，在3D芯片系统1000中，宽I/O DRAM 1300经由经由微凸块1250堆叠在处理器1200的顶部上。处理器1200类似地经由C4凸块(焊料凸块)1150堆叠在封装衬底1100上。封装衬底1100是利用球栅阵列(BGA) 1050安装的表面。如下所讨论的，可以在3D芯片系统1000中使用本公开的测试实施例。·
类似地，可以结合图2所示根据本公开实施例构造和操作的2. 5D芯片系统2000来使用测试实施例。2. 5D芯片系统2000是其中诸如处理器2200和动态随机存取存储器2300的部件经由中介片2400三维连接至封装衬底2100的系统。如图2所示，部件处理器2200和DRAM 2300经由微凸块2250堆叠在中介片2400的顶部上。中介片2400类似地经由C4凸块2150堆叠在封装衬底2100上。封装衬底2100是利用球栅阵列(BGA) 2050安装的表面。如下所讨论的，可以在2. 5D芯片系统2000中使用本公开的测试实施例。图3示出了根据本公开实施例构造和操作的用于单个宽输入/输出DRAM通道的测试(DFT)架构的设计。在该2. 实施例中，逻辑管芯3200和动态随机存取存储器管芯3300安装在中介片3400上。本领域的技术人员应该理解，这里描述的原理同样可以应用于3D实施例。在该实施例中，逻辑管芯3200包括包裹有处理器测试外壳3110的处理器3200。处理器测试外壳3110是电气电子工程师学会(IEEE)标准1500测试外壳。处理器测试外壳3110还可以包裹至少一个测试外壳寄存器3120A-B、测试外壳指令寄存器(WIR)3130以及逻辑-数据适配器(logic to data adapter) 3140。处理器3200是包括宽输入/输出控制器和物理层(PHY)的芯片上系统。处理器测试外壳3110启动嵌入式核心和相关电路的测试再使用和集成。处理器测试外壳3110在寻址模拟电路之前，并集中于促进芯片上系统的数字方面的有效测试。此夕卜，处理器测试外壳3110具有串行和并行测试访问机制(TAM)以及适用于测试核心、片上系统互连和电路的一套丰富的指令。此外，处理器测试外壳3110包括启动核心隔离和保护的部件。在一些实施例中，测试外壳指令寄存器3130是IEEE 1500测试外壳指令寄存器。图6示出了根据本公开实施例构造和操作的测试外壳指令寄存器3130和逻辑-数据适配器3140的实施。返回至图3，逻辑管芯3200还包括边界扫描测试外壳3150。在一些实施例中，边界扫描测试外壳3150是被设计为启动电路板的测试部件的IEEE标准1149. I测试外壳架构和访问机制。边界扫描测试外壳3150包裹处理器测试外壳3110、边界寄存器3160、边界扫描测试外壳指令寄存器3170以及任何输入/输出焊盘3180。边界扫描测试外壳指令寄存器3170是IEEEl 149. I测试外壳指令寄存器。通过逻辑/处理器管芯3200上的控制逻辑3200控制通道选择/旁路逻辑3330和边界扫描寄存器3320。控制逻辑3200通过测试外壳指令寄存器3130或直接通过顶层边界扫描指令寄存器3170来控制。本领域的技术人员应该理解，逻辑管芯管脚连接至中介片3100或具有边界扫描逻辑的衬底。逻辑测试管脚(未示出)连接至用于已知好管芯(KGD)测试的探测焊盘和用于FT/KGS测试的C4凸块。动态随机存取存储器管芯3300包括动态随机存取存储器3310、DRAM边界扫描寄 存器3320、DRAM通道选择/旁路逻辑3330以及输入/输出焊盘3340。DRAM通道选择/旁路逻辑3330用作逻辑管芯3200与DRAM管芯3300之间的接口。还应该理解的是，可以为逻辑管芯3200与DRAM管芯3300之间的互连测试选择单独的通道。图4详细说明了根据本公开实施例构造和操作的用于单个宽输入/输出DRAM管芯的测试架构设计的实施。该2. 实施例还描述了图3的DRAM管芯。本领域的技术人员应该理解，这里描述的原理还可以应用于3D实施例。在该实施例中，逻辑管芯3200和动态随机存取存储器管芯3300安装在中介片3100上。DRAM管芯3300的每个管芯具有四条通道，并且在每条通道中具有四个存储体(bank)。每条通道均具有独立的边界扫描信号，并且所有通道之间仅共享SSEN信号(全局扫描使能)。图5示出了根据本公开实施例构造和操作的用于宽输入/输出堆叠DRAM管芯的测试架构设计的实施。尽管本领域的技术人员理解这里描述的原理同样可应用于3D实施例，但是该实施例作为2. 5D实施例来描述。在该实施例中，逻辑管芯3200和动态随机存取存储器管芯3300A-D安装在中介片3400上。DRAM管芯3300A-D的每个管芯均具有四条通道，并且在每条通道中具有四个存储体。每条通道均具有独立的边界扫描信号，并且所有通道之间仅共享SESN信号(全局扫描使能)。由于在宽输入/输出DRAM堆叠中总共存在四个管芯，所以总共存在十六条通道，以及用于每条通道的16个芯片选择(CS)管脚。管芯之间的通道可以共享相同的边界扫描管脚。图6示出了根据本公开实施例构造和操作的用于宽输入/输出堆叠DRAM管芯的测试架构的测试外壳指令寄存器(WIR)3130和逻辑-数据适配器3140的实施。可以在2. 5D或3D实施例中使用该实施例。图7示出了实现用于宽输入/输出堆叠DRAM管芯的测试架构设计的工艺7000。在块7200中，工艺7000在封装衬底上安装中介片。在块7004中，在中介片上安装逻辑管芯。逻辑管芯包括包裹有处理器测试外壳的控制逻辑。处理器测试外壳被配置为启动控制逻辑的测试部件。在块7006中，在中介片上安装存储管芯。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑；控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。提供实施例的先前描述以使本领域的技术人员时限本发明。对这些实施例的各种修改于本领域的技术人员来说是显而易见的，并且本文限定的一般原理可应用于其它实施 例而不使用创造性劳动。因此，本公开不用于限制本文示出的实施例，但是符合本文公开的原理和新颖特征一致的最宽泛的范围。
权利要求
1.一种2. ro测试架构，包括 中介片，安装在封装衬底上； 逻辑管芯，安装在所述中介片上，所述逻辑管芯包括包裹有处理器测试外壳的控制逻辑，所述处理器测试外壳被配置为启动所述控制逻辑的测试部件； 存储管芯，安装在所述中介片上，所述存储管芯包括动态随机存取存储器和通道选择/旁路逻辑，所述控制逻辑经由所述通道选择/旁路逻辑连接至所述动态随机存取存储器，通过所述处理器测试外壳来控制所述通道选择/旁路逻辑。
2.根据权利要求I所述的2.5D测试架构，其中，所述逻辑管芯还包括 边界扫描测试外壳，被配置为包裹所述处理器测试外壳，所述边界扫描测试外壳被配置为启动电路板的测试部件。
3.根据权利要求2所述的2.5D测试架构，其中，所述通道选择/旁路逻辑被配置为针对所述逻辑管芯与所述存储管芯之间的互连测试选择单独的通道。
4.根据权利要求3所述的2.5D测试架构，其中，所述处理器测试外壳还包裹至少一个测试外壳寄存器、测试外壳指令寄存器和逻辑-数据适配器。
5.一种3D测试架构，包括 逻辑管芯，安装在封装衬底上，所述逻辑管芯包括包裹有处理器测试外壳的控制逻辑，所述处理器测试外壳被配置为启动所述控制逻辑的测试部件； 存储管芯，安装在所述逻辑管芯上，所述存储管芯包括动态随机存取存储器和通道选择/旁路逻辑，所述控制逻辑经由所述通道选择/旁路逻辑连接至所述动态随机存取存储器，通过所述处理器测试外壳来控制所述通道选择/旁路逻辑。
6.根据权利要求5所述的3D测试架构，其中，所述逻辑管芯还包括 边界扫描测试外壳，被配置为包裹所述处理器测试外壳，所述边界扫描测试外壳被配置为启动电路板的测试部件。
7.根据权利要求6所述的3D测试架构，其中，所述通道选择/旁路逻辑被配置为针对所述逻辑管芯与所述存储管芯之间的互连测试选择单独的通道。
8.根据权利要求7所述的3D测试架构，其中，所述处理器测试外壳还包裹至少一个测试外壳寄存器、测试外壳指令寄存器和逻辑-数据适配器。
9.根据权利要求8所述的3D测试架构，其中，所述处理器测试外壳具有串行测试访问机制。
10.一种方法，包括 在封装衬底上安装中介片； 在所述中介片上安装逻辑管芯，所述逻辑管芯包括包裹有处理器测试外壳的控制逻辑，所述处理器测试外壳被配置为启动所述控制逻辑的测试部件； 在所述中介片上安装存储管芯，所述存储管芯包括动态随机存取存储器和通道选择/旁路逻辑，所述控制逻辑经由所述通道选择/旁路逻辑连接至所述动态随机存取存储器，通过所述处理器测试外壳来控制所述通道选择/旁路逻辑。
全文摘要
本发明公开了用于基于2.5D/3D系统芯片的宽I/O DRAM的DRAM测试架构，包括逻辑管芯和存储管芯。在2.5D结构中，逻辑管芯和存储管芯安装在中介片上。在3D结构中，存储管芯安装在逻辑管芯上。逻辑管芯包括包裹有处理器测试外壳的控制逻辑。处理器测试外壳启动控制逻辑的测试部件。存储管芯还安装在中介片上。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑。控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。
文档编号G11C29/56GK102956273SQ20121029139
公开日2013年3月6日 申请日期2012年8月15日 优先权日2011年8月17日
发明者桑迪·库马·戈埃尔 申请人:台湾积体电路制造股份有限公司