用于时间测量的电荷流电路的制作方法

专利名称：用于时间测量的电荷流电路的制作方法
用于时间测量的电荷流电路
相关串请的交叉引用
本申请在法律允许的最大程度上要求对通过引用而结合于此的、于2011年10月 6日提交的第11/59025号法国专利申请的优先权。技术领域
本公开内容主要地涉及电子电路，并且更具体地涉及形成一种实现可控地保持用 于时间测量的电荷的电路。
背景技术：
在许多应用中，希望具有代表在两个事件之间流逝的时间的信息(假设它是准确 或者近似测量)。一个应用例子涉及尤其对媒体的访问权的时间管理。
获得代表流逝时间的这一信息常规地需要例如借助电池供电的电子电路的时间 测量以免在电路关断时失去信息的跟踪。
将希望具有即使未向电子测量电路供电却仍然操作的时间测量。
例如在专利申请W02008012459中已经提供一种电子设备，在该电子设备中，通过 测量电容存储元件的向它的电介质空间中泄漏的电荷来确定在两个事件之间流逝的时间， 该电容存储元件具有与电容性电荷流元件的电极连接的电极。在向设备供电时对存储元件 充电，并且当再次向设备供电时测量它在电源中断之后的残留电荷。这一残留电荷视为代 表在两个设备供电时间之间流逝的时间。
电荷流元件在它的电介质空间中包括更小厚度的区域，该区域能够通过隧道效应 让电荷泄漏。存储元件放电速度与流元件泄漏区域的尺度有关。具体而言，存储元件放电 速度随着泄漏区域的厚度减少和/或随着泄漏区域的(俯视)表面增加而增加。
一个弊端在于泄漏区域的尺寸设定在实践中显著地依赖于考虑的技术制造工艺。 实际上，电荷留置电路一般集成于包括诸如存储器、逻辑块等其它部件的芯片上。为了避免 增加芯片制造成本，尝试形成电荷留置电路而相对于其它部件的制造步骤而言无附加制造 步骤。在一些近来的技术工艺中，即使流元件的泄漏区域的表面积减少至最小值，可用来形 成泄漏区域的电介质层仍然太薄而无法使存储元件缓慢放电。因而时间测量在缺乏电源时 仅可能持续很短时间从而不足以适应多数应用。发明内容
因此，一个实施例提供用于时间测量的电荷流元件，从而克服已知电荷流元件的 弊端中的所有或者部分弊端。
另一实施例提供一种无论考虑的技术制造工艺如何都可以形成的泄漏速度低的 电荷流元件。
另一实施例提供一种可控用于时间测量的电荷留置电路。
因此，一个实施例提供一种用于时间测量的电荷流电路，该电路包括电串联的多个基本电容性元件，每个基本电容性元件经过它的电介质空间泄漏。
根据一个实施例，每个基本电容性元件包括第一电极、电介质层和第二电极的堆叠，所述电介质层包括能够通过隧道效应让电荷流动的更小厚度的至少一个区域。
根据一个实施例，第一电极形成于集成电路芯片的相同第一传导或者半导体级中，并且第二电极形成于芯片的相同第二传导级中。
根据一个实施例，电介质层包括氧化物-氮化物-氧化物堆叠，更小厚度的区域由硅氧化物制成。
根据一个实施例，第一和第二电极由多晶硅制成。
根据一个实施例，第一电极是半导体衬底的区域，并且第二电极由多晶硅制成。
根据一个实施例，每个基本电容性元件具有范围在1*1(Γ15与5*1(Γ15法拉之间的电容。
另一实施例提供一种用于时间测量的电荷留置电路，该电路包括连接到上文提到的类型的电荷流电路的电容电荷存储元件。
根据一个实施例，电容存储元件具有范围在10*1(Γ12与100*1(Γ12法拉之间的电容。
根据一个实施例，电荷留置电路还包括连接到存储元件和流电路共有的浮动节点的电容性初始化元件。
根据一个实施例，电容性初始化元件具有范围在10*1(Γ15与100*1(Γ15法拉之间的电容。
根据一个实施例，电荷留置电路还包括用于测量存储元件的残留电荷的器件，该器件包括连接到电荷流电路的两个相继电容性元件共有的每个节点的比较器，该比较器能够比较该节点的电压与阈值。
另一实施例提供一种形成于半导体衬底内部和上面的集成电路芯片，该集成电路芯片包括非易失性存储器单元；包括MOS晶体管的逻辑块；以及上述类型的用于时间测量的电荷留置电路。
将在结合附图对具体实施例的下文非限制描述中具体讨论前述和其它特征及优


图1是能够可控地保持用于时间测量的电荷的电路的一个例子的电路图2Α至2D是示出了方法的步骤的截面图，该方法用于制造用于时间测量的电荷流元件的一个例子；
图3是可控地保持用于时间测量的电荷的电路的一个实施例的电路图4是示出了用于时间测量的电荷流元件的一个实施例的横截面图5是示出了图4的电荷流元件的一个替代实施例的俯视图；并且
图6是示出了用于时间测量的电荷流元件的另一实施例的横截面图。
具体实施方式
为了清楚，已经在附图中用相同标号表示相同元件，并且另外如在集成电路的表示中常见的那样，各种附图未按比例。另外仅已经示出并且将描述对于理解本发明有用的 那些元件。具体而言，上文详述描述的电路生成的时间测量的目的地，描述的实施例与这样 的时间测量的常见应用兼容。
图1是能够可控地保持用于时间测量的电荷的电路10的一个例子的电路图。电 路10包括第一电容性元件Cl，具有连接到浮动节点F的第一电极11并且具有连接到电 压施加端子13的第二电极12 ;以及第二电容性元件C2，具有连接到节点F的第一电极14 和连接到电压施加端子16的第二电极15。电路10还包括第三电容性元件C3，具有连接 到节点F的第一电极17并且具有连接到电压施加端子19的第二电极18，而且让它的电介 质空间按照它的电容率和/或按照它的厚度设计成沿着时间具有不可忽略的泄漏。电容性 元件Cl具有比元件C3的电荷留置电容更大的电荷留置电容，并且电容性元件C2具有比元 件C3的电荷留置电容更大、但是比元件Cl的电荷留置电容更小的电荷留置电容。
电容性元件Cl (存储元件)的功能是存储电荷。电容性元件C3 (流元件)的功能 是相对于存储元件Cl的电极11到接地的直接连接，相对缓慢地对存储元件Cl放电。电容 性元件C2的功能是允许向存储元件Cl中注入电荷而又避免通过在节点F与端子13之间 施加电源电压对存储元件Cl的直接充电所致的针对流元件C3的所得应力。
在电荷留置阶段的初始化步骤中，端子13和19处于参考电压(例如接地)，并且 向端子16施加高电源电压(相对于接地为正)，这引起电容性元件Cl的充电。作为变化， 为了对元件Cl充电，端子19可以接地，并且端子16和13可以相对于接地分别设置成正和 负电压。
当不再在端子16与13之间施加电源电压时，例如当不再向电路供电时，存储元件 Cl经过流元件C3以受控方式(相对缓慢)放电。应当注意也可以在仍向电路供电之时提 供受控放电阶段。在放电阶段中，端子13、16和19可以左浮动或者设置成相同参考电压 (例如接地)。
在读取步骤中，在放电阶段之后，测量存储元件Cl的残留电荷(为了测量，必须向 设备供电)。元件Cl的残留电荷被视为代表在初始化步骤结束与读取步骤之间流逝的时 间。
可以提供重置步骤以经过电容性元件C2对存储元件Cl完全放电。为了实现这一 点，端子19和16可以接地，并且端子13可以设置成高电源电压(例如Valim)。作为变化， 端子19可以接地，并且端子13和16可以相对于接地分别设置成正和负电压。
也可以例如出于测量电路测试目的而提供存储元件Cl (经过流元件C3)放电的加 速受控阶段。为了实现这一点，端子19可以接地，并且端子13和16可以相对于接地偏置 成相同正电压(例如范围在接地电压与电压Valim之间的电压)。
在上文提到的专利申请W0200812459中进一步详述关于图1描述的类型的用于时 间测量的电荷留置电路的实施和操作例子。这一文献尤其描述如下电路的例子，该电路能 够测量存储元件Cl的残留电荷并且推断相对于在电荷留置阶段的初始化步骤结束与读取 步骤之间流逝的时间而言的信息。
这里更具体考虑受控电荷流的电容性元件C3的形成。
图2A至图2D是示出了方法的步骤的横截面图，该方法用于制造用于时间测量的 电容性电荷流元件C3的例子。在这一例子中，在制造半导体芯片的技术工艺中形成元件C3，这些半导体芯片包括非易失性存储器和基于MOS晶体管的逻辑块二者(在附图中未示出)。芯片由例如由硅制成的衬底21形成。非易失性存储器至少部分形成于例如由硅氧化物制成的绝缘层23上。层23例如包括根据目前称为STI (浅沟槽隔离)的绝缘区域形成技术在衬底的上部分中形成的绝缘阱。然而可以使用任何其它用于形成适配型厚度的绝缘层23。每个存储器单元包括从层23的上表面按以下顺序叠加的、在第一多晶硅级Pl中形成的下电极、与第一 ONO电介质级对应的氧化物-氮化物-氧化物堆叠(例如硅氧化物-硅氮化物-硅氧化物)和在第二多晶硅级P2中形成的上电极。MOS晶体管包括在恰当掺杂的衬底区域上方按以下顺序叠加的在厚度比ONO级更小的第二电介质级GOl中形成的硅氧化物层(栅极绝缘体)和在级P2中形成的多晶硅栅极。
期望形成电荷流元件C3而没有相对于存储器单元和MOS晶体管制造步骤而言的附加步骤，也就是说，仅使用上文提到的传导和绝缘级。
在图2中所示制造流元件C3的步骤中，绝缘硅氧化物阱23 (STI)形成于衬底21 的上部分中，并且第一电极18在多晶硅级Pl中形成于阱23的表面。电极18涂覆有在ONO 级中形成的电介质层25。树脂掩模27形成于电介质层25的表面从而界定如俯视的那样与流元件C3的泄漏区域重合的窗口。应当注意层23未必是STI型阱而是可以通过任何用于形成绝缘层的适配型方法来形成。然而将确立在衬底与电极18之间的电介质厚度(或者等效厚度)至少等于电容性元件C2的电介质的厚度。
图2B图示了如下步骤，在该步骤期间，通过蚀刻来去除电介质层25的非掩模区域 (该蚀刻在电极18的多晶硅Pl上停止)。然后去除树脂掩模27。
图2C图示了在已经在先前步骤去除层25的部分的位置形成在级GOl中形成电介质层29的步骤。作为例子，可以例如根据目前称为RTP的快速热处理方法通过氧化物生长来形成级GOl。
图2D图示了在多晶硅级P2中流元件C3的上电极17的形成。
限定元件C3的泄漏区域的层29应当按照它的厚度和/或按照它的电介质电容率适配，从而通过隧道效应让电荷在电极17与18之间流动。电荷流速应当不可忽略，但是充分缓慢以实现存储元件Cl (图3)的低放电，并且由此实现时间测量在缺乏电源时持续大量时间段(例如若干小时或者天)。
在近来的一些技术工艺中，氧化物GOl的厚度为2nm级，这即使泄漏区域29的表面积(在俯视图中)减少仍然不足以使存储Cl能够缓慢放电。作为例子，对于2nm氧化物厚度GOl而言,存储元件Cl的放电时间为一秒级,而对于氧化物GOl的3nm厚度而言它为若干小时。
为了克服这一弊端，提供一种用于时间测量的电荷流元件，其包括多个串联连接的电容性元件而每个电容性元件经过它的电介质空间泄漏的。
图3是能够可控地保持用于时间测量的电荷的电路30的一个实施例的电路图。电路30与图1的电路10不同在于电路10的流元件C3已经替换为包括多个串联连接的电容性元件C3/ (i范围从I到η并且η为大于I的整数)的流元件C3’，其中每个电容性元件 C3/向它的电介质空间中泄漏。
本发明人已经观测 到当串联布置关于图1和图2Α至图2D描述的类型的电容性电荷流元件时，电荷在通过隧道效应泄漏期间所见电阻与电容性元件数目成比例增加，因此引起存储元件Cl的放电速度呈指数减少。
在功能上，可以用与图1的电路10相同的方式(也就是说，通过在端子13、16和 19上施加适配型电压)使用图3的电荷留置电路30，可以提供初始化电荷留置阶段的步骤、存储元件Cl的受控放电阶段、读取元件Cl的残留电荷的步骤、重置步骤和元件Cl的加速受控放电步骤。
在图3的例子中，多个比较器CP^ (j范围从I到η-1)连接到流元件C3’的中间节点Fp在读取阶段中，每个比较器CP^接收电容性元件C3/和C3;共有的节点匕的电压作为输入，并且将这一电压与阈值进行比较。在一个实施例中，为所有比较器设置相同比较阈值(例如小于在对存储节点Cl充电时节点Flri取得的电压)。每个比较器CP^在输出端子O]上提供二进制信息。当存储元件Cl放电时，开关将从比较器CPlri开始一个接着另一个切换。在端子上可用的所有二进制信息形成的二进制字(η-1位)提供相对于存储元件Cl的充电状态，并且因此提供相对于从元件Cl的放电阶段开始流逝的时间而言的数据。 这一测量电路相对于用于测量跨接元件Cl直接连接的残留电荷的电路而言具有简单设计的优点。然而提供任何其它能够测量电容器Cl的残留电荷并且推断相对于流逝时间而言的数据的电路将在本领域技术人员的能力内。
为了电路30的恰当操作，节点F和中间节点匕优选为浮动，也就是被电介质空间从电压的任何施加端子分离并且未直接连接到半导体芯片衬底的非绝缘区域(在该情况下，向衬底中的泄漏可以超过经过流元件C3’的泄漏)。
作为实施例例子，存储元件Cl的电容范围在10*1(Γ12与100*1(Γ12法拉之间(从 10到100皮法拉(picofarad))(例如在50*10_12法拉级)。初始化元件C2的电容范围在 10村0_15与100*1(Γ15法拉之间(从10到100毫微微法拉)(例如在50*1(Τ15法拉级)，并且每个基本电容性元件C3/的电容范围在1*10_15与5*10_15法拉之间(从I到5毫微微法拉)(例如在2*1(Γ15法拉级)。
在所有情况下，由于所用电介质厚度，所有电容性元件Cl和C2相对于元件C3’的寄生泄漏而言具有可忽略的寄生泄漏(经过它们的电介质空间)。作为例子，通过使用目前用来形成非易失性存储器单元(该存储器单元能够留置数据持续至少20年的时间段)的氧化物作为电介质来形成元件C2的电容，而经过元件C3’的电荷流的持续时间可以是数天级。另外，元件Cl的电介质的厚度大于元件C2的电介质的厚度，经过元件Cl的寄生泄漏如与经过流元件C3’的泄漏相比绝对可忽略。
图4是示出了用于时间测量的电荷流元件C3’的一个实施例的截面图。在图4的例子中，元件C3’包括三个串联连接的电容性元件C3/、C32’和C33’ (每个电容性元件C3/ 向它的电介质空间中泄漏)。每个元件C3/是在集成电路芯片的传导级Pl和P2中以及电介质级ONO和GOl中形成的关于图2D描述的类型的元件。元件C3/并排放置并且由它们的下电极(级Pl)和由它们的上电极(级P2)每两个交替地连接。在这一例子中，元件 C3/和C32’的下电极(级Pl)是同一个，并且元件C32’和C33’的上电极(级P2)是同一个。元件C3/的上电极(级Pl)旨在于连接到节点F(图3)，并且元件C3/的下电极(级 P2)旨在于连接到端子13。
图5是示出了图4的电荷流元件C3’的一个替代实施例的俯视图。在这一变化中，元件C3’包括十五个串联连接的电容性元件C3/ (每个电容性元件C3/向它的电介质空间中泄漏)。如图5中所示，元件C3i’并排放置并且在俯视图中在蜿蜒形状中布置。这一配置实现减少电荷流元件占用的表面积。
在一个实施例中，存储元件Cl (图3)的电介质的厚度范围在15与20nm之间，电容性初始化元件C2 (图3)的电介质厚度范围在7与IOnm之间，电介质级GOl的厚度在2nm 级，并且泄漏区域29在俯视图中的表面积是近似从O. 3到O. 4 μ mXO. 4到O. 5 μ m(例如 O. 38 μ mX 0.46 μ m)的方形或者矩形表面。
关于图4和图5描述的实施例的优点在于它们相对于组合非易失性存储器和基于 MOS晶体管的逻辑块二者的集成电路芯片的制造步骤而言无需附加制造步骤。
图6是不出了用于时间测量的电荷流兀件C3’的另一实施例的截面图。在这一实施例中，元件C3’包括六个串联连接的电容性元件C3/ (每个元件C3/向它的电介质空间中泄漏)。在包括基于MOS晶体管的逻辑块(在附图中未示出)的技术半导体芯片的制造工艺中形成元件C3’，这样的芯片由绝缘体上半导体型衬底61形成。例如由硅制成的衬底 61是在例如由硅氧化物形成的绝缘层BOX的表面形成的具有数μ m厚度的外延层，层BOX 本身形成于例如由硅支持的支撑63的表面。例如由硅氧化物形成的绝缘区域STI从衬底 61的表面向绝缘层BOX竖直地延伸从而界定相互完全绝缘的衬底区域65。MOS晶体管形成于区域65内部和上面。每个晶体管MOS在恰当掺杂的衬底区域上方包括在电介质级GOl 中形成的硅氧化物层(栅极绝缘体)和在多晶硅级Pl中形成的栅极的堆叠。
期望形成电荷流元件C3’而没有相对于MOS晶体管制造步骤而言的附加步骤，也就是说，仅使用上文提到的传导和绝缘级。
每个电容性元件C3i’包括半导体衬底61的区域65形成的下电极67、在级GOl中制成的电介质层69和在多晶硅级Pl中形成的上电极71的堆叠。层69按照它的厚度和它的电容率具有随时间的不可忽略泄漏。元件C3/并排放置并且由它们的上电极和由它们的下电极每两个交替地连接。在时间中，在每个衬底区域65内部和上面形成至多两个元件 C3/。相同区域65的元件C3/由它们的下电极(由衬底61本身形成)连接，并且邻近阱的元件C3/由它们的上电极(级Pl的多晶硅)连接。
这一实施例具有的优点在于相对于集成电路芯片(该集成电路芯片形成于绝缘体上半导体型衬底内部和上面形成并且包括基于MOMS晶体管形成的逻辑块)的制造步骤而言无需附加制造步骤。
更一般而言，通过提供或者无具体制造步骤以任何适配型技术形成包括多个串联电容性元件(每个电容性元件向它的电介质空间中泄漏)的用于时间测量的电荷流元件将在本领域技术人员的能力内。
这样的电荷流元件的优点在于电荷泄漏速率无论用来形成元件的技术制造工艺如何都可以相对缓慢。具体而言，提供的电荷流元件通过使用具有小于3nm的厚度的硅氧化物层以形成元件的泄漏区域来实现在无任何电源时执行时间测量持续若干小时或者若干天的时段。
已经描述具体实施例。本领域技术人员将想到各种变更、修改和改进。具体而言， 在任何能够保持用于时间测量的电荷的电路而不是关于图3描述的电路中使用提供的类型的电荷流元件将在本领域技术人员的能力内。
这样的变更、修改和改进旨在于是本公开内容的部分并且旨在于在本发明的精神实质和范围内。因而， 前文描述仅为距离而非旨在于限制。仅如在所附权利要求及其等效含义中限定的那样限制本发明。
权利要求
1.一种用于时间测量的电荷流电路，包括电串联的多个基本电容性元件，每个基本电容性元件经过它的电介质空间泄漏。
2.根据权利要求1所述的电荷流电路，其中每个基本电容性元件包括第一电极、电介质层和第二电极的堆叠，所述电介质层包括能够通过隧道效应使电荷流动的更小厚度的至少ー个区域。
3.根据权利要求2所述的电荷流电路，其中所述第一电极形成于集成电路芯片的相同第一传导或者半导体级中，并且其中所述第二电极形成于所述芯片的相同第二传导级中。
4.根据权利要求2所述的电荷流电路，其中所述电介质层包括氧化物-氮化物-氧化物堆叠，所述更小厚度的至少ー个区域由硅氧化物制成。
5.根据权利要求2所述的电荷流电路，其中所述第一电极和第二电极由多晶硅制成。
6.根据权利要求2所述的电荷流电路，其中所述第一电极是半导体衬底的区域，并且所述第二电极由多晶硅制成。
7.根据权利要求1所述的电荷流电路，其中每个基本电容性元件具有范围在1*1(T15与5*1(T15法拉之间的电容。
8.一种用于时间测量的电荷留置电路，包括连接到根据权利要求1所述的电荷流电路的电容性电荷存储元件。
9.根据权利要求8所述的电路，其中所述电容性存储元件具有范围在10*10_12与100*1(T12法拉之间的电容。
10.根据权利要求8所述的电路，还包括连接到所述存储元件和所述流电路所共有的浮动节点的电容性初始化元件。
11.根据权利要求10所述的电路，其中所述电容性初始化元件具有范围在10*10_15与100*1(T15法拉之间的电容。
12.根据权利要求8所述的电路，还包括用于测量所述存储元件的残留电荷的器件，所述器件包括连接到所述电荷流电路的两个相继电容性元件所共有的每个节点的比较器，所述比较器能够将所述节点的电压与阈值进行比较。
13.ー种形成于半导体衬底内部和顶部上的集成电路芯片，包括非易失性存储器单元、包括MOS晶体管的逻辑块、以及根据权利要求8所述的用于时间测量的电荷留置电路。
全文摘要
一种用于时间测量的电荷流电路，包括电串联的多个基本电容性元件，每个基本电容性元件经过它的电介质空间泄漏。
文档编号G11C27/00GK103035299SQ20121035964
公开日2013年4月10日 申请日期2012年9月21日 优先权日2011年10月6日
发明者F·拉罗萨, P·福尔纳拉 申请人:意法半导体(鲁塞)公司