利用温度补偿来斜升通过电压以增强存储器设备中的沟道升压的制作方法
【专利摘要】在非易失性存储系统中，用于未被选NAND串的一个或多个衬底沟道区在编程期间被升压以禁止程序干扰。施加给与至少第一沟道区关联的一个或多个未被选字线的电压在编程脉冲时间段期间增加，其中，在该编程脉冲时间段中编程脉冲被施加给被选字线。增加可以是以斜坡或步进形式逐渐的。可保持第一沟道区的升压电平。施加给一个或多个未被选字线的电压的增加也可随温度变化。在编程脉冲时间段之前，对于第二相邻沟道区可能以比第一沟道区更快的速率来斜升施加给一个或多个未被选字线的电压，以助于隔离沟道区。
【专利说明】利用温度补偿来斜升通过电压以增强存储器设备中的沟道升压
【技术领域】
[0001]本发明涉及非易失性存储器。
【背景技术】
[0002]半导体存储器已经变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器是最流行的非易失性半导体存储器之一。与传统的完全特征化EEPROM相反，利用也是EEPROM类型的闪速存储器，整个存储器阵列的内容或者存储器的一部分的内容可在一个步骤中擦除。
[0003]传统EEPROM和闪速存储器都使用位于半导体衬底中的沟道区上方并与该沟道区绝缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。控制栅极被设置在浮置栅极上并与之绝缘。如此形成的晶体管的阈值电压(Vth)由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间的导通之前必须施加给控制栅极的最小电压量由浮置栅极上的电荷电平控制。
[0004]一些EEPROM及闪速存储器设备包括具有用于存储两个范围的电荷的浮置栅极的存储元件或单元，因此，存储元件可在两个状态(例如，已擦除状态和已编程状态)之间被编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储器元件可存储一位数据。
[0005]多状态(也称为多电平)闪速存储器设备通过识别多个不同的允许/有效的已编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储器元件在当其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。
[0006]通常，在编程操作期间施加给控制栅极的编程电压Vpgm是作为幅度随时间增加的一系列脉冲而施加的。编程电压可被施加给被选字线。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长或增量，例如0.2-0.4V。Vpgm可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，可以执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可以针对元件的每个状态执行验证步骤以确定该元件是否已经达到了其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。
[0007]而且，当对EEPROM或闪速存储器设备(例如，在NAND串中的NAND闪速存储器设备)编程时，通常Vpgm被施加给控制栅极并且被选择用于编程的NAND串的位线被接地，这致使来自存储元件的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中聚集时，浮置栅极变为带负电并且存储元件的阈值电压升高，因而认为其处于已编程状态。
[0008]然而，对于被选择用于编程的NAND串，当施加Vpgm时关联的存储元件受到程序干扰。
【专利附图】
【附图说明】
[0009]在附图中，相似标号的元件彼此对应:
[0010]图1是使用单行/列解码器及读/写电路的非易失性存储器系统的框图。
[0011]图2A示出存储器阵列如图1中的存储器阵列200的示例块。
[0012]图2B示出包括多个块如图2A的块201的存储器阵列200。
[0013]图3A示出阈值电压分布的示例集合。
[0014]图3B不出双趟次编程技术的第一趟次。
[0015]图3C示出图3B的双趟次编程技术的第二趟次。
[0016]图3D示出另一双趟次编程技术的第一趟次。
[0017]图3E示出图3D的双趟次编程技术的第二趟次。
[0018]图4A示出在编程操作期间施加给被选字线的一系列编程和验证脉冲。
[0019]图4B示出对于存储元件集合的多趟次编程操作。
[0020]图5A描述用于示出第一沟道升压技术、的图2A的未被选NAND串212的剖视图。
[0021]图5B1是示出图5A的未被选NAND串的衬底中的沟通升压电平的图示。
[0022]图5B2是示出另一个实施例中图5A的未被选NAND串的衬底中的沟通升压电平的图示。
[0023]图5C示出在编程验证迭代的编程部分期间施加给被选字线的电压。
[0024]图示出根据图5A的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的固定电压。
[0025]图5E示出当使用图的未被选字线电压时，NAND串的衬底中用于图5A的沟道升压技术的沟道升压电平。
[0026]图5F示出在编程验证迭代的编程部分期间施加给图5A的未被选NAND串的位线202的电压。
[0027]图5G示出在编程验证迭代的编程部分期间向与图5A的未被选NAND串的漏极侧选择栅极通信的线206施加的电压。
[0028]图5H示出在编程验证迭代的编程部分期间向图5A的未被选NAND串的源极线210施加的电压。
[0029]图51示出在编程验证迭代的编程部分期间向与图5A的未被选NAND串的源极侧选择栅极通信的线208施加的电压。
[0030]图5J示出在编程验证迭代的编程部分期间施加给未被选字线的电压，其中电压例如针对图5A的第一沟道升压技术线性斜升或非线性斜升。
[0031]图5K例如基于图5J的未被选字线电压示出图5A的NAND串的衬底中的沟道升压电平。
[0032]图5L示出在编程验证迭代的编程部分期间施加给未被选字线的步进式渐增电压，作为对图5J的斜坡电压的可替选。
[0033]图5M例如基于图5L的未被选字线电压示出图5A的NAND串的衬底中的沟道升压电平。[0034]图6A描述了用于针对不同温度，显示根据用于典型升压技术的未被选字线的通过电压(pass valtage)的位误差的曲线图。
[0035]图6B示出与图6A —致的、用于典型沟道升压技术的未被选字线的根据温度的最佳通过电压。
[0036]图7A示出在编程验证迭代的编程部分期间施加给未被选字线的电压，其中，该电压例如针对图5A的第一沟道升压技术根据温度斜坡形地增长。
[0037]图7B示出在编程验证迭代的编程部分期间施加给未被选字线的根据温度的步进式渐增电压，作为对图7A的斜升电压的可替选。
[0038]图8A描述用于示出第二沟道升压技术的、图2A的未被选NAND串212的剖视图。
[0039]图8B是示出图8A的未被选NAND串的衬底中的沟通升压电平的图示。
[0040]图9A是描述用于示出第三沟道升压技术的、图2A的未被选NAND串212的剖视图。
[0041]图9B是示出图9A的未被选NAND串的衬底中的沟通升压电平的图示。
[0042]图1OA是描述用于示出第四沟道升压技术的、图2A的未被选NAND串212的剖视图。
[0043]图1OB是示出图1OA的未被选NAND串的衬底中的沟通升压电平的图示。
[0044]图1OC不出针对图8A、图9A或图1OA的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的电压。
[0045]图1OD例如基于图1OC的未被选字线电压，示出图8A、图9A或图1OA的NAND串的衬底中的沟道升压电平。
[0046]图1OE描述图1OD的沟道升压电平之差。
[0047]图1OF示出针对图8A、图9A或图1OA的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的可替选电压。
[0048]图1OG例如基于图1OF的未被选字线电压，示出图8A、图9A或图1OA的NAND串的衬底中的沟道升压电平。
[0049]图1OH示出针对图8A、图9A或图1OA的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的可替选电压。
[0050]图101例如基于图1OH的未被选字线电压，示出图8A、图9A或图1OA的NAND串的衬底中的沟道升压电平。
[0051]图1lA示出例如基于图8A或图9A的升压技术的编程方法。
[0052]图1lB示出例如基于图1OA的升压技术的编程方法。
[0053]图1lC示出例如基于图5A的升压技术的额外编程方法。
[0054]图12A示出图2A的被选NAND串214的剖视图。
[0055]图12B是示出图12A的被选NAND串的衬底中无沟道升压的图示。
【具体实施方式】
[0056]提供了一种方法和非易失性存储系统，其中编程被优化以减小程序干扰。
[0057]在编程操作期间，通过对关联的衬底沟道区进行升压，禁止或锁定先前已完成到目标数据状态的编程的未被选存储元件被进一步编程。沟道升压用于减小被禁存储元件的程序干扰的发生，其中在该程序干扰中该被禁存储元件的阈值电压升高至下一个更高数据状态或其它数据状态，或者升高至存储元件无法被准确读取的电平(例如位于两个相邻数据状态之间)。Vpass干扰的发生也被减小。程序干扰通常涉及在被禁存储元件上发生的干扰，该被禁存储元件与一直正被编程的其它存储元件(即受控于相同字线并且受制于编程电压的存储元件)关联。Vpass干扰通常涉及具体由通过电压引起的干扰。沟道升压电平可随时间恶化，更具体地，沟道升压电平可由于泄漏电流(后面被称为沟道泄漏)而在编程电压或编程脉冲的施加期间恶化，因而导致恶化程序干扰。此外，存储器设备的周围环境温度可影响程序干扰的量，因为沟道泄漏是可依赖温度的。
[0058]已确定出:通过提供在向被选字线施加编程脉冲的编程脉冲时间段期间施加给一个或多个被选字线的电压的受控增加，来改善沟道升压。该增加可例如是以斜坡的形式渐进，或者以楼梯的形式步进。这个受控的增加通过抵消沟道泄漏的影响，来助于保持第一沟道区的升压电平。此外，电压的增加速率可随着温度变化以进一步优化沟道升压电平。沟道升压电平可在无需在低温处增加Vpass干扰的情况下，在高温处被改善。
[0059]在额外的方面，在用于施加编程脉冲的编程脉冲时间段之前，向一个或多个未被选字线施加的电压能够针对不同未被选字线而以不同的速率斜升，以助于隔离不同沟道区并且在至少一个沟道区中保持沟道升压电平。
[0060]图1是使用单个行/列解码器及读/写电路的非易失性存储器系统的框图。根据一个实施例，该图示出了存储器设备196，其具有用于对存储元件的页进行并行读取及编程的读/写电路。存储器设备196可包括一个或多个存储器裸片(die)198。存储器裸片198包括二维存储元件阵列200、控制电路110及读/写电路165。在一些实施例中，存储元件阵列可以是三维的。存储元件阵列200可经由行解码器130通过字线以及经由列解码器160通过位线来寻址。读/写电路165包括多个感测块100并允许存储元件页被并行读取或编程。典型地，控制器150与一个或多个存储器裸片198包括在相同的存储器设备196(例如，移动存储卡)中。经由线120在主机和控制器150之间以及经由线118在控制器和一个或多个存储器裸片198之间传送命令和数据。
[0061]控制器电路110与读/写电路165配合，以在存储器阵列200上执行存储器操作。控制电路110包括状态机112、片上地址解码器114及功率控制模块116。状态机112提供存储器操作的芯片级控制。片上地址解码器114在主机或存储器控制器使用的地址之间向由解码器130和解码器160使用的硬件地址提供地址接口。功率控制模块116在存储器操作期间对供应给字线和位线的功率和电压进行控制。在编程期间，功率供应模块可供应不同的恒定的或变化的电压给字线和选择栅极。例如，用于选字线(Vwl-sel)的电压可包括Vpre-program、Vpass和Vpgm。用于选择栅极的电压可包括Vsgd和Vsgs。用于未被选字线的电压(Vwl-unsel)可包括 Vpass、Vpass-s/d、Vpass-lsb、Vint 和 Viso-s/d。施加给字线的电压可以是独立的，并且具有其自己的步调升高率和/或斜坡率。不同的步调升高率或斜坡率可使用不同的RC时间常数来实现。RC时间常数越低，步调升高率或斜坡率越快，并且RC常数越高，步调升高率或斜坡率越慢。
[0062]温度补偿模块113可提供温度相关的参考信号以由控制电路使用，例如在如下进一步描述的那样在未被选字线的设定电压中。已知用于提供用于存储器设备的温度相关的参考信号的各种技术。在一个可能的技术中，使用了带隙(band gap)电路。例如，通过引用的方式并入本文中的题为 “Voltage Generation Circuitry Having TemperatureCompensation”的US专利N0.6，801，454描述了一种电压生成电路，其基于温度系数来将读取电压输出到非易失性存储器。该电路使用带隙电流，带隙电流包括温度不相关部分和随着温度的增加而增加的温度相关部分。通过引用的方式并入本文中的题为“Non-VolatileMemory With Temperature-Compensated Data Read，，的 US 专利 N0.6，560，152 使用了一种偏压生成电路，其对施加给数据存储元件的源极或漏极的电压进行偏压。通过引用的方式并入本文中的题为“Mult1-State EEPROM Read and Write Circuits and Techniques”的US专利N0.5，172，338描述了一种温度补偿技术，其将以相同方式形成的、并且在同一集成电路芯片上形成的参考存储单元用作数据存储单元。参考存储单元提供了这样一种参考电平，其中，将被选单元的测量电流或电压与该参考电平比较。由于温度以与从数据存储单元读取值相同的方式影响参考电平，所以提供温度补偿。这些技术中的任意一个以及其它已知的技术可以用于提供温度相关的参考信号。
[0063]在一些实施方式中，图1的一些组件可结合。在不同设计中，除了存储元件阵列200之外的一个或多个组件(单独或组合)可被看作管理或控制电路。例如，一个或多个管理或控制电路可包括控制电路110、状态机112、解码器114/160、功率控制116、感测块100、读/写电路165及控制器150等中的任一个或组合。
[0064]在另一个实施例中，非易失性存储器系统使用双行/列解码器及读/写电路。在阵列的相对侧，以对称方式实现各种外围电路对存储器阵列200的访问，以使得每一侧的存取线路和电路的密度减少一半。因此，行解码器被分成两个行解码器，而且列解码器被分成两个列解码器。类似地，读/写电路被分成与来自阵列200的底部的位线相连的读/写电路、以及与来自阵列200的顶部的位线相连的读/写电路。以这种方式，读/写模块的密度可大致减小一半。
[0065]图2示出存储器阵列(例如图1的存储器阵列200)中的示例块。又见图2B。块
201包括示例位线BLO (202),BLl (204)、......，以及f+Ι个字线WLO至WLf。SGS表示用
于源极侧选择栅极的公共控制线208，SGD表示用于漏极侧选择栅极的公共控制线210，而线210表示用于块201的公共源极线。每个位线与相应NAND串如分别与BLO和BLl关联的NAND串212和214中的存储元件集合通信。在下面示例中，作为示例，NAND串212被认为是未被选用于编程的，而NAND串214被认为是被选用于编程。在块中的其它NAND串可类似地被选择或未被选择。可以使用全位线编程，在全位线编程中，块中的相邻NAND串被同时编程。即，对于被选字线，不同NAND串中的相邻存储元件被同时编程。
[0066]图2B示出包括多个块(例如图2的块201)的存储器阵列200。作为一个示例，描述被划分为M=l，024个块的NAND闪速EEPR0M。每一块中存储的数据可被同时擦除。在一个实施例中，块是同时擦除的存储元件的最小单位。在源极和位线浮置的同时，可通过将P阱提升到擦除电压(例如14-22V)并且将被选块的字线接地，擦除存储元件。可以对整个存储器阵列、单独的块或作为存储器设备的一部分的另一的存储元件单元执行擦除。在擦除期间，电子从存储元件的浮置栅极传送至P阱区，以使得存储元件的Vth变为负的。向被选存储元件的隧道氧化物层施加强电场，并且由于浮置栅极的电子通常通过富雷一诺特海姆(Fowler-Nordheim)隧穿机制被发射到衬底侧,所以被选存储元件的数据被擦除。由于电子从浮置栅极传送到P阱区，所以被选存储元件的Vth降低。
[0067]图3A示出用于四态存储器设备的阈值电压分布的示例集合，其中在四态存储器设备每个存储元件存储两位数据。提供第一阈值电压(Vth)分布300以用于已擦除(E-状态)存储元件。三个Vth分布302、304和306分别表示已编程状态A、B和C。在一个实施例中，在E状态中的阈值电压以及在A、B和C分布中的阈值电压是正的。
[0068]还提供三个读取参考电压Vra、Vrb和Vrc以从存储元件读取数据。通过测试给定存储元件的阈值电压是高于还是低于Vra、Vrb和Vrc，系统可确定存储元件所处的状态(例如，编程条件)。
[0069]进一步，提供三个验证参考电压Vva、Vvb和Vvc。当将存储元件编程到A状态、B状态或C状态时，系统将测试这些存储元件是否分别具有大于或等于Vva、Vvb和Vvc的阈值电压。
[0070]在称为全序列编程的一个实施例中，存储元件可从E状态被直接编程到已编程状态A、B或C中的任何一个。例如，待编程的存储元件群体可首先被擦除，使得该群体中所有的存储元件皆处于E状态。然后，将使用诸如在图4A中所示的一系列编程脉冲来将存储元件直接编程到状态A、B或C。一些存储元件从E状态被编程到A状态，而其它存储元件从E状态被编程到B状态和/或从E状态被编程到C状态。
[0071]另一个选择是对一个或多个数据状态使用低验证电平和高验证电平。例如，对于A状态，VvaL及Vva分别是较低和较高的验证电平，而对于B状态，VvbL和Vvb分别是较低和较高的验证电平，对于C状态，Vvcl和Vvc分别是较低和较高的验证电平。在一些情况中，不使用VvcL，这是因为减小的编程精确度对于最高状态是可接受的。在编程期间，当正被编程至作为目标状态的A状态的存储元件的Vth超过VvaL时，在慢编程模式中例如通过将相关联的位线电压升高至位于额定编程或非禁止电平(例如，0V)与全禁止电平(例如，
2.5V)之间的电平(例如，0.6-0.8V)，使存储元件的编程速度放慢。这通过避免阈值电压中较大的步升增加而提供更高的准确性。当Vth到达Vva时,存储元件被锁闭而不能被进一步编程。类似地，当正被编程到作为目标状态的B状态的存储元件Vth超过VvbL时，使存储元件的编程速度放慢，并且当Vth到达Vvb时，存储元件被锁闭而不能被进一步编程。可选地，当正被编程到作为目标状态的C状态的存储元件Vth超过VvcL时，使存储元件的编程速度放慢，并且当Vth到达Vvc时，存储元件被锁闭而不能被进一步编程。该编程技术已被称为快速通过写入(quick pass write)或双验证技术。注意到,在一种方法中,对最高状态不使用双验证电平，这是因为对于该状态而言一些超出通常是可接受的。而对高于已擦除状态并低于最高状态的已编程状态，可以使用双验证电平。
[0072]图3B示出双趟次技术的第一趟次。在这个示例中，多状态存储元件存储了用于两个不同页即下页和上页的数据。通过重复来自图3A的阈值电压分布300、302、304和306而示出四个状态。这些状态以及它们所表示的位是:E状态(11)、A状态(OI)、B状态(00 )和C状态(10)。对于E状态，两个页都存储“I”。对于A状态，下页存储“I”而上页存储“O”。对于B状态，两个页都存储“O”。对于C状态，下页存储“O”而上页存储“I”。注意到，尽管为每个状态分配了特定的位模式，但是也可分配不同的位模式。
[0073]在第一编程趟次中，下页针对被选字线WLn而被编程。如果下页要保持数据“ 1”，则存储元件状态保持在状态E (分布300)。如果数据要被编程为0，则升高在WLn上的存储元件的阈值电压，以使得存储元件被编程到中间(LM或中下)状态(分布305)。
[0074]在一个实施例中，在存储元件从E状态被编程到LM状态(如图4B中的步升“ I ”所指示的)之后，在NAND串中的相邻字线WLn+Ι上的其邻居存储元件随后关于其下页而在相邻字线的各自第一编程趟次中被编程(如图4B中的步升“2”所指示的)。
[0075]图3C示出图3B的双趟次编程技术的第二趟次。A状态的存储元件从E状态分布300被编程到A状态分布302，B状态的存储元件从LM状态分布305被编程到B状态分布304，并且C状态的存储元件从LM状态分布305被编程到C状态分布306。对于WLn的双趟次编程技术的第二趟次由图4B中的步升“3”指示。用于WLn+Ι的双趟次编程技术的第二趟次由图4B中的步升“ 5 ”指示。
[0076]图3D示出另一个双趟次编程技术的第一趟次。在被称为“模糊到清晰(foggy-fine)编程”的该示例中:分别使用较低验证电平VvaUVvbL和VvcL来分别将A状态、B状态和C状态的存储元件从E状态编程至分布312、314和316。这是模糊编程趟次。例如可以使用相对大的编程电压步长，来将存储元件迅速编程至各自的低验证电平。
[0077]图3E示出图3D的双趟次编程技术的第二趟次。分别使用额定的、较高验证电平Vva.Vvb和Vvc来分别将A状态、B状态和C状态的存储元件从各自的较低分布编程至各自的最终分布302、304和306。这是清晰编程趟次。例如可以使用相对小的编程电压步长，来将存储元件缓慢编程至各自的最终验证电平，同时避免大的越出。
[0078]尽管编程示例示出四个数据状态和两个数据页，但是所教授的构思可应用于具有多于或少于四个状态以及多于或少于两个页的其它实施方式。例如，通常设计或生产每存储元件具有8个或16个状态的存储器设备。
[0079]而且，在讨论的示例性编程技术中，存储元件的Vth随着该存储元件被编程到目标数据状态而逐渐升高。然而，也可以使用存储元件的Vth随着该存储元件被编程到目标数据状态而逐渐降低的编程技术。也可使用测量存储元件电流的编程技术。本文中的构思可适用不同编程技术。
[0080]图4A示出在编程操作期间施加给被选字线的一系列编程及验证脉冲。编程操作可包括多个编程验证迭代，其中每个迭代向被选字线施加紧跟着一个或多个验证电压的编程脉冲电压。在一个可能的方法中，编程电压在连续的迭代中步升。而且，每个编程电压可包括具有例如6-10V的通过电压(Vpass)电平的第一部分，该第一部分后面跟随着具有例如12-25V的编程电平的第二的最高幅度部分。例如，第一编程脉冲400、第二编程脉冲402、第三编程脉冲404和第四编程脉冲406分别具有Vpgml、Vpgm2、Vpgm3和Vpgm4的编程脉冲电平，等等。可在每个编程脉冲之后提供一个或多个验证电压，例如示例验证电压Vva、Vvb和Vvc (408)。在一些情况中，由于不期望任何存储元件已经到达了最低编程状态(例如，A状态)，因此一个或多个初始编程脉冲后面并不跟随验证脉冲。随后，例如，编程迭代对于A状态使用验证脉冲，后面跟随着对于A和B状态使用验证脉冲的编程迭代，后面跟随着对于B和C状态使用验证脉冲的编程迭代。
[0081]图4B示出用于存储元件集合的多趟次编程操作。示出的组件可以是存储元件、字线和位线更大集合的子集。在一个可能的编程操作中，在WLn-1上的存储元件(例如，存储元件402、424和426)在第一编程趟次中被编程。由带圆圈的“ I”表示这个步骤。接下来(“2”)，在WLn上的存储元件(例如，存储元件432、434和436)在第一编程趟次中被编程。在该示例中，当字线被选择来用于编程时，在每个编程脉冲之后出现验证操作。在WLn上的验证操作期间，向WLn施加一个或多个验证电压并且向包括WLn-1及WLn+Ι的剩余字线施加通过电压。通过电压用于开启(使导通)未被选存储元件，以使得能够对被选字线出现感测操作。注意到，这些通过电压通常被称为读取电压或Vread，这是因为这些电压只在读取或验证操作期间被施加。接下来(“3”)，在WLn-1上的存储元件在第二编程趟次中被编程。接下来(“4”)，在WLn+Ι上的存储元件(例如，存储元件442、444和446)在第一编程趟次中被编程。接下来(“5”)，在WLn上的存储元件在第二编程趟次中被编程到它们各自的目标状态。
[0082]图5A描述了示出第一沟道升压技术的未被选NAND串的剖视图，其中在图2A的未被选NAND串212中提供了单个被升压沟道区。还示出了与NAND串212端对端布置的其它NAND串的部分502和504。这个图示被简化并且是不成比例的。NAND串212包括:连接到SGS控制线208的源极侧选择栅极519，连接到S⑶控制线206的漏极侧选择栅极552，三十二个非易失性存储元件520-551 (分别与字线WLO至WLf通信)，所有这些都至少部分地形成在可包括绝缘层的衬底510上。源极侧选择栅极517和存储元件516是NAND串部分502的一部分，而漏极侧选择栅极553和存储元件554是NAND串部分504的一部分。
[0083]电势为Vs的图2A的源极供应线210被提供在选择栅极517和选择栅极519之间，而电压为Vbl的图2A的位线202被提供在选择栅极552和选择栅极553之间。
[0084]NAND串通常形成在衬底510的p阱区中。而该p阱区可在P型衬底的η阱区内。每个存储元件包括堆叠栅极结构，该堆叠栅极结构包括在浮置栅极上的控制栅极。浮置栅极可被形成于氧化物或其它介电薄膜上的P阱的表面上。控制栅极在浮置栅极上方，其中内部多晶硅电介质层将控制栅极与浮置栅极分离。存储器单元的控制栅极形成字线。在衬底中的N+掺杂区(例如示例源极/漏极区507)在邻居单元之间共享，由此这些单元彼此串联连接以形成NAND串。这些η+掺杂区形成每个单元的源极和漏极。在一个实施例中，不使用η+掺杂区，并且通过边缘场效应使得在相邻存储单元之间的沟道区域导通，其中，该边缘场效应创建用于执行与η+掺杂区相同功能的富含电子区。
[0085]还可使用其它类型非易失性存储器单元，例如这样一种存储器单元，其中在该存储器单元中浮置栅极由薄陷入层(例如在被叫做MONOS结构中的氮化硅)替代。
[0086]在编程期间，编程电压Vpgm被提供在被选字线WLn上，例如在与一个或多个要被编程的存储元件(例如存储元件537)关联的字线上。此外，回忆起:可以将存储元件的控制栅极作为字线的一部分来提供。例如，WLO至WLf可分别经由存储元件520-551的控制栅极而延伸。字线电压因而可被施加给所有NAND串，包括被选NAND串和未被选NAND串。
[0087]对于未被选NAND串，沟道升压技术试图通过在编程验证迭代的编程部分期间对在未被选NAND串下方的衬底的沟道区域506进行升压，来减小程序干扰的发生。为了完成这个，使源极侧选择栅极519和漏极侧选择栅极552是不导通的，并且电压被施加给未被选字线。这些电压电容性地耦合至沟道506，借此对沟道电势进行升压。例如，将通过电压Vpass-s施加给与在WLn的源极侧上的存储元件520-536通信的字线，而将通过电压Vpass-d施加给与在被选字线的漏极侧上的存储元件558-551通信的字线。WLn的源极侧是朝着源极线210的侧，而WLn的漏极侧是朝着漏极线206的侧。在一个方法中，Vpass-s和Vpass-d可为相同的。然而在一些情况中，更加有利的是使用Vpass-s>Vpass_d,以补偿由于源极到漏极编程顺序而造成的沟道升压的减小，其中，在该源极到漏极编程顺序中的沟道升压小于用于已处于被编程状态的存储元件的沟道升压。[0088]未被选存储元件或NAND串可被分别称为被禁止或被锁定存储元件或NAND串，这是因为其在编程操作的给定编程验证迭代中被禁止或被锁定而不能编程。沟道区506表示衬底中的导通路径，其沿NAND串从掺杂区延伸至掺杂区。升压可以以不同方式来实现。例如，在发生在将通过电压施加给未被选字线之前的预充电操作中，施加在位线202上的电压可经由漏极侧选择栅极晶体管552而被传送到沟道506。在一个可能的场景中，利用适合位线电压，漏极侧选择栅极晶体管552将电压Vsgd-Vth提供给沟道，其中，Vsgd是漏极侧选择栅极晶体管的选择栅极电压而Vth是漏极侧选择栅极晶体管的阈值电压。在这个情况中,Vsgd被设置为较低电平，其中漏极侧选择栅极用作源极跟随器(source-follower )。在预充电操作期间，漏极侧选择栅极晶体管变为不导通或至少是较不导通的，以使得位线从沟道506有效地切断， 并且预充电电势Vsgd-Vth在沟道中被保持。接下来，额外沟道升压可通过将通过电压施加给未被选字线并将漏极侧选择栅极晶体管保持为不导通而实现。如所提及的，通过电压耦合至沟道，以升高该沟道的电势。在其他实施例中，在预充电操作期间，漏极侧选择栅极电压被升高至更高电平，该更高电平允许漏极侧选择栅极用作通过电压并将位线电压Vbl传送至沟道区域506。在预充电操作的结尾处，选择栅极电压被降低至更低电平，以使漏极侧选择栅极为不导通的。这样的实施例的优势在于沟道506可被预充电至更高电平并且从而当随后施加通过电压时导致更高沟道升压。
[0089]在这个示例升压技术中，沿整个NAND串形成单个沟道。在不同的其它沟道升压技术中，彼此隔离的多个沟道区基于施加给字线的隔离电压而与每个未被选NAND串关联。这种沟道升压技术的示例在下面进一步论述。
[0090]图5B1是在一个实施例中示出图5A的未被选NAND串的衬底中的沟道升压电平的图示。y轴示出沟道升压电平Vch，而X轴示出沿着NAND串212并且在NAND串212直接下方的衬底510的距离。图5A、图5B1和图5B2的x轴是对齐的。这种升压技术的缺点在于升压电平是不均匀的一在被选字线的源极侧上的升压电平(Vch-s，波形512)低于在被选字线的漏极侧上的升压电平(Vch-d，波形514)。通常，在位于沟道区直接上方的字线上，沟道区的升压量与电压的电平成比例并且与电压的增加速率成比例，而少于存储元件的Vth。
[0091]当沿被选NAND串的存储元件的编程从字线到字线行进(开始于较低编号(源极侧)字线例如WL0、WL1、……并且行进到较高编号(漏极侧)字线例如WLf-l、WLf)时，Vch_d可超过Vch-s。在这个情况中，当较高编号字线被用来编程时，与较低编号字线通信的存储元件已经至少部分被编程。因而，针对给定的NAND串，在被选字线(的源极侧)下方的所有或一些存储元件将具有被编程为并存储在其相应浮置栅极中的电子，并且在被选字线(的漏极侧)上方的所有或一些其它存储元件将取决于编程模式而被擦除或部分编程。利用图5A的升压技术，与被擦除或仅部分编程的存储元件关联的沟道的区域经历相对较高的升压，而与完全被编程的存储元件关联的沟道的区域经历相对较低的升压。在升压期间，被升压的沟道电平Vch-d和Vch-s之差将减小，这是因为电子将从高的升压电平514流到低的升压区域512。结果，由于NAND串中的越来越多的存储元件被编程，被升压的沟道电平将减小。可以如虚线513所指示的那样到达相等的升压电平。可通过将更高通过电压施加给已经处于编程状态的存储元件，或者更具体地，通过将较高通过电压(例如VpaSS-S>VpaSS-d)施加给在被选字线的源极侧上的字线而非在被选字线的漏极侧上的字线，减小或补偿沟道升压电平的这个减小。[0092]见图12A和图12B用于经历了本质非沟道升压的被选NAND串的对应图示。
[0093]图5B2是在另一个实施例中示出图5A的未被选NAND串的衬底中的沟道升压电平的图示。这里，靠近WLn的多个选中的未被选字线在编程脉冲时间段期间接收渐增的电压，以增加在选中的未被选字线直接下方并且在WLn直接下方的沟道区506的部分509的升压。选中的未被选字线可以例如与存储兀件534-536和538-540关联。不靠近WLn的未被选字线在编程脉冲时间段期间不接收渐增电压，使得在不靠近WLn的未被选字线直接下方的沟道区506的部分508和511中不增加升压。例如，不靠近WLn的未被选字线可以与存储元件520-533和541-551关联。部分508和511被描述为处于相等电平。因而，在被选字线的任一侧上，渐增电压被施加给与被选字线相距指定数量的字线的选中数量的未被选字线。可选地，在被选字线的任一侧上，渐增电压不施加给并非与被选字线相距指定数量的字线的其它未被选字线。还见结合图5J的讨论。
[0094]图5C示出在编程操作迭代的变成部分期间施加给被选字线的电压。水平方向表示时间，而竖直方向表示幅度。图5C至图51的波形是时间对齐的。时间增量不必等距。波形590示出本文所述的额定步升，而波形592示出具有如结合图1OC至图101进一步所论述的慢步升的情况。
[0095]Vwl-sel (被选字线电压)从t0至tl处于OV (或另一低电压)。在步升时间tl处，Vwl-sel从OV步升至预编程脉冲电平Vpre-gram,其可与施加给一个或多个未被选字线的一个或多个通过电压相同。由Vpass表示的这个电平可在t2之前到达实质稳定状态电平，并且从t2至t4保持在这个电平。或者，Vwl-sel可继续按给定速率增加，直到到达t4为止。t4是下一步升时间,其中在t4, Vwl-sel被增加到编程脉冲电平Vpgm并且在t5_t8的编程脉冲时间段期间至少被保持在这个电平处。t4至t5可以为过渡或步升时间段。注意到，在tl处的步升或斜升可与在t4处的步升或斜升具有不同的速率。可替选地，Vpre-program可不同于Vpass。例如,Vpre-program可能为OV (或另一低电压),在该情况中,Vwl-sel从OV直接步升至Vpgm。
[0096]图示出例如根据图5A的沟道升压技术，在编程验证迭代的部分期间施加给未被选字线的固定电压。在一个方法中Vwl-unsel (未被选字线电压)与Vwl-sel —起在tl处步升，并且在编程脉冲时间段期间在Vpass处保持固定。通常，不同类型的未被选字线电压(例如Vpass、Vpass_s/d和Vpass-lsb)可为独立的，并且可具有它们自己的开始于tl处和开始于t4或t5处或甚至更晚的步升或斜升率。我们可区分两个步升或斜升率:开始于tl处的、从OV到Vpass的第一个，以及开始于t4、t5或更晚的第二个。
[0097]图5E示出当使用图的未被选字线电压时，例如针对图5A的沟道升压技术，在NAND串的衬底中的沟道升压电平。可选地，在沟道中，Vbl在t0处增加(图5F)，这致使预充电电压(Vpre-charge)。当Vwl-unsel和Vwl-sel在tl处被步升至Vpass时,在Vch中存在对应的增加。然而，已经观察到，当使用了固定的通过电压时，在编程脉冲时间段期间，由于泄漏电流的出现，沟道升压电平一般不保持在固定电平处，而是而消散。存在各种可能的沟道泄漏源，例如到欠升压的沟道区的泄漏，由于反向偏压沟道区域而造成的温度相关的泄漏，以及由与具有相对低的偏压字线电压的并处于高编程状态的存储元件特别靠近的GIDL (栅极导致的漏极泄漏)导致的泄漏电流。通常利用任何沟道升压方案都可能发生泄漏，而无关乎是否存在一个连续的沟道区(例如图5A中的那样)或者存在由隔离电压限定的多个沟道区(例如图8A、图9A和图1OA中的那样)。结果，程序干扰的可能性增加。在下面更详细地描述解决这个问题的升压技术。
[0098]图5F示出在编程验证迭代的编程部分期间施加给图5A的未被选NAND串的位线202的电压。波形560示出提升电压Vbl例如Vdd (例如2-3V)，其在t0处施加给未被选NAND串以使漏极侧选择栅极为不导通。在使漏极侧选择栅极不导通之前，由于Vbl到达沟道，造成沟道的一些预充电(Vpre-charge)发生。当选择栅极的选择栅极电压没有超过选择栅极Vbl和Vth的之和时，被该选择栅极不导通。当选择栅极为不导通的时，在未被选NAND串下方的衬底沟道区中可保持预充电和升压电平。相反，波形562示出Vbl，其被施加给被选NAND串的位线204，以使漏极侧选择栅极导通，从而使得在被选NAND串下方的衬底沟道区中不保持升压。又见图12B。相反，对位线和沟道进行接地允许编程能够在被选NAND串的被选存储元件中发生。在一些编程方案中，Vbl被设置在零之上而在Vdd之下以部分地禁止或减慢编程速率。
[0099]图5G示出在编程验证迭代的编程部分期间向与图5A的未被选NAND串的漏极侧选择栅极通信的线206施加的电压。如所提及的，在t0处，Vsgd被设置为高电平例如Vdd，以使漏极侧选择栅极对于Vbl=OV的被选NAND串导通，或者使漏极侧选择栅极对于Vbl=Vdd的未被选NAND串不导通。Vsgd可在Vbl之前、与Vbl同一时间、或在Vbl之后上升。在其它实施例中，在从t0至tl的预充电操作期间，漏极侧选择栅极电压被升高至高于Vsgd或Vdd的电压，以能够将位线电压Vbl传送至沟道区域506。在预充电操作的结尾处，选择栅极电压被降低至Vsgd或Vdd以使漏极侧选择栅极为不导通。这样的实施例的优点在于:沟道506可被预充电至更高电平并从而当随后施加通过电压时导致更高沟道升压。
[0100]图5H示出在编程验证迭代的编程部分期间向图5A的未被选NAND串的源极线210施加的电压。Vs被设置为高电平例如Vdd。在一个构造中，源极线共用于块中的所有NAND串，而无论是被选的还是未被选的NAND串。在其它实施例中，可施加低于Vdd的电压(例如1-2V)。
[0101]图51示出在编程验证迭代的编程部分期间向与图5A的未被选NAND串的源极侧选择栅极通信的线208施加的电压。由于Vs被设置为高，所以Vsgs被设置为0V，以使源极侧选择栅极针对被选和未被选NAND串为不导通。注意到大体上，甚至无需施加高的Vs电压，源极侧选择栅极就可为不导通，但是，通过施加偏压电压>0V进一步改善源极侧选择栅极的隔离特性。
[0102]图5J示出例如针对图5A的第一沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的电压，其中，该电压线性斜升或非线性斜升。具体地，为了抵消例如结合图5E论述的沟道升压泄漏，当最有可能发生程序干扰生时，在所有或一部分编程脉冲时间段期间，Vwl-unsel以受控方式被逐渐增加。该增加由从t4至t8的倾斜实线来指示，其中，在t8到达最大电平Vmax。如结合图1进一步论述的，控制电路100的功率控制模块116可以被配置为用于这个目的。这个逐渐增加用于通过抵消或补偿沟道泄漏电流来减小或补偿沟道升压电平中的下落。在一些情况中，沟道升压电平的一些减小可能仍然但是是以减小的速率发生。随着时间的推移,Vwl-unsel的逐渐增加可以是具有固定的增加速率的线性的(例如波形570)，或者是具有变化的增加速率的非线性的(例如波形572)。此外，如图5L中示出的，该增加可以是基本上连续的(例如斜坡形)，例如是基于功率控制模块116可提供的最低电压增量的斜坡型的，或者是步进的。Vwl-unsel可在t5_t8的编程脉冲时间段的大部分(例如超过一半)期间增加。Vwl-unsel从而在编程脉冲时间段内增加。在所示的方法中，Vwl-unsel在t4处开始增加，同时Vwl-sel从Vpre-program步升并且开始接近Vpgm。通常,程序干扰的风险在当Vwl-sel已经到达高电平(例如Vpgm)时是最大的,所以Vwl-unsel增加的时间段应该对应于Vwl-sel为高或正过渡到或靠近最终高电平的时间段。
[0103]在示出的方法中，增加是斜坡形的，以在编程脉冲时间段期间以固定速率或斜率逐渐或实质连续地增加。针对在使用Vpgm的不同电平的不同编程验证迭代,Vwl-unsel的增加可相同(例如相同的增加斜率和持续时间)。在另一方法中，Vwl-unsel的增加取决于Vpgm,使得当Vpgm更高时,使用更高的增加速率和/或更长的增加持续时间。从而,在稍早的编程操作的编程验证迭代中，不使用Vwl-unsel的增加或使用Vwl-unsel的较低的增加，并且在稍后的程序操作的编程验证迭代中，使用Vwl-unsel的增加或较高的增加。这个方法解决了当Vpgm为最大时程序干扰为最大的事实，以使得可以对Vpgm的电平定制用于增加的Vwl-unsel的对策。在另一方法中,在编程脉冲(t4)的开始处的Vwl-unsel也可依赖于Vpgm。这个方法解决了当Vpgm为最大时程序干扰为最大的事实，以使得可以对Vpgm的电平定制用于同样在编程脉冲开始处使用更高的Vwl-unsel的对策。S卩，在编程脉冲的开始处(例如t4处),Vwl-unsel的初始电平(例如Vpass)可以比当编程脉冲电压更高时更高。
[0104]此外，所有未被选字线或仅特定未被选字线可接收渐增电压。因而，一些未被选字线可接收渐增电压而另一些未被选字线接收固定电压。例如，在存在沿整个NAND串的一个连续沟道区506的图5A和图5B2中，靠近被选字线的选中的未被选字线可逐渐接收渐增Vsl-unsel例如波形570或572。这会增加在选中的未被选字线直接下方以及在被选字线直接下方的沟道区的部分509中的升压电平，其中，该部分最需要防止干扰。例如，靠近的字线例如WLn-3至WLn-1以及WLn+Ι至WLn+3可以接收图5J的波形，该波形在编程脉冲时间段期间增加，而更远离被选字线的其它未被选字线接收图的波形，该波形在编程脉冲时间段期间不增加。该靠近的字线可替选地接收在编程脉冲时间段期间增加的另一波形，如图5L、图7A、图7B、图1OC和图1OF所示的那样。在WLn的源极侧上的指定编号NI的字线、以及在WLn的漏极侧上的指定编号N2的字线，可接收在编程脉冲时间段期间增加的波形。NI和N2是大于或等于I的整数，并且可以相同或不同。
[0105]不同的未被选字线也可以接收以不同速率渐增的电压。例如，更靠近被选字线的未被选字线例如WLn-1和WLn+Ι可以比更远离被选字线的未被选字线接收更高的增长并且/或者在更高电平处开始。Vpass (η-1)是施加给WLn-1的电压,而Vpass (n+1)是施加给WLn+Ι的电压。Vpass (n-1/n+l)表不两个电压。适用于本文的任意升压技术该偏压模式减小了被选WL (WLn)和相邻邻居字线(WLn-Ι和WLn+Ι)之间的电压差，以减小这些字线之间的崩溃或泄漏的可能性。而且，通过提供额外的“寄生”耦合，在邻近字线上的更高偏压电压助于编程被选字线上的存储器单元。结果，与邻近未被选字线不比非邻居未被选字线使用更高的电压的情况相比，可减小在被选字线上的编程电压。此外，在被选字线的源
极侧上的未被选字线(WLn-2、WLn-3、......)可以比在被选字线的漏极侧上的未被选字线
(WLn+2、WLn+3、......)接收更高电压，这是因为在漏极侧上的单元已经被编程并且更不易
受程序干扰(更准确地说，Vpass干扰)的影响。因而，在不需要增加程序干扰(例如Vpass干扰)的可能性的情况下，在那些字线上的更高Vpass是可能的。
[0106]在编程脉冲时间段期间增加未被选字线的电压时是有利的，这是因为其补偿或减小了沟道泄漏效应，同时避免了其它方法的缺点。例如，由于泄漏发生在较短的时间段内，因此减小编程脉冲时间段(编程脉冲宽度)会减小沟道泄漏效应，导致了被升压的沟道电平的降低，以及沟道泄漏总量的降低，然而这是以增加了完成编程所需要的最终Vpgm并且甚至有可能由于可能需要更多的编程循环而增加编程时间为代价的。此外，编程脉冲时间段的减小受字线RC延迟所限。
[0107]图5K例如基于图5J的未被选字线电压示出图5A的NAND串的衬底中的沟道升压电平。作为一个示例，由于用于对沟道泄漏进行补偿的Vwl-unsel渐增，因而沟道升压电平是近似恒定的。如所提及的，通常，在位于沟道区直接上方的字线上，沟道区的升压量与电压的电平成比例并且与电压的增加速率成比例，而少于存储元件的Vth。通过在编程脉冲时间段期间保持近似恒定的沟道升压电平，相比于在编程脉冲时间段期间沟道升压电平减小的情况，可减小程序干扰，如图5E中的那样。一些沟道升压电平的减小仍然可能发生，但是将小于Vwl-unsel恒定的情况。
[0108]图5L示出在编程验证迭代的编程部分期间施加给未被选字线的步进式渐增电压，作为对图5J的斜坡电压的可替选。可配置每个步调的幅度变化(步调高度或步调升高)和/或持续时间。在一个方法中，在阶梯中的步调高度近似相等并且/或者步调的持续时间近似相等。到达最大电平Vmax。如果使用了不相等的步调高度，则例如，较大的步调之后可能紧跟较小的步调或反之亦然。如果使用了不相等的步调持续时间，则例如，较长的步调之后可能紧跟较短的步调，或反之亦然。步调高度可以大于功率控制模块116可提供的最小电压增量。还可使用将离散步调与斜坡结合的波形。其它变化是可以的。如下面进一步论述的，还可使用对Vwl-unsel的基于时间的变化。或者，Vwl-unsel可为温度不相关的。
[0109]图5M例如基于图5L的未被选字线电压示出图5A的NAND串的衬底中的沟道升压电平。通常沟道升压电平在当Vwl-unsel为恒定时例如在步调的行进期间减小，并且在步调的上升期间增加，因而预计减小和增加的重复模式。编程脉冲时间段t5-t8被示出以用于参考。
[0110]在减小程序干扰中的另一考虑在于存储器设备的温度变化可影响沟道升压电平。例如图6A针对不同温度示出取决于用于典型升压技术的未被选字线的通过电压的位误差的曲线。
[0111]与程序干扰相关的位误差对于处于已擦除状态中的存储元件一般是最高的。y轴示出多个位误差并且X轴示出通过电压。曲线600、602和604分别提供了针对25°C、55°C和85°C温度的数据。每个曲线具有不同的点(由圆点来标记的最小值)，在该点处，误差的数量是最小的。该点是最佳通过电压例如分别用于曲线600、602或604的Vpass-optl、Vpass_opt2、或Vpass_opt3。在更高温度处,更高Vpass由于更佳沟道升压而可导致更少误差，一直到作为最佳Vpass的特定点。高于最佳Vpass,误差由于Vpass干扰而减小。温度越低则最佳Vpass越低。
[0112]图6B根据图6A示出用于典型沟道升压技术的未被选字线的取决于温度的最佳通过电压。最佳Vpass可被近似为温度的线性方程(虚线)。结果，最佳Vpass的取决于温度的变化可由恒定温度系数来描述。通过取决于温度在编程期间调整未被选字线的通过电压，存储器设备的性能可被改善。特别地，当温度更高时，可使用更高的通过电压。类似地，在编程脉冲时间段期间增加通过电压的升压技术中，当温度更高时，可使用更高的增加速率和/或更长的增加持续时间。
[0113]图7A例如针对图5A的第一沟道升压技术示出在编程验证迭代的编程部分期间施加给未被选字线的电压，其中，该电压取决于温度斜坡形地增长。如结合图5J论述的延伸那样，波形700、702和704可分别被用于相对高的温度例如85°C、中间温度例如55°C、以及相对低的温度例如25°C。到达最大电平Vmaxl、Vmax2和Vmax3。在一个可能方法中,给定的波形用于一个温度范围。例如，波形700可被用于70°C或更高的温度，波形702可被用于从40°C至70°C的温度，而波形704可被用于40°C以下的温度。通过定制温度与速率的比率，甚至是在存储器设备的不同温度环境中也可以最佳地减小程序干扰。此外，由于当温度越低时Vpass越低,所以在较低温度处的Vpass干扰被减小。
[0114]斜坡率可由根据温度的描述了 Vwl-unsel每单位时间的变化速率的系数来设置。
[0115]图7B示出在编程验证迭代的编程部分期间施加给未被选字线的取决于温度的步进式渐增电压，作为对图7A的斜升电压的可替选。如结合图5L论述的延伸那样，波形720、722和724可分别被用于85°C、55°C、以及25°C。到达最大电平Vmaxl、Vmax2和Vmax3。在一个可能方法中，给定的波形用于一个温度范围。例如，波形720可被用于70°C或更高的温度，波形722可用于从40°C至70°C的温度，而波形724可被用于40°C以下的温度。步调高度和/或步调持续时间可以取决于温度。在这个示例中，每个步调的高度是取决于温度(对于更高温度的更大步调高度)的，而步调的持续时间(t8-t7、t7-t6以及t6-t5)独立于温度。
[0116]图8A描述用于示出第二沟道升压技术的、图2A的未被选NAND串212的剖视图。由于在WLn的源极侧上的隔离电压Viso-s的应用以及在其它未被选字线上的非隔离电压的应用，在衬底510中限定第一沟道区802和第二沟道区800。这个方法允许独立升压电平能够在不同的沟道区域中实现。在一个方法中，隔离电压被施加给相对靠近WLn的字线，从而为在WLn的源极侧上的被编程的存储元件、以及为在WLn的漏极侧上的未被编程的或仅部分编程的存储元件提供单独的沟道升压区。然而，隔离字线可例如由少量字线而与WLn分开，以使得隔离电压不有害地影响在WLn下方的沟道升压电平。
[0117]隔离电压可为相对小的电压例如0-3V，其是足够小的以基本上隔离在接收隔离电压的字线(隔离字线)任一侧上的衬底中的沟道区。与之比较，额定Vwl-unsel可能例如为6-10V。此外，多个相邻字线的集合可接收隔离电压，以更加强劲地隔离在接收隔离电压的字线集合的任一侧上的衬底中的沟道区。此外，为了向隔离区提供逐渐过渡，与隔离字线相邻的一个或多个字线可接收电压(Vint),该电压位于Viso和额定Vwl-unsel的中间。
[0118]在这个示例中，Viso-s被施加给与存储元件531通信的字线，并且Vint被施加给与接收Viso-s的字线相邻的未被选字线。具体地，Vint被施加给与存储元件530和532通信的字线。在隔离字线的源极侧，Vpss-s被施加给与存储元520和529通信的字线。进一步地在隔离字线的漏极侧上，Vpass-lsb被施加给与存储元件533至536以及538至551通信的字线。Vpass-lsb是例如6-10V的局部自升压电压。WLn在第一沟道区802上方直接延伸。沟道区800的升压由位于沟道区800的直接上方的字线的电压来设置，导致了图8B的沟道升压图像804。在接收Vpass-s的字线下方实现升压电平Vch_s,而在接收Vint的字线(以及存储元件530)下方实现更低的升压电平。类似地，在接收Vpass-lsb的字线下方实现升压电平Vch-1sb808，而在接收Vint的字线(以及存储元件532 )下方实现更低的升压电平。在接收Viso-s的字线(以及存储元件531)的下方实现依赖于偏压电压Vint、Viso-s和存储元件状态的甚至更低的升压电平。
[0119]在一个方法中，由于Vpass-1sb仅被施加给少量的字线，因此其可以高于Vpass-d,这是因为存储元件接触Vpass-1sb的时间比接触Vpass-d的时间更短。Vpass-s可以比Vpass-lsb或Vpass-d高得多，这是因为关联的存储元件已被编程并因此更少受程序干扰影响。Vpass-1sb可以高于Vpass-d,这是因为其被施加给更少WL,并且因此每个WLn在更短总计时间接触Vpass-1sb并且因此将更不关心Vpass干扰。此外，高Vpass可致使例如在WLn+2和WLn+3上的Vpass干扰，而将高Vpass施加给WLn_2和WLn_3可能是安全的。在一些实施例中，出于这个理由，在WLn的源极侧上的Vpass-1sb可比WLn的漏极侧上的 Vpass-1sb 更高。
[0120]图8B是示出图8A的未被选NAND串的衬底中的沟通升压电平的图示。图8A和图8B的X轴是对齐的。如所提及的，波形804表示在隔离字线的源极侧上的升压电平，而波形808表示在隔离字线的漏极侧上的升压电平。
[0121]图9A描述用于示出第三沟道升压技术的、图2A的未被选NAND串212的剖视图。这个升压技术本质为图8A的技术的逆转，并且在WLn的漏极侧而不是源极侧上使用隔离电压。但是，这个升压技术比其它升压技术优势更少，因为其隔离了在漏极侧处的差的被升压的沟道区的区域。
[0122]具体地，由于在WLn的漏极侧上的隔离电压Viso_d的应用以及在其它未被选字线上的非隔离电压的应用，在衬底510中限定第一沟道区900和第二沟道区902。这个方法允许在不同的沟道区中实现独立沟道电平。
[0123]Viso-d被施加给与存储元件543通信的字线，并且Vint被施加给与接收Viso-d的字线相邻的未被选字线。具体地，Vint被施加给与存储元件542和544通信的字线。在隔离字线的源极侧上，Vpass-1sb被施加给与存储元件520至536和538至541通信的字线。进一步地，在隔离字线的漏极侧上，Vpass-d被施加给与存储元件545至551通信的字线。WLn在第一沟道区900直接上方延伸。由在沟道区900的直接上方的字线的电压设置沟道区900的升压，以导致图9B的沟道升压图像904。在接收Vpass-lsb的字线下方实现升压电平Vch-1sb,而在接收Vint的字线(以及存储元件542)下方实现更低的升压电平。类似地，在接收Vpass-d的字线下方实现升压电平Vch-d908,而在接收Vint的字线(以及存储元件544)下方实现更低的升压电平。在接收了 Viso-d的字线(以及存储元件543)下方可实现甚至更低的升压电平。例如，当使用源极到漏极字线编程次序时，Vpass-d可为与Vpass-1sb 相同或比 Vpass-1sb 更小。
[0124]图9B是示出图9A的未被选NAND串的衬底中的沟通升压电平的图示。图9A和图9B的X轴是对齐的。如所提及的，波形904表示在隔离字线的源极侧上的沟道电平，而波形908表示在隔离字线的漏极侧上的沟道电平。
[0125]图1OA描述用于示出第四沟道升压技术的、图2A的未被选NAND串212的剖视图。这个升压技术结合了图8A和图9A的技术。该升压技术在WLn的源极侧和漏极侧都使用了隔离电压。具体地，由于在WLn的漏极侧上的隔离电压Viso-s的应用、在WLn的漏极侧上的隔离电压Viso-d的应用以及在其它未被选字线上的非隔离电压的应用，在衬底510中限定第一沟道区1002、第二沟道区1004、第三沟道区1000。
[0126]这个方法允许在不同的沟道区中实现独立沟道电平，在一个方法中，隔离电压被施加给在WLn的任一侧上的、相对靠近WLn的字线，从而为在WLn的源极侧上的被编程的存储元件、为在WLn的漏极侧上的未被编程的或仅部分编程的存储元件、以及为在WLn直接下方延伸的小沟道区提供独立的沟道升压区。
[0127]Viso-s被施加给与存储元件531通信的字线，并且Vint被施加给与接收了Viso-s的字线相邻的未被选字线。具体地，Vint被施加给与存储元件530和532通信的字线。
[0128]Viso-d被施加给与存储元件543通信的字线，并且Vint被施加给与接收了Viso-d的字线相邻的未被选字线。具体地，Vint被施加给与存储元件542和544通信的字线。
[0129]在接收Viso-s的字线的源极侧上，Vpass-s被施加给与存储元件520至529通信的字线。在接收Viso-s的字线与WLn之间，Vpass-lsb被施加给与存储元件520至存储元件529通信的字线。在WLn与接收Viso-s的字线之间，Vpass-lsb被施加给与存储元件538至存储元件541通信的字线。在接收Viso-d的字线与S⑶之间，Vpass-d被施加给与存储元件545至存储元件551通信的字线。
[0130]图1OB是示出图1OA的未被选NAND串的衬底中的沟通升压电平的图示。图1OA和图1OB的X轴对齐。沟道电平Vch-lsb、Vch-d和Vch-s被实现在第一沟道升压区、第二沟道升压区和第三沟道升压区中(分别为波形1010、1012和1006)。
[0131]图1OC例如针对图5A、图8A、图9A或图1OA的沟道升压技术，示出在编程验证迭代的编程部分期间施加给未被选字线的电压。图5F至图51的波形可以与图1OC和图1OD的波形一起使用。图5F至图51的时间标尺与图1OC和图1OD的时间标尺对应。波形1066示出 Viso-s 或 Viso-d (例如 Viso-s/d),而波形 1064 示出 Vint。波形 1060 示出 Vpass-s或Vpass-d (例如Vpass-s/d),而波形1062不出Vpass-1sb0对于波形1062,到达最大电平Vmax。为了简化，Vpass-s、Vpass-d和Vpass-lsb被示出为在tl处被步升至相同电平，尽管它们也可被步升至不同电平，如所论述的那样。
[0132]在这个示例中，对WLn在其直接上方延伸的沟道的升压有贡献的未被选字线在编程脉冲时间段期间使其电压增加，并且在另一沟道直接上方延伸的未被选字线在编程脉冲时间段期间不使其电压增加。可替选地，靠近WLn例如在WLn的任一侧上的几个字线内的未被选字线可以在编程脉冲时间段期间使它们的电压增加。这些方法通过保持关联的沟道升压电平(图10D的波形1070)，解决对与WLn通信的存储元件的程序干扰几率的增加。在这个方法中，由于Vpass干扰的风险更小，因此例如在远离WLn的字线的下方允许针对一个或多个其它沟道升压区减小沟道升压电平(图10D的波形1072)是可接受的。限制Vpass被增加的未被选字线还可减小针对关联存储元件的Vpass干扰的风险。
[0133]另一方面涉及在tl处对于未被选字线而步升电压的速率。已经发现，相比于一个或多个相邻沟道升压区而言，在更慢速率的步升对于WLn的沟道升压区是有利的。由于沟道升压针对相邻沟道区而被更快地步升，所以在隔离存储元件(例如接收了 Viso-s/d的未被选NAND串的存储元件)的源极/漏极区上方提供偏压。这可改善在隔离存储元件的任一侧上的沟道区与对应隔离字线之间的隔离。利用在WLn下方的沟道区的更慢的升压，以及Vpass-1sb的增加，在WLn下方的沟道区的升压变得更健壮，这是因为沟道泄漏电流的效应被抑制或者至少部分地被补偿，使得抑制了程序干扰。
[0134]波形1060在tl处开始步升，并且针对步升时间t2或步升速率Vpass-s/d/(t2-tl)，在t2处基本到达稳定状态值。波形1062在tl处开始步升，并且针对更长的步升时间(t3-tl)或更慢的步升速率Vpass-lsb/ (t3_tl),在t3处基本到达稳定状态值。在从t3至t4的、处于稳定状态电平下的简短时间之后，波形1062在t4处开始其受控的增加，与此同时，Vwl-sel开始它的到Vpgm的步升。在编程脉冲时间段之前，施加给被选字线的电压可以在比Vpass-s/d步升的速率更慢的速率下类似步升。见图5C中用于这个更慢的步升速率的示例的波形592。在一个方法中，施加给被选字线的电压可在与步升速率Vpass-s/d相同的速率下步升。
[0135]图1OD例如基于图1OC的未被选字线电压，示出图5A、图8A、图9A或图1OA的NAND串的衬底中的沟道升压电平。波形1070指示出当施加渐增的Vpass-1Sb (波形IOC中的波形1062)时沟道升压电平Vch-1sb是近似恒定的。波形1072指示出当施加固定Vpass-s/d (波形IOC中的波形1060)时沟道升压电平Vch-s或Vch-d (例如Vch-s/d)降低。
[0136]在图8A的实施例中，波形1060表示Vpass-s而波形1072表示Vch_s和Vch_d。在图9A的实施例中，波形1060表示Vpass-d而波形1072表示Vch_d。
[0137]图1OE示出图1OD的沟道升压电平之差。该差为:Λ Vch=Vch_s/d - Vch-lsb。由于Vpass-s/d比Vpass-lsb的更快的斜升，因此从大约tl至t3Vch_s/d比Vch-lsb,的升压电平暂时更高。如所提及的，这助于改善隔离字线的任一侧上的沟道区之间的隔离。通过稍微更早且更高地升压Vch-s/d，实现了两个效果。第一，来自Vch-s/d区域的被升压电荷/电子可流至Vch-1sb区域，以这种方式，改善了 Vch-1sb区域的沟道/预充电。以及第二，通过更早地升压Vch-s/d区域，由于从Vch-1sb区域到Vch-s/d区域的导通因为在Vch_s/d区域上的更高偏压而降低，所以改善了在不同的被升压的沟道区之间的隔离，这助于使受Viso控制的存储元件能够较差地导通。基本上，电子可从Vch-s/d区域流至Vch-1sb区域，但是在Vch-1sb区域开始升压之后难于流回至Vch-s/d区域。
[0138]图1OF例如针对图5A、图8A、图9A或图1OA的沟道升压技术，示出在编程验证迭代的编程部分期间施加给未被选字线的可替选电压。在这个方法中，尽管Vpass-s/d (波形1080)和Vpass-lsb (波形1062)可被增大不同的量，但是它们在编程脉冲时间段期间均被增加。例如在一个方法中，Vpass-1sb的增量可大于Vpass-s/d的增量。如之前论述的那样，可替选地使用步升波形或者其它波形形状。波形1062和1080分别到达最大电平Vmaxla和 Vmaxlb0
[0139]图1OG例如基于图1OF的未被选字线电压，示出图8A、图9A或图1OA的NAND串的衬底中的沟道升压电平。波形1070指示出当施加渐增的Vpass-1sb (波形IOF中的波形1062)时沟道升压电平Vch-1sb是近似恒定的。波形1082指示出当施加固定Vpass-s/d (波形IOF中的波形1080)时沟道升压电平Vch-s或Vch_d (例如Vch-s/d)也是近似恒定的。这个方法有利地实现了不同沟道中的近似恒定的沟道升压电平。
[0140]在图8A的实施例中，波形1080表示Vpass-s而波形1082表示Vch_s和Vch_d。在图9A的实施例中，波形1080表示Vpass-d而波形1082表示Vch_d。[0141]图1OH示出例如针对图5A、图8A、图9A或图1OA的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的可替选电压。这个方法不需要在编程脉冲时间段期间增加未被选字线电压。然而，仍可实现在沟道升压区之间的较佳隔离的上述提及的优点。在这样的情况中，Vpass-s/d (波形1084)和Vpass-lsb (波形1086)在编程脉冲时间段期间都是近似恒定的，但是Vpass-s/d的坡升速率快于Vpass-lsb的坡升速率。
[0142]图101例如基于图1OH的未被选字线电压，示出图8A、图9A或图1OA的NAND串的衬底中的沟道升压电平。波形1090指示出当施加渐增Vpass-1sb (波形IOH中的波形1086)时沟道升压电平Vch-1sb减小。波形1088指示出当Vpass-s/d (波形IOH中的波形1084)是恒定的时沟道升压电平Vch-s或Vch-d (例如Vch-s/d)也减小。
[0143]在图8A的实施例中，波形1084表示Vpass-s而波形1088表示Vch_s和Vch_d。在图9A的实施例中，波形1084表示Vpass-d而波形1088表示Vch_d。
[0144]图1lA示出例如基于图8A或图9A的升压技术的编程方法。步骤1100开始用于被选字线的编程操作。这个操作可以例如为多个趟次操作的一个趟次，或者单编程操作趟次。步骤1102开始编程操作的编程验证迭代。步骤1104配置未被选NAND串以允许升压。例如，这可涉及设置Vsgd和Vbl以使漏极侧选择栅极为不导通的。可选地，预充电被传递至未被选NAND串的沟道，如之前论述的那样。步骤1106将隔离电压(Viso-s/d)施加至未被选字线中的至少一个以限定第一和第二沟道区。图8A的示例是第一沟道区802和第二沟道区800。图9A的示例是第一沟道区900和第二沟道区902。
[0145]在步升时间(tl)处，步骤1108以第一较慢速率将WLn的电压从OV (或其它电平)步升至预编程脉冲电平(例如Vpass)。可选地，WLn的电压可以以第二较快速率步升。在步升时间(tl)处，步骤1110将在第一沟道区直接上方延伸的至少一个未被选字线的电压(例如Vpass-lsb)从OV (或其它电平)步升至预编程脉冲电平。图8A中的在第一沟道区直接上方延伸的至少一个未被选字线的示例包括与存储元件533至536以及538至551关联的字线。图9A中的在第一沟道区直接上方延伸的至少一个未被选字线的示例包括与存储元件520至536以及538至541关联的字线。
[0146]在步升时间(tl)处，步骤1112将在第二沟道区直接上方延伸的至少一个未被选字线的电压(例如Vpass-s/d)从OV (或其它电平)以第二较快速率步升至预编程脉冲电平(例如Vpass)。图8A中的在第二沟道区直接上方延伸的至少一个未被选字线的示例包括与存储元件520至529关联的字线。图9A中的在第二沟道区直接上方延伸的至少一个未被选字线的示例包括与存储元件545至551关联的字线。
[0147]步骤1114将在第一沟道区直接上方延伸的WLn的电压从步骤1108的预编程脉冲电平步升至编程脉冲电平(Vpgm)，并且在编程脉冲时间段内保持至少Vpgm。Vpgm是足够用于编程存储元件的电平。典型地，以具有固定幅度的单个脉冲来提供Vpgm，尽管在单个编程脉冲中可以具有变化幅度。Vpgm可根据编程操作中的编程验证迭代的循环编号或迭代编号。步骤1116在编程脉冲时间段期间增加了在第二沟道区直接上方延伸的至少一个未被选字线的电压。
[0148]作为当前编程验证迭代的验证部分的部分，步骤1118使用一个或多个验证电平来执行验证操作。验证电平的示例包括图3A和图3D中的VvaL、VvbL和VvcL，图3B中的VvLM,以及图3C和图3E中的Vva、Vvb和Vvc。在步骤1120的决策处，如果已经达到用于被选存储元件的目标验证电平，则在步骤1112处编程状态被设置为对存储元件和其被选NAND串锁定。具有锁定状态的NAND串在下一编程验证迭代中变为被禁止或未被选NAND串O
[0149]如果没有达到用于被选存储元件的目标电平，则到达决策步骤1124，在决策步骤1124处，如果指示了额外编程验证迭代(例如当所有被选存储元件或所有的较少可允许位忽视数量还没有被编程并且最大数量的编程验证迭代还没有被执行时)，在步骤1102处开始下一编程验证迭代。在决策步骤1124处，如果没有指示额外的编程验证迭代(例如，所有被选存储元件，或所有的较少可允许位忽视数量，已被编成或者最大数量编程验证被执行)，则在步骤1126处完成编程操作。
[0150]图1lB示出例如基于图1OA的升压技术的编程方法。步骤1100、1102、1104、1108、1110、1114、1118、1120、1122、1124 和 1126 与图1lA 中的相同。步骤 1150 不同于步骤 1106，在于步骤1150将隔离电压(例如Viso-s/d)施加给未被选字线中的至少两个，以限定第一沟道区、第二沟道区和第三沟道区。图1OA中的示例分别包括第一沟道区1002、第二沟道区1004和第三沟道区1000。在步升时间(tl)处，步骤1152将在第二沟道区直接上方延伸的至少一个被选字线的、以及在第三沟道区直接上方延伸的至少一个被选字线的电压(例如Vpass-s/d),以第二更快速率从OV (或其它电平)步升至预编程脉冲电平。
[0151]图1OA中的在第二沟道区直接上方延伸的至少一个未被选字线的示例包括与存储元件545至551关联的字线。图1OA的在第三沟道区直接上方延伸的至少一个未被选字线的示例包括与存储元件520至529关联的字线。
[0152]步骤1154在编程脉冲时间段期间增加在第二沟道区直接上方延伸的至少一个未被选字线的电压，以及在第三沟道区直接上方延伸的至少一个未被选字线的电压。
[0153]图1lC示出例如基于图5A的升压技术的额外编程方法。这个方法通常可应用于任意的所提及的升压技术以及其它升压技术。这个方法涉及在编程脉冲时间段期间对靠近被选字线WLn (例如在WLn的任一侧上离WLn特定数量的字线(诸如2_6个字线)内)的未被选字线增加通过电压，而在编程脉冲时间段期间对不靠近被选字线WLn (例如不在离WLn特定数量的字线内)的未被选字线不增加通过电压。可以与其它靠近的未被选字线相同地对待WLn-1和WLn+Ι，或者如果希望则例如通过在编程脉冲时间段期间不增加其电压，与其它靠近的未被选字线不同地对待WLn-1和WLn+Ι。作为示例，可以对于WLn_3至WLn-1和WLn+Ι至WLn+3而不对于其它字线提供电压增加。又见图5B2。作为另一个示例，其中WLn-1和WLn+Ι被不同地对待，可针对于WLn-3至WLn_2和WLn+2至WLn+3而不针对其它字线来提供电压增加。
[0154]步骤1100、1102、1104、1118、1120、1122、1124 和 1126 与图1lA 中的相同。在步升时间tl处，步骤1160将WLn的电压从OV步升至预编程脉冲电平例如Vpass。在步升时间处，步骤1162将所有未被选字线的电压从OV步升至预编程脉冲电平例如Vpass。步骤1164在编程脉冲时间段期间将WLn的电压从预编程脉冲电平步升至Vpgm并且保持Vpgm。步骤1166在编程脉冲时间段期间增加靠近WLn的至少一个未被选字线的电压。步骤1168在编程脉冲时间段期间不增加不靠近WLn的至少一个未被选字线的电压。可选地，步骤1168可以增加不靠近WLn的至少一个未被选字线的电压，但是其程度小于步骤1166中的针对靠近WLn的至少一个未被选字线的增加。[0155]图12A示出图2A的被选NAND串214的剖视图。相比于之前论述的未被选NAND串，被选NAND串与NAND串部分1202和1204是端对端的，具有源极侧选择栅极1219和漏极侧选择栅极1252。区1206表示在NAND串直接下方的衬底510中的沟道。存储元件1210-1251在NAND串中延伸。
[0156]图12B是示出图12A的被选NAND串的衬底中的无沟道升压的图示。图12A和图12B的X轴是对齐的。在这个示例中，沟道未被配置为用于升压，因此在编程脉冲时间段期间没有升压发生。
[0157]因此，可以看到，提供了一种非易失性存储系统，其包括在衬底上的NAND串中形成的非易失性存储元件集合，该NAND串包括被选择在编程验证迭代中编程的至少一个NAND串(214)，以及未被选择在编程验证迭代中编程的至少一个NAND串(212)，非易失性存储元件集合与多个字线通信，该多个字线包括被选择在编程验证迭代中编程的字线(WLn)和未被选择在编程验证迭代中编程的字线(WL0至WLn-1 ;WLn+l至WLf)。非易失性存储系统还包括至少一个控制电路(110，150)，该至少一个控制电路结合编程验证迭代的编程部分一起:(a)配置至少一个未被选NAND串以允许在至少一个未被选NAND串下方的衬底的至少一个沟道区中的升压，(b)在处于编程脉冲时间段(t5-t8)之前的步升时间(t4)处，将被选字线的电压从相应预编程脉冲电压(Vpass)步升至编程脉冲电压(Vpgm)，并且在编程脉冲时间段(t5-t8)期间保持编程脉冲电压，以及(c)升压至少一个沟道区，将渐增电压(Vpass-lsb)施加给未被选字线(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一个。
[0158]在另一个实施例中，提供一种用于结合编程验证迭代的编程部分一起编程非易失性存储系统的方法，该非易失性存储系统包括在衬底上的NAND串中形成的非易失性存储元件集合。该方法包括:(a)选择在编程验证迭代中编程的至少一个NAND串(214)，而至少一个NAND串(212)未被选择在编程验证迭代中编程，(b)选择在编程验证迭代中编程的字线(WLn)，该被选字线处于与NAND串通信的多个字线中，而多个字线的至少一个未被选字线(WL0至WLn-1 ；WLn+l至WLf)未被选择在编程验证迭代中编程，(c)配置至少一个未被选NAND串以允许在该至少一个未被选NAND串下方的衬底的至少一个沟道区中的升压，(d)将被选字线的电压从相应预编程脉冲电压(Vpass)步升至编程脉冲电压(Vpgm)，(e)在编程脉冲时间段(t5-t8)期间保持编程脉冲电压，以及(f)升压至少一个沟道区，将渐增的电压(Vpass-lsb)施加给未被选字线(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一个。
[0159]在另一个实施例中，提供了一种非易失性存储系统，其包括在衬底上的NAND串中形成的非易失性存储元件集合，该NAND串包括被选择在编程验证迭代中编程的至少一个NAND串(214)，以及未被选择在编程验证迭代中编程的至少一个NAND串(212)，非易失性存储元件集合与多个字线通信，该多个字线包括被选择在编程验证迭代中编程的字线(WLn)和未被选择在编程验证迭代中编程的字线(WL0至WLn-1 ；WLn+l至WLf)。非易失性存储系统还包括至少一个控制电路(I 10，150)。
[0160]该至少一个控制电路结合编程验证迭代的编程部分结一起:Ca)配置至少一个未被选NAND串以允许在至少一个未被选NAND串下方的衬底中的升压，(b)将隔离电压施加给未被选字线(WLn-6，WLn+6)中的至少一个，以在未被选字线的至少一个的任一侧上创建至少一个未被选NAND串下方的衬底中的至少第一(Vch-1sb)和第二(Vch-s/d)沟道区,所述被选字线在第一沟道区直接上方延伸，以及(c)在处于编程脉冲时间段(t5-t8)之前的步升时间(tl)处:(i)升压第一沟道区(Vch-lsb):将向在第一沟道区直接上方延伸的未被选字线(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一个未被选字线施加的电压(Vpass-lsb),步升至在第一沟道区直接上方延伸的未被选字线中的至少一个未被选字线的相应预编程脉冲电压(Vpass)，以及(ii )升压第二沟道区(Vch-s/d):以比施加给在第一沟道区直接上方延伸的未被选字线中的至少一个未被选字线的电压(Vpass-lsb)的速率更快的速率，将向在第二沟道区直接上方延伸的未被选字线(WLO至WLn-8 ；WLn+8至WLf )中的至少一个未被选字线施加的电压(Vpass-s/d)步升至在第二沟道区直接上方延伸的未被选字线中的至少一个未被选字线的相应预编程脉冲电压(Vpass)。
[0161]上文中提供了对本发明的具体描述以用于阐述和说明。但并非用于穷举或者将本发明限于所公开的精确形式。根据以上教导，可实现很多修改和变型。上述实施例被选取用于最佳地解释本发明的原理及其实际应用，从而使得本领域技术人员能够以不同的实施例并利用适于特定预期用途的不同变型来最佳地利用本发明。本发明的范围要由所附权利要求来定义。
【权利要求】
1.一种非易失性存储系统，包括: 在衬底上的NAND串中形成的非易失性存储元件集合，所述NAND串包括被选择用于在编程验证迭代中编程的至少一个NAND串(214)，以及未被选择用于在编程验证迭代中编程的至少一个NAND串(212)，所述非易失性存储元件集合与多个字线通信，所述多个字线包括被选择用于在所述编程验证迭代中编程的字线(WLn)和未被选择用于在所述编程验证迭代中编程的字线(WLO至WLn-1 ；WLn+l至WLf)；以及 至少一个控制电路(110，150)，所述至少一个控制电路与编程验证迭代的编程部分结合以:(a)配置至少一个未被选NAND串以允许在所述衬底中的在所述至少一个未被选NAND串下方的至少一个沟道区中的升压，(b)在编程脉冲时间段(t5-t8)之前的步升时间(t4)处，将所述被选字线的电压从相应预编程脉冲电压(Vpass)步升至编程脉冲电压(Vpgm)，并且在所述编程脉冲时间段(t5-t8)期间保持所述编程脉冲电压，以及(c)在编程脉冲时间段(t5-t8)期间升压所述至少一个沟道区:将渐增的电压(Vpass-1sb)施加给未被选字线中的至少一个未被选字线(WLn-4至WLn-1 ；WLn+l至WLn+4)。
2.根据权利要求1所述的非易失性存储系统，其中: 以取决于温度的速率增加被施加给所述未被选字线中的至少一个未被选字线的所述电压。
3.根据权利要求2所述的非易失性存储系统，其中: 被施加给所述未被选字 线中的所述至少一个未被选字线的所述电压在所述编程脉冲时间段的大部分期间内增加。
4.根据权利要求3所述的非易失性存储系统，其中: 当所述温度相对高时以相对高的速率增加被施加给所述未被选字线中的所述至少一个未被选字线的所述电压，而当所述当温度相对低时以相对低的速率增加被施加给所述未被选字线中的所述至少一个未被选字线的所述电压。
5.根据权利要求1-4中的任一项所述的非易失性存储系统，其中: 以阶梯型波形增加被施加给所述未被选字线中的所述至少一个未被选字线的所述电压。
6.根据权利要求1-5中的任一项所述的非易失性存储系统，其中: 通过斜升来增加被施加给所述未被选字线中的所述至少一个未被选字线的所述电压。
7.根据权利要求1-6中的任一项所述的非易失性存储系统，其中: 所述至少一个控制电路使所述至少一个未被选NAND串的漏极侧选择栅极(552)为导通的，以配置所述至少一个未被选NAND串(212)以允许在至少一个沟道区中升压。
8.根据权利要求1-7中的任一项所述的非易失性存储系统，其中: 被施加给所述未被选字线中的所述至少一个未被选字线的所述电压从初始电平(Vpass-1sb)增加，其中，当所述编程脉冲电压越高时所述初始电平越高。
9.根据权利要求1-8中的任一项所述的非易失性存储系统，其中: 所述至少一个控制电路与编程验证迭代的编程部分结合以:将所述渐增的电压施加给在所述被选字线的任一侧上的选中数量的未被选字线，其中，所述选中数量的未被选字线与所述被选字线相距指定数量字线之内。
10.根据权利要求9所述的非易失性存储系统，其中:所述至少一个控制电路与编程验证迭代的编程部分结合以:不将所述渐增的电压施加给在所述被选字线的任一侧上的选中数量的未被选字线，其中，所述选中数量的未被选字线不与所述被选字线相距指定数量字线之内。
11.根据权利要求1-10中的任一项所述的非易失性存储系统，其中: 所述至少一个控制电路与编程验证迭代的编程部分结合以:将隔离电压(Viso-s/d)施加给所述未被选字线中的至少另一个未被选字线(WLn-6，WLn+6),以在未被选字线中的至少一个未被选字线的任一侧上至少限定所述至少一个沟道区中的第一沟道区(ch-lsb)和第二沟道区(ch-s/d)，所述被选字线在所述第一沟道区直接上方延伸，并且 所述未被选字线中的所述至少一个未被选字线(WLn-4至WLn-1 ；WLn+l至WLn+4)在所述第一沟道区直接上方延伸，因而由渐增的电压(Vpass-1sb)来将第一沟道区升压。
12.根据权利要求11的非易失性存储系统，其中: 所述至少一个控制电路与编程验证迭代的编程部分结合以:将隔离电压(Viso-s/d)施加给未被选字线中的至少额外一个未被选字线(WLn-6，WLn+6),以创建所述至少一个沟道区中的第三沟道区(Vch-s/d)，所述第一沟道区(Vch-1sb)在所述第二(Vch-s/d)沟道区和所述第三(Vch-s/d)沟道区之间延伸。
13.根据权利要求11或12的非易失性存储系统，其中，在所述编程验证迭代的所述编程部分期间，在步升时间(t4)处，所述至少一个控制电路: 将被施加给所述未被选字线中在所述第一沟道区直接上方延伸的至少一个未被选字线(WLn-4至WLn-1 ；WLn+l至WLn+4)的电压(Vpass-1sb)步升至所述未被选字线中在所述第一沟道区直接上方延伸的所述至少一个未被选字线的相应预编程脉冲电压(Vpass);以及 升压所述第二沟道区(Vch-s/d):以比用于升压被施加给所述未被选字线中在所述第一沟道区直接上方延伸的至少一个未被选字线(WLn-4至WLn-1 ;WLn+l至WLn+4)的所述电压(Vpass-1sb)的速率更快的速率，将向所述未被选字线中在所述第二沟道区直接上方延伸的至少一个未被选字线(WL0至WLn-8 ；WLn+8至WLf)施加的电压(Vpass_s/d)步升至所述所述未被选字线中在所述第二沟道区直接上方延伸的所述至少一个未被选字线的相应预编程脉冲电压(Vpass )。
14.根据权利要求13的非易失性存储系统，其中: 被施加给所述未被选字线中在所述第二沟道区直接上方延伸的至少一个未被选字线的电压在编程脉冲时间段期间增加。
15.一种用于结合编程验证迭代的编程部分来编程非易失性存储系统的方法，所述非易失性存储系统包括在衬底上的NAND串中形成的非易失性存储元件集合，所述方法包括: 选择用于在所述编程验证迭代中编程的至少一个NAND串(214)，而至少一个NAND串(212)未被选择用于在编程验证迭代中编程； 选择用于在所述编程验证迭代中编程的字线(WLn)，被选字线是与所述NAND串通信的多个字线中的字线，而所述多个字线中的至少一个未被选字线(WL0至WLn-1 ；WLn+l至WLf)未被选择用于在编程验证迭代中编程； 配置所述至少一个未被选NAND串以允许所述衬底的在所述至少一个未被选NAND串下方的至少一个沟道区中的升压；将所述被选字线的电压从相应预编程脉冲电压(Vpass)步升至编程脉冲电压(Vpgm)；在编程脉冲时间段(t5-t8)期间保持所述编程脉冲电平；以及在所述编程脉冲时间 段(t5-t8)期间升压所述至少一个沟道区:将渐增的电压(Vpass-1sb)施加给所述未被选字线中的至少一个未被选字线(WLn-4至WLn-1 ；WLn+l至WLn+4)ο
【文档编号】G11C16/10GK103650056SQ201280025421
【公开日】2014年3月19日 申请日期:2012年5月22日 优先权日:2011年5月23日
【发明者】赫里特·扬·海明克, 李沈忠, 阿努哈弗·汉戴瓦, 亨利·钦, 梁贵荣, 达纳·李 申请人:桑迪士克科技股份有限公司