可变阻抗存储元件的接触结构与方法
【专利摘要】存储元件可以包括：开口，其在至少一个绝缘层上，该绝缘层形成于蚀刻停止层上，该开口在其底部暴露第一电极部分和所述蚀刻停止层;第二电极部分，在所述开口的至少侧表面上形成，并接触第一电极部分，第二电极部分不填充所述开口，并且基本上不形成于至少一层绝缘层的顶部表面上;至少一个存储层，形成于至少一个绝缘层顶部表面并与第二电极部分接触，所述至少一个存储层可以在至少两个阻抗状态之间可逆地可编程。还公开了形成这样的存储元件的方法。
【专利说明】可变阻抗存储元件的接触结构与方法
【技术领域】
[0001]本公开内容主要涉及具有可变阻抗的存储元件的设备，更具体地涉及用于这样的存储元件的接触结构。
[0002]背景
[0003]传统的导电桥接随机存取存储器(CBRAM)类型的元件(有时称为可编程金属化单元(PMC))和其他电阻型RAM (RRAM)类型的存储元件可包括可在两个或更多的电阻状态之间编程的存储层。这种常规的存储元件可以包括由金属(比如银)形成的“有效的”电极，该金属可以氧化并通过固体电解质进行离子导电。
[0004]这样的金属(如银)的毯覆层由于会产生缺陷，而难以进行处理(即，用光刻步骤来图案化)。这样的处理过程在制造工艺的后端工艺(BEOL)部分期间执行时尤其困难。工艺的BEOL部分可在有效器件在衬底中形成然后被一个或多个层间介电层覆盖之后进行。
[0005]此外，传统上，在有效电极和固体电解质之间的大界面区域可能遭受热不稳定性和/或促成存储器元件之间的性能上的变化。
[0006]附图简要说明
[0007]图1是根据实施例的具有蚀刻停止层的存储元件的侧剖视图。
[0008]图2是根据实施例的具有硬质蚀刻掩模的存储元件的侧剖视图。
[0009]图3是根据另一实施例的具有蚀刻停止层的存储元件的侧剖视图。
[0010]图4是根据另一实施例的具有硬质蚀刻掩模的存储元件的侧剖视图。
[0011]图5A至图5E是根据实施例的显示制作如图1所示存储元件的方法的一系列视图。
[0012]图6A至图6H是根据实施例的显示制作如图2所示存储元件的方法的一系列侧剖视图。
[0013]图7A至图7D-1是根据实施例的显示制作如图3所示存储元件的方法的一系列视图。
[0014]图8A至图8F是根据一个实施例的显示制作如图4所示存储元件的方法的一系列侧剖视图。
[0015]详细说明
[0016]本文所公开的实施例显示了一种可以降低存储层与电极的接触面积的存储元件的方法以及相应的结构。这样的存储元件可提供如此小的区域接触而不需要在毯覆沉积的电极层上的图案化和蚀刻步骤，从而防止在传统的方法中出现的缺陷。并且，与传统方法相t匕，这样的减小面积接触可提供更一致的存储元件响应。
[0017]参照图1，根据一个实施例的存储元件以侧剖视图中示出，并通过总体附图标记100表示。存储元件100可以包括第一电极部分102、形成在蚀刻停止层(ESL) 106上的第二电极部分116、存储层120和顶部电极122。第一和第二电极部分(102和116)可形成底部电极，该底部电极与存储层120具有小的接触面积。
[0018]第一电极部分102可形成在较低的绝缘体104上。蚀刻停止层(ESL) 106可以形成在下部绝缘体104上。在所示的特定实施例中，第一电极部分102可以通过ESL106中的开口延伸。然而，在另一个实施例中，ESL可以形成在第一电极部分的顶表面的部分上，并具有开口，该开口暴露出第一电极部分的顶部表面。
[0019]下部绝缘体104可包括一个或多个合适的绝缘层。第一电极部102可以由一个或多个导电材料形成。在一个特定的实施例中，第一电极部分102可以包括铜。
[0020]第二电极部分116可形成在上部绝缘体108的开口 110中，并与第一电极部分102和ESL106的顶表面接触。上部绝缘体108可以形成在下部绝缘体104和第一电极部分102的上方。上部绝缘体104可包括一个绝缘层或形成电介质堆叠的多个绝缘层。在非常特定的实施例中，上部绝缘体108可以由氮化硅和/或氧氮化硅形成。
[0021]ESL106可以是任何适合使在上部绝缘体108上形成开口的蚀刻工艺停止的材料。即，对于在ESL106上方的上部绝缘体108，形成开口 108的蚀刻工艺是高度选择性的。
[0022]第二电极部分116可包括一个或多个导电膜,这些导电膜可以由任何合适的对于给定的元件大小提供所需电阻的导电材料形成。在一些实施例中，其中的第二电极部分116形成CBRAM型元件的阳极的全部或部分，第二电极部分116可以包括一个或多个元素，该一个或多个元素可氧化而在存储层120内离子导电。在非常特定的实施例中，第二电极层116可以包括银或铜中的任一种。
[0023]值得注意的是，ESL106可以帮助确保开口 110保持所希望的低平的形貌特征。如果没有这样的层，开口 Iio的底部会延伸到下部绝缘体104和/或第一电极部分102，从而在底面中产生不希望的台阶。如果没有ESL106，则第二电极部分116的共形层可能由于开口 110内的不希望的形貌特征而具有不连续。
[0024]在其中的第二电极部分116形成CBRAM的阴极电极的全部或部分的其他实施例中，第二电极部分116可由一个或更多的“惰性”的导电材料(例如，相对于存储层120，基本上不具有电化学活性的材料)形成。在非常特定的实施例中，导电接触层112可以包括钽或氮化钽中的任一种。
[0025]仍然参照图1，绝缘区域118可以形成在开口 110中，位于开口 110侧面上形成的第二电极部分116之间。绝缘区域118可以包括任何合适的绝缘物(包括空隙)。在特定的实施方式中，绝缘区域118可以包括氮化硅或氧化硅中的任一种，包括通过原硅酸四乙酯(TEOS)分解生成的氧化硅。
[0026]存储层120可以在两个或多个不同的阻抗状态之间被编程。在一些实施例中，存储层120可以提供不同的电阻值。在其它实施例中，存储层120可以提供不同的电容值。在其它实施例中，存储层120可以响应于相同的感测条件提供不同定时的阻抗的变化。存储层120可以是单层，或者可以包括多个层。
[0027]在非常特定的实施例中，存储层120可以包括离子导体，例如固体电解质。导电丝可在存储层120中形成，并可通过施加电场而被消除。在非常特定的实施例中，存储层120可以包括硫属化物或固体电解质中的任一种。
[0028]顶部电极122可以包括任何合适的导电材料。在其中的顶部电极122构成CBRAM型元件的阳极电极的全部或部分的一些实施例中，顶部电极122可以包括一个或多个可氧化以在存储层120内离子导电的元素。在其中的顶部电极122构成CBRAM型元件的阴极电极的全部或部分的其它实施例中，导电接触层112可由“惰性”的导电材料形成。[0029]图2显示了根据另一实施例的存储元件200。存储元件200可以包括像图1 一样的部分结构。类似项目通过相同的附图标记来指代，但是附图标记的第一个数字是“2”，而不是“I”。
[0030]图2可以不同于图1，不同之处在于，第一电极部分202可包括形成在下部绝缘体204中的第一部件202-0和第二部件202-1。在特定的实施例中，第一部件202-0可以是通过图案化一个或多个导电层形成的第一互连层的部分。类似地，第二部件202-1可以是通过图案化一个或多个导电层而形成在所述第一互连层上的第二互连层的一部分。虽然第一和第二部件(202-0和202-1)可以由任何合适的(一个或多个)导电材料形成，在一个特定的实施例中，第一部件202-0和/或第二部分202-1可以包括铜。
[0031]在其它实施例中，第一电极部分202可由类似“双镶嵌”的过程形成。这样的过程可以在较低的绝缘体上形成与第一部件202-0相对应的开口，然后再在较低的绝缘体上形成与第二部件202-1相对应的开口。然后，一个或多个导电材料可以填充两个开口。在这种情况下，第一和第二部件(202-0/1)可以是相同的电极结构的集成部分。
[0032]图2还可以不同于图1，即，上部绝缘体208可以包括底部层208-0、层间绝缘层208-1、和顶部层208-2。在一个实施例中，底部层208-0可以是用于蚀刻步骤的ESL。在一个特定实施例中，在开口 210已形成时，底部层208-0可以在蚀刻通过层间绝缘层208-1起到蚀刻停止的作用。也就是说，初始的蚀刻操作可以蚀刻通过层间绝缘层208-1并到底部层208-0为止。蚀刻开口的底部处露出的底层208-0的部分可以被移除以暴露底部接触202以及完整的开口 210。
[0033]在一个实施例中，顶部层208-2可以是“硬”的蚀刻掩模。也就是说，顶部层208-2可以形成有开口并作为蚀刻掩模来使用，代替基于抗蚀剂的掩模，或类似物。相比硬质蚀刻掩模208-2，对于层间绝缘层208-1，形成开口 210 (其中包含电极部分216)的蚀刻步骤是高度选择性的。
[0034]图2进一步与图1不同在于:顶部电极222可以包括第一导电层222_0和第二导电层222-1。
[0035]值得注意的是，虽然图2显示的实施例同时包括了 ESL和硬质蚀刻掩模，替代实施例中可能只包括硬质蚀刻掩模而不包括ESL。
[0036]图3示出根据另一实施例的存储元件300。存储元件300可以包括像图1 一样的部分结构。类似项目通过相同的附图标记来指代，但是附图标记的第一个数字是“3”，而不是 “ I O
[0037]图3与图1不同在于:第二电极部分316可包括氧化层324。氧化层324可以增加第二电极部分316的电阻。此外，在一些实施例中，第二电极部分316是阳极，形成氧化层324可进一步减少在阳极和存储层之间的接触界面(即固体电解质)的面积。
[0038]图4显示了根据另一实施例的存储元件400。存储器单元400可以包括像图2 —样的部分结构。类似项目通过相同的附图标记来指代，但是附图标记的第一个数字是“4”，而不是“2”。
[0039]图4与图2不同在于:第二电极部分416不完全覆盖开口 410的底部。另外，在所示的实施例中，第二电极部分416可以有“侧壁”形状，在开口 410顶部的厚度比开口 410底部的厚度要小。[0040]在描述根据实施例的各种存储元件的结构后，将对形成这样的结构的方法进行说明。
[0041]图5A至图5E示出根据特定的实施例的形成像图1所示的存储元件100的方法。
[0042]图5A显示了在上部绝缘体108中形成开口 110后的存储元件100，该存储元件100具有已暴露的第一电极部分102。在一个实施例中，蚀刻掩模(图中未示出)可以形成在上绝缘体108的具有对应于开口 110的开口的顶部表面上。然后即可以执行蚀刻步骤，该蚀刻步骤使用ESL106。ESL106可以保护下部绝缘体104免遭蚀刻。在这样的实施例中，ESL106和第一电极部分102可以来自开口 110的底表面的全部或部分。
[0043]图5B显示了在顶部绝缘体104的顶部表面上方并在开口 110内形成导电接触层112。如图所示，导电接触层112并不填满开口 110，因此，空间113可存在于开口 110的相对两侧的接触层112的部分之间。导电接触层112可以具有宽度(显示为W)。
[0044]如上面所述并结合图1，在一些实施例中，导电接触层112可以形成有效电极，包括一个或多个在随后形成的存储层中的可氧化的元素。
[0045]图5C显示了填充层114的形成。填充层114可形成于空间113以内及导电接触层112上方。填充层114可以包括一个或多个绝缘层。如上文所述，在一些实施例中，填充层114仅部分地填充开口 113并留下空隙。或者，可以不采用填充层114而留下空隙(SP，空间113)。
[0046]图OT-O显示了从上部绝缘体108的顶表面去除导电接触层112。其结果是，会形成降低的区域接触结构116。在这样的接触结构116中，导电接触层112的顶部表面被暴露。这样的顶部表面部分可以表示与导电接触层112的宽度成比例的表面积(记为A)。在所示实施例中，图OT-O的过程操作可以在开口 110内形成绝缘区域118。
[0047]在特定的实施例中，去除导电接触层112可以包括将上部绝缘体108的顶部表面平坦化的平坦化步骤。平坦化步骤可以包括化学机械抛光(CMP)、蚀刻或它们的组合。
[0048]图OT-1显示了图OT-O结构的俯视图。如图所示，面积减小的接触结构116的面积可以显著小于开口 Iio的面积。虽然图ro-Ι显示的面积减少的接触结构116有环形结构并有坚实的底部，但替代实施例中也可以依据开口 110的形状来包括不同的形状。
[0049]图5E显示了存储层120和顶部电极122的形成。如上文所述，在特定实施例中，存储层120可以包括离子导体120，通过响应电场变化来响应材料内或通过材料的离子传导，离子导体120可实现电气特性(例如，电阻和/或电容)的静态和/或动态的变化。存储层120可以包括一个或多个层，并且在一些实施例中可以包括固体电解质。在非常特定的实施例中，存储层120可以包括硫属化物和/或金属氧化物，其中的导电部可以通过电化学反应形成。
[0050]在一个实施例中，存储层120和顶部电极122可以通过沉积一个或多个层来形成。然后，可图案化离子存储器和(一个或多个)顶电极层。在替代实施例中，存储层120可以顶部电极122分开进行图案化。
[0051]图6A至图6H示出根据一个特定的实施例的形成像图2所示的存储元件200的方法。
[0052]图6A显示了在第二电极部件202-1上方形成上部绝缘体208。上部绝缘体208可以包括ESL208-0、层间绝缘层208-1和硬质蚀刻掩模层208-2。如上所述，层208-0/1/2的材料可以根据在层间绝缘层208-1内生成开口的蚀刻步骤来进行选择。
[0053]图6B显示了为了创建硬蚀刻掩模208-2而在硬质蚀刻掩模层内形成掩模开口210’。所示实施例中，可以通过在蚀刻停止层的顶部表面上形成蚀刻掩模211，然后蚀刻开口 210’，来形成掩模开口 210’。应理解，然后可以去除蚀刻掩模211。
[0054]图6C显示了穿过层间绝缘层208-1使用硬蚀刻掩模208_2来蚀刻开口 210”。ESL208-0可作为这样的蚀刻步骤的端点。S卩，相比ESL208-0，对于中间层208-1来讲，穿过层间绝缘层208-1创建开口 210的蚀刻是高度选择性的。
[0055]图6D显示了通过ESL208-0形成一开口，从而形成使电极部件202_1暴露的开口210。
[0056]图6E显示了如在图5B中描述的导电接触层212的形成。导电接触层212可以形成在硬质蚀刻掩模208-2的顶部表面上以及开口 210的侧面上，与层间绝缘层208-1、ESL208-0和第二电极部件202-1接触。
[0057]图6F显示了填充层214的形成。填充层214可形成于空间213内和导电接触层212上方。填充层214可以包括一个或多个绝缘层。如图5C的情况下，在替代实施例中，形成填充层214可以建立空隙，或可能不使用填充层214。
[0058]图6G显示了从上部绝缘体208的顶部表面(即，硬蚀刻掩模的顶部表面208_2)除去导电接触层212。其结果是，可以形成减小面积接触结构216。正如在图5A到5E的实施例中，表面积(示为A)可以与导电接触层213的宽度相关，并小于开口 210所表示的面积。
[0059]在特定的实施例中，除去导电接触层212可以包括平坦化步骤，如像上述图5A到5E中描述的步骤或等价步骤，并且可以形成绝缘区域218。
[0060]图6H显示了离子导体220和顶部电极222的形成。离子导体220可以采取上述图1描述的形式或等效的形式。
[0061]图7A至图7D-1示出根据一个特定的实施例的形成像图3所示的存储元件300的方法。假设已进行如图5A或等价物所示的处理，以在上部绝缘体308上产生开口 310。
[0062]图7A显示了在顶部绝缘体304顶部表面上方和开口 310内形成导电接触层312。这样的动作包括如在图5B中所示或等效的处理。然而，与图5B不同的是，假定导电接触层312是由可氧化的材料形成的。
[0063]图7B显示了对导电接触层312的部分进行氧化以形成氧化部分324。这种氧化步骤可以进一步减少导电接触层312的宽度(W)。
[0064]图7C显示了填充层314的形成。这样的动作可以包括如图5C所描述或等效的处理。
[0065]图7D-0和7D-1可以包括像图?_0和中提到的动作。然而，如图7D-1所示，接触面积“A”可与层的宽度“W”成比例，比氧化部分的厚度小。
[0066]图8A至图8F示出根据一个特定的实施例的形成像图4所示的存储元件400的方法。
[0067]参照图8A，假定已经经过了在图6A至6D中所示或等效的处理后，在上部绝缘体408上形成开口 410。上部绝缘体408可以包括底部层408-0、顶部层408-2或两者兼而有之，该底部层408-0作为ESL，该顶部层408-2作为硬质蚀刻掩模408-2。
[0068]图8B显示了在上部绝缘体408的顶部表面上方和开口 410内形成导电接触层412。这样的动作包括了如在图5B中所示或等效的处理。
[0069]图SC显示了通过各向异性蚀刻导电接触层以形成“侧壁”型的第二电极部分416。
[0070]图8D显示了填充层414的形成。填充层414可以形成在空间413内，并且可以包括如图5C所描述的或等效的处理。
[0071]图SE显示了平坦化步骤，该步骤可平面化以除去上部绝缘体408的部分并暴露第二电极部分416的顶部。这样的动作可以包括如在图OT-O所示或等效的处理。
[0072]图8F显示了接触第二电极部分416的存储层420的形成，以及存储层420上方的顶部电极422的形成。这样的动作可以包括如在图5E所示或等效的处理。
[0073]根据实施例所述的存储器结构和方法可能被包括在或者用于一个独立存储装置中的存储元件(即只提供基本存储功能的存储装置)。在替代实施例中，这样的存储设备可以被嵌入到较大的集成电路器件中。在具体的实施例中，可以在制造工艺的“后端”中形成这样的存储器结构，在有源器件(例如，晶体管)已在半导体衬底或类似物中形成后再形成。
[0074]可以从上述实施例中理解，有源电极可以以一个小的接触面积来形成于存储层，同时无需在有效材料毯覆层上进行掩蔽和蚀刻。并且，接触面积可以按照沉积的电极厚度(例如，图?-0，6E，7C中的W)而不是图案化步骤(例如光刻步骤)来控制。
[0075]但应当理解，在示例性实施例的以上描述中，各种特征有时被一起分组在单个实施例、图或者描述中，目的是帮助理解本发明的各个方面中的一个或多个创造性的方面。但是，本公开的方法不能被解释为反映所要求保护的发明需要比每个权利要求中明确记载的更多的特征的意图。相反，如以下权利要求所反映的，创造性方面在于比任一单一的上述公开的实施例的所有特征要少的特征。因此，所附权利要求书在此明确并入该详细说明中，其中每个权利要求自己本身作为本发明的单独的实施例。
[0076]还应理解，本发明的实施例在缺少未具体公开的元件和/或步骤时也可实施。SP，本发明的创新特征可以排除要素。
【权利要求】
1.一种存储元件，包括: 开口，其形成在至少一个绝缘层内，绝缘层形成于蚀刻停止层上，所述开口在其底部暴露第一电极部分和所述蚀刻停止层； 第二电极部分，在所述开口的至少一个侧表面上形成，并且不在所述至少一个绝缘层的顶部表面的上方形成，第二电极部分接触第一电极部分；以及 至少一个存储层，形成于至少一个绝缘层的顶部表面上并与第二电极部分接触，所述至少一个存储层可以在至少两个阻抗状态之间可逆地可编程。
2.根据权利要求1所述的存储元件，其特征在于: 所述蚀刻停止层选自下列组:氮化硅和氧氮化硅；以及 所述一个绝缘层是由不同于蚀刻停止层的材料形成的。
3.根据权利要求1所述的存储元件，其特征在于: 第二电极包括环形部分。
4.根据权利要求1所述的存储元件，其特征在于: 第二电极部分包括选自下列组的导电材料:钽、氮化钽。
5.根据权利要求1所述的存储元件，其特征在于: 第一电极部分包括铜。
6.根据权利要求1所述的存储元件，其特征在于:· 所述至少一个存储层包括固体电解质；以及 第二电极部分包括可在固体电解质中氧化的至少一种金属。
7.根据权利要求1所述的存储元件，其特征在于: 所述至少一个存储层从下列组中选择:硫属化物和金属氧化物。
8.根据权利要求1的存储元件，其特征在于，进一步包括: 填充绝缘体，在开口内形成，并且位于第二电极的形成在所述开口的相对两侧上的部分之间。
9.一种存储元件,包括: 开口，其在至少一个硬质蚀刻掩模和至少一个绝缘层之内形成，所述开口在其底部暴露第一电极部分； 第二电极部分，在所述开口的至少一个侧表面上形成，并且不在所述硬质蚀刻掩模的顶部表面的上方形成，第二电极部分接触第一电极部分；以及 至少一个存储层，形成于硬质蚀刻掩模的顶部表面上并与第二电极部分接触，所述至少一个存储层可以在至少两个阻抗状态之间可逆地可编程。
10.根据权利要求9所述的存储元件，其特征在于: 第二电极包括环形部分。
11.根据权利要求9所述的存储元件，其特征在于: 所述至少一个存储层包括固体电解质；以及 第二电极部分包括可在固体电解质中氧化的至少一种金属。
12.根据权利要求9所述的存储元件，其特征在于: 所述至少一个存储层从下列组中选择:硫属化物和金属氧化物。
13.根据权利要求9所述的存储元件，其特征在于，进一步包括:填充绝缘体，在开口内形成，并且位于第二电极的形成在所述开口的相对两侧上的部分之间。
14.根据权利要求9所述的存储元件，其特征在于，进一步包括: 蚀刻停止层，形成于所述至少一个绝缘层下方，并与第一电极部分接触。
15.—种方法,包括: 蚀刻穿过至少一个绝缘层到达蚀刻停止层，以形成暴露第一电极部分的开口，相比于蚀刻停止层，所述蚀刻步骤对于所述至少一个绝缘层具有高度选择性； 在开口的至少侧表面上共形地沉积导电层，同时在开口中保持空间； 平坦化以去除在所述至少一个绝缘层的顶部表面上形成的导电接触层的部分；以及在经过平坦化的接触层上方形成与经过平坦化的接触层接触的至少一个存储层，所述存储层在至少两个阻抗状态之间可逆地可编程。
16.根据权利要求15的方法,其特征在于: 蚀刻穿过所述至少一个绝缘层的步骤包括 在绝缘层上形成硬质蚀刻掩模层， 在所述硬质蚀刻掩模层中形成开口以产生硬质蚀刻掩膜，以及 使用所述硬质蚀刻掩模进行蚀刻穿过绝缘层。
17.根据权利要求15所述的存储元件，其特征在于: 所述至少一个存 储层包括固体电解质；以及 第二电极部分包括在固体电解质中可氧化的至少一种金属。
18.根据权利要求15的方法，其特征在于: 所述平坦化步骤使得导电接触层的顶部部分暴露，呈现与所述接触层的厚度直接相关的接触面积。
19.根据权利要求15的方法，其特征在于: 所述平坦化步骤包括化学机械抛光(CMP)。
20.根据权利要求15的方法，其特征在于，进一步包括: 在所述开口内共形地沉积所述导电接触层之后，向所述开口中的空间里沉积至少一个绝缘填充层。
21.根据权利要求15的方法，其特征在于，进一步包括: 在共形地沉积所述导电接触层之后，氧化所述导电接触层的至少一部分。
22.—种方法,包括: 使用硬质掩模层蚀刻穿过至少一个绝缘层，以形成使第一电极部分暴露的开口 ； 在开口的至少侧表面上共形地沉积导电层，以在开口中形成空间； 平坦化以去除在所述至少一个绝缘层的顶部表面上形成的导电接触层的部分；以及在所述平坦化的接触层上形成与所述平坦化的接触层接触的至少一个存储层，所述存储层在至少两个阻抗状态之间可逆地可编程。
23.根据权利要求22的方法，其特征在于，进一步包括: 在所述至少一个绝缘层下方形成蚀刻停止层，其中 蚀刻穿过所述至少一个绝缘层的步骤包括:相比于蚀刻停止层对于所述至少一个绝缘层具有高度选择性的蚀刻。
24.根据权利要求22所述的存储元件，其特征在于: 所述至少一个存储层包括固体电解质；以及 所述第二电极部分包括在固体电解质中可氧化的至少一种金属。
25.根据权利要求24的方法，其特征在于，进一步包括: 在开口内共形地沉积所述导电接触层之后，在开口中的空间里沉积至少一个绝缘填充层。
26.根据权利要求24的方法，其特征在于，进一步包括: 在共形地沉积所述导电接·触层之后，氧化所述导电接触层的至少一部分。
【文档编号】G11C11/34GK103858170SQ201280023443
【公开日】2014年6月11日 申请日期:2012年6月25日 优先权日:2012年5月12日
【发明者】C·格帕兰 申请人:Adesto技术公司