专利名称：使用自旋转移力矩磁阻装置的软件可编程逻辑的制作方法
技术领域：
本发明实施例涉及可编程逻辑阵列(PLA)或现场可编程门阵列(FPGA)。更特定来说，本发明实施例涉及使用自旋转移力矩磁阻随机存取存储器(STT-MRAM)技术的PLA、FPGA或软件可编程逻辑。
背景技术：
现场可编程门阵列是半导体装置，其包含称作“逻辑区块”的可编程逻辑组件及可编程互连。可对逻辑区块进行编程以执行例如“与”及“异或”等基本逻辑门的功能或例如解码器或简单的数学函数的较复杂的组合功能。在大多数FPGA中，逻辑区块还包含存储器元件，其可以是简单的触 发器或是较完整的存储器区块。可编程互连的层级允许逻辑区块按系统设计者的需要互连。在制造完FPGA后，系统设计者可使用编程来实施许多不同逻辑功能，由此使所述装置成为“现场可编程的”。PLA类似于FPGA，其不同之处在于PLA在集成电路制作级处通过一个或两个掩模的改变而被修改或“编程”。如在美国专利5，959，465中所描述，具有快闪EPROM存储器元件的PLA通常由两个逻辑平面组成，即输入平面及输出平面。每一平面均接收施加到所述逻辑平面内的晶体管的栅极端子的输入且提供输出到输出节点。到输入平面的输入是到PLA的输入。输入平面的输出是中间节点。到输出平面的输入连接到中间节点。输出平面的输出是PLA的输出。所述输入平面可提供“与”功能，而所述输出平面可提供“或”功能。另一选择是，两个平面均可提供“或非”功能。所述功能由所使用的晶体管的类型及连接性以及施加到其栅极的信号来定义。N0R-N0R配置具有特定优点，即其是实施于CMOS逻辑中的最简单配置。“或非”级具有等于并联连接的输入的数目的多个晶体管。添加用于容纳其它输入的其它并联晶体管不影响所述级的运行速度。美国专利6，876，228描述具有磁性存储元件或称作磁阻随机存取存储器(MRAM)的存储器单元的FPGA。将连接信息写入所述磁性存储元件。将所述连接信息串行输入到移位寄存器中并存储于其中，所述移位寄存器对应于所述磁性存储元件。当电力连通时，存储在磁性存储元件中的连接信息由锁存元件锁存，且输出到切换电路以互连FPGA的逻辑区块。磁阻随机存取存储器(MRAM)是具有可与易失性存储器匹敌的响应(读取/写入)时间的非易失性存储器技术。与将数据存储为电荷或电流的常规RAM技术相比，MRAM使用磁性元件。如图1A及IB中所图解说明，磁性隧道结(MTJ)存储元件105可由通过绝缘(隧道势垒)层20分离的两个磁性层10及30形成，所述磁性层中的每一者均可保持磁场。将两个层中的一者(例如，固定层10)设定为特定极性。另一层(例如，自由层30)的极性32自由地改变以匹配可施加的外部场的极性。自由层30的极性32的改变将改变MTJ存储元件105的电阻。例如，当极性对准时，出现低电阻状态(图1A)。当极性不对准时，就会出现高电阻状态(图1B)。已简化对MTJ105的图解说明且所属领域的技术人员将了解，如此项技术中已知，所图解说明的每一层可包括一个或一个以上材料层。
发明内容
本发明的实例性实施例是针对用于使用自旋转移力矩磁阻技术的软件可编程逻辑的系统、电路和方法。本发明的实施例可包含可编程逻辑阵列，其包括:布置在阵列中的多个自旋转移力矩磁性隧道结(MTJ)装置；及耦合到对应MTJ装置以改变每一 MTJ装置的自由层的极性的多个可编程源；其中第一组所述MTJ装置被布置成输入平面，其中第二组所述MTJ装置被布置成输出平面，且其中所述输入平面及所述输出平面组合以基于每一 MTJ装置的自由层的相对极性形成逻辑功能。另一实施例可包含一种用于在阵列中实施逻辑的方法，其包括:将布置在阵列中的多个自旋转移力矩磁性隧道结(MTJ)装置中的每一者编程为高电阻状态或者低电阻状态，其中通过耦合到选定MTJ装置的自由层侧的第一可编程源及耦合到所述选定MTJ装置的固定层侧的可编程源来对每一 MTJ装置进行编程；将第一组所述MTJ装置布置成输入平面的列及行；将第二组所述MTJ装置布置成输出平面中的至少一个列；其中每一行的输出均耦合到所述至少一个列中的所述MTJ装置；及基于每一MTJ装置的相对电阻确定逻辑功倉泛。
呈现附图以帮助说明本发明的实施例且提供所述附图仅用于图解说明所述实施例而非限制所述实施例。图1A及IB是磁性隧道结(MTJ)存储元件及其相关状态的图解说明。图1C及ID是自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元的图解说明。图2是使用自旋转移力矩磁阻技术的具有“与”输入平面及“或”输出平面的软件可编程逻辑的图解说明。图3A是具有“或非”输入平面及“或非”输出平面的软件可编程逻辑的图解说明。图3B是在门层级实施NOR-NOR可编程逻辑的图解说明。图4A是图3中使用自旋转移力矩磁阻技术的阵列的行的示意性图解说明。图4B是图4A的示意图的等效电路的图解说明。图5是对逻辑阵列中的个别存储器单元进行编程的图解说明。
图6A图解说明使用自旋转移力矩磁阻技术的可编程及可重新配置逻辑阵列的输入电路的实例。图6B图解说明图6A的电路中所使用的可切换电源的实例。图7是图解说明用于“与”配置的信号的各种电压电平的图表。
具体实施例方式本发明的实施例的各个方面揭示于以下说明及针对本发明具体实施例的相关图式中。可在不背离本发明范围的前提下设计替代实施例。另外，将不详细描述或将省略本发明中众所周知的元件，以便不遮掩本发明实施例的相关细节。本文所用措词“实例性”意指“用作实例、事例或示例”。本文所述任一 “实例性”实施例未必解释为优选或优于其它实施例。同样，术语“本发明实施例”并不要求本发明的所有实施例均包含所论述的特征、优点或操作模式。本发明的实施例使用自旋转移力矩磁阻随机存取存储器(STT-MRAM)元件来形成逻辑阵列的一部分。STT-MRAM使用在穿过薄膜(自旋滤波器)时被自旋极化的电子。STT-MRAM也称作自旋转移力矩RAM(STT-RAM)、自旋力矩转移磁化切换RAM(自旋-RAM)及自旋动量转移(SMT-RAM)。在写入操作期间，经自旋极化的电子对自由层施加力矩，此可切换自由层的极性。读取操作类似于常规MRAM，即使用电流来检测MTJ存储元件的电阻/逻辑状态，如上文所论述。现在参考图1C，其图解说明STT-MRAM位单元100的实例以帮助解释对MTJ105进行编程。STT-MRAM位单元100包含MTJ105、晶体管110、位线120及字线130。对于读取及写入操作两者，晶体管110是接通的以允许电流流过MTJ105，以使得可读取或写入逻辑状态。STT-MRAM中的MTJ105的逻辑状态是电写入的，此与常规MRAM中的磁性写入不同。参考图1D，其图解说明STT-MRAM单元101的更详细示图以供进一步论述读取/写入操作。除了先前所论述的例如MTJ105、晶体管110、位线120及字线130的元件之外，还图解说明了源极线140、感测放大器150、读取/写入电路160及位线参考170。与MRAM不同，在STT-MRAM中写入操作是与电相关的。读取/写入电路160在位线120与源极线140之间产生写入电压。取决于位线120与源极线140之间的电压的极性，可改变MTJ105的自由层的极性且因此可将逻辑状态写入单元101。同样地，在读取操作期间，产生读取电流，其在位线120与源极线140之间穿过MTJ105流动。当允许电流经由晶体管110流动时，可基于位线120与源极线140之间的电压差确定MTJ105的电阻(逻辑状态)，将所述电压差与参考170作比较且然后由感测放大器150放大。存储器单元101的操作及构造为此项技术中已知。例如，在M.细见(MHosomi)等人的具有自旋转移力矩磁阻磁化切换的新颖非易失性存储器:自旋-RAM(IEDM会议(2005)的学报)中(其以全文引用方式并入本文中)提供额外的细节。除其它方面，本发明实施例还利用上文论述的STT技术的低功率、静态存储器及电读取/写入特征。本发明的实施例提供许多特征，包含:可扩展硬件；通过工艺产生实现的可缩放性；可重新配置性；无初始化；低无载泄露及状态/程序保留；小尺寸及高速度。例如，图2中所图解说明的实施方案允许实现从个别存储器及逻辑组件获得的复杂功能。如图2中所图解说明，可使用与CMOS门串接的MTJ(例如，210) STT-MRAM单元并切换供应源以允许可写入及可读取“与”(220)及“或”(240)平面来实现软件可编程功能产生。“与”及“或”平面拓扑促进全逻辑构造。例如，如所图解说明，可实现功能F0B=X0B+X1B (其中B表示给定逻辑信号的补数)。输出R)B(250)从耦合在“与”平面220中的个别MTJ210存储元件接收信号，所述“与”平面220通过多路复用器驱动器230及MTJ210存储元件耦合到“或”平面240。“与”平面220可包含耦合到个别MTJ存储元件210的一个或一个以上“与”位线222。多个“与”位线222可组合以形成任意位大小的字。同样，“或”平面240可包含耦合到MTJ存储元件210的一个或一个以上“或”位线242且多个“或”位线242可组合以形成任意位大小的字。在以下章节中将更详细地提供所述拓扑及实例性配置的更详细说明。图3A图解说明NOR-NOR PLA结构300A的简化示图。所图解说明的结构可执行功能FO Η7 +H7z4 ^另外，在图3B中提供以逻辑门300B来等效表示PLA逻辑。NOR-NOR配置允许实现“与”及“或”操作两者。例如，所图解说明的功能还执行FO=Xl -X2+X3.Χ4的逻辑功能。因此，如本文所论述，复杂的正及负逻辑可使用基本反相器及门或PLA中的等效平面来执行。参考图4Α，可使用STT技术实施NOR-NOR逻辑结构300以实现功能FO=Xl.Χ2+Χ3.Χ4。例如，在NOR-NOR结构300中，多个STT-MTJ(例如，图4Α中图解说明为301)可以行O至行N耦合在一起。在到行O至N的输入处存在评估电路302，且评估电路还可位于逻辑结构300的输出处(例如，参见图5)。评估电路中的每一者均包含软件可编程正/负(+/_)源，在读取操作期间其可被设定为最小电压。对于写入/编程操作状态中的任一者可取决于待写入MTJ301的状 态配置(+/_)源。下文关于图5更详细地描述写入/编程操作。与MTJ301相关联的列中的每一者均包含经由线Χ0、Χ0_Β> X1、ΧΝ_Β施加的输入。在行O到N中在最后STT-MRAM单元301的输入之前耦合有驱动器且在其输出处耦合有反相感测放大器310。反相感测放大器310的输出提供每一行所实现的功能。因此，行的输出将被反相(例如，高信号将产生低输出)，此将在下文中进行更详细的描述。图4Α是针对读取操作NOR-NOR逻辑结构300的行的功能说明的实例。假设输入Χ1_Β及Χ2_Β(另一选择是表示为]FI及)是行O中所关注的输入，那么可通过编程“O”或将MTJ设定为平行磁化状态将所述行中的MTJ的电阻值设定为低。可通过编程“I”或将MTJ设定为反平行磁化状态将剩余列设定为高电阻状态。因此，X1_B或X2_B中的任一者或两者上的高逻辑值将在行O上产生高逻辑状态。将了解，本文所使用的值仅是用于图解说明且其它配置可允许“O”为高电阻状态且“I”为低电阻状态。因此，本发明的实施例并不限于所图解说明的配置或相关联值。如以图示方式所图解说明，可认为MTJ301为可编程电阻。实际上，可认为沿给定行的所有MTJ301的电阻产生等效电阻RT，其与评估电路的有效电阻(Reval)组合在图4B中可表示为分压器401，所述分压器将在所述行上针对输入处(例如，乂川42_8等)的给定输入电压或从来自输入列的等效电流产生电压VtHp(或触发电压)。取决于反相器310的跳变点，电压VtHp可具有针对高及低两者的范围，如402中所图解说明。因此，电路设计考虑包含调节跳变点为足够低以便将有效输入(例如，X1_B*X2_B)上的单个高逻辑状态检测为高且致使反相感测放大器310的输出趋于低。对应地，可调节跳变点以使得来自不使用的输入(例如，X3、X4等)的任何泄漏电流不致使假的正逻辑状态被激活。由于使用Xl及X2的互补输入确定输入到反相感测放大器310的行O的状态(例如，Vtaip的值)，因此反相感测放大器310的输出是功能fi + fl或Xl.Χ2。同样地，针对其它行可实现其它功能，且所述逻辑功能可组合成更复杂的逻辑功能。将了解，由于可获得两个输入、输出及其相应补数(例如，XO及 )，因此可将各种所需功能得摩根化(DeMorganized)为可经由各种逻辑平面(例如，“与”平面、“或”平面、“或非”平面)实现。此外，由于可将MTJ301编程为高或者低电阻，可重新配置每一平面的功能逻辑。参考图5，其提供对个别MTJ210进行编程的图解说明。如上文所论述，可通过将MTJ210分别设定为反平行或平行磁化状态来将MTJ210 “编程”为相对高电阻或者低电阻状态。因此，出于图解说明的目的，将把高电阻状态表示为逻辑状态I且将把低电阻状态表示为逻辑状态O。图5的可编程阵列类似于图2中所图解说明的阵列，因此将使用相同的参考编号且将不提供对元件的详细论述。如所图解说明，可通过在软件可编程正/负(+/_)源512与514之间建立写入路径(例如，510)来对每一 MTJ210进行编程。具体来说，可通过将剩余逻辑路径(例如，:1到i )置于高阻抗状态且将供应源512及514设定为所需极性而在供应源512与514之间引出写入电流以将“I”或“O”状态写入选定MTJ210。将了解，可针对“与”平面220中的所有MTJ重复此编程过程。同样，可通过(+/_)源522及524来对沿写入路径520的MTJ210进行编程。具体来说，可通过将“或”平面240中的剩余逻辑路径置于高阻抗状态且将(+/_)源522及524设定为所需极性 来在供应源522与524之间产生写入电流以将“I”或“O”状态(例如，高电阻或低电阻状态)写入选定MTJ。如所图解说明，可启用多路复用器驱动器230的一部分(例如，(a))以允许写入操作且可在写入操作期间将读取部分(例如，(b))设定为高阻抗状态。将了解，230的写入部分(a)可允许双向电流以使得可将两种状态编程到选定MTJ中。同样，将了解，可将多路复用器驱动器230的功能性实施为独立装置且本发明的实施例并不限于所图解说明的装置或拓扑。因此，可使用可执行上文所论述的功能性的任何装置或装置组合来代替多路复用器驱动器230。图6A图解说明STT可编程逻辑电路的输入电路的实例。如所图解说明，可将输入A及B供应到逻辑路径610、620、630及640以提供两个输入A及B及其补数2 f的结果。在所图解说明的实例中，分别地经由NAND门618将输入A提供到PMOS晶体管614及输入A被反相器622反相，然后经由NAND门628提供到PMOS晶体管614。同样，分别地经由NAND门638将输入B提供到PMOS晶体管634及输入B被反相器642反相，然后经由NAND门648提供到PMOS晶体管644。NAND门618、628、638及648还接收来自READ信号的输入。因此，当读取操作无效时，NAND门用于将读取逻辑路径610、620、630及640置于高阻抗状态。此允许对MTJ611、621、631、641进行独立编程，例如关于图5所论述的。然而，将了解NAND门配置仅作为实例提供且任何适合装置可用于实现类似功能性。因此，当输入A具有高电压电平且READ信号为高时，将激活PMOS晶体管614。如上文所述，还经由反相器622将输入A供应到PMOS晶体管624，所述晶体管624经激活处于610路径的相反逻辑状态中(例如，在输入A的低电压上激活)以便提供输入A的补数。以类似方式，当READ信号为高时，将输入B提供到PMOS晶体管634且还经由反相器642提供到PMOS晶体管644以提供B及其补数两者分别到路径630及640。如上文所述，可使用相关联软件可编程正/负(+/_)源680及688 (如上文所论述)将STT磁阻装置(STT MTJ或MTJ)的逻辑状态“ I ”或“O” (例如，高或低电阻状态)编程到每一 STT MTJ(例如，611、621、631、641)中。就每一平面的逻辑功能而言，此可编程性提供可重新配置逻辑阵列，下文将进行更详细的论述。而且，如上文所述，在编程操作期间，将读取路径置于高阻抗状态中以允许对每一 MTJ进行选择及编程。图6B图解说明(+/-)源680的实例。如所图解说明，可编程电力供应682可耦合到评估电路684，其允许可编程电源680也被个别启用或停用。所述评估电路684可以是例如传输门的CMOS装置或允许电源682的个别耦合的任何其它装置。评估电路684的激活可由WRITE X信号控制，其中X是当每一可编程源680均可耦合到一个或一个以上MTJ单元的列时(例如，参见图5)正被写入的列。可如图6B中所图解说明而类似地配置可编程源688，然而，在读取及写入操作两者时将针对每一选定行激活评估电路。在读取操作期间，将供应源682设定为低电压(其可以是接地或负电压)，因此，所得电路将类似于图4A及4B的读取图解说明。另一选择为，可编程源688可具有用于读取及写入的单独电路。例如，可如图6B中所图解说明而配置写入部分且读取部分可具有直接耦合到接地且由READ信号控制的评估电路。因此，将了解，前述电路实例仅用于图解说明的目的且不打算限制本发明实施例的范围。在审查可编程逻辑阵列的拓扑中(例如图5中所图解说明)，将了解，类似逻辑配置可用于输出平面(例如，240)，其中可将输出平面中的每一 MTJ编程为低或者高电阻且可将每一行的输出作为到每一对应MTJ的输入而供应。同样，对于对输出平面中的MTJ中的每一者进行编程来说，可编程源可以是类似的，且多路复用器(例如，230)的写入部分可用来选择待写入的每一 MTJ。另一选择为，可为每一输出MTJ供应个别可编程源且可简化对应多路复用器以仅提供读取功能。在读取操作期间，来自输出平面中的MTJ的信号的结果可由感测放大器(例如，250)感测且基于上文关于针对每一行的读取操作所论述的阈值被设定为逻辑I或O。为了帮助理解各种逻辑配置的操作，下文针对输入A且针对相关MTJ611及621的给定状态提供真值表。具体来说，如所显示，当输入A处于高状态(I)时，在节点al及a2两者处的值为逻辑O。因此，输出F将是逻辑O且F的补数将是逻辑I。与此相反，当输入A处于逻辑O时，节点al处的值保持为0，但节点a2处的值为逻辑I，此将导致输出F为逻辑I且F的补数将为逻辑O。
权利要求
1.一种可编程逻辑阵列，其包括: 多个自旋转移力矩磁性隧道结MTJ装置(210)，其被布置于阵列中；及 多个可编程源(512，514)，其耦合到对应MTJ装置(210)以用于改变每一 MTJ装置(210)的自由层的极性； 其中所述MTJ装置(210)的第一组被布置成输入平面(220)的列和行， 其中所述MTJ装置(210)的第二组被布置成输出平面(240)的至少一个列，所述输入平面(220)的每一行的输出耦合至所述输出平面(240)的所述至少一个列的MTJ装置，以及 其中所述输入平面(220)和所述输出平面(240)经组合以基于所述输入平面(220)中的一行内的不同列的MTJ装置(210)和所述输出平面(240)中的所述至少一个列的MTJ装置(210)的所述自由层的相对极性形成逻辑功能。
2.如权利要求1所述的可编程逻辑阵列，其中每一MTJ装置(210)含有可电编程为低电阻或高电阻状态的MTJ存储元件。
3.如权利要求2所述的可编程逻辑阵列，其中所述阵列中的每一行均经由所述多个MTJ装置(210)中的一者耦合到输入列。
4.如权利要求3所述的可编程逻辑阵列，其中通过将使第一行耦合到第一列的第一MTJ装置(210)设定为低电阻状态而在所述第一行中选择第一输入列。
5.如权利要求4所述的可编程逻辑阵列，其中通过将使所述第一行耦合到第二列的第二 MTJ装置设定为高电阻状态而不在所述第一行中选择第二输入列。
6.如权利要求4所述的可编程逻辑阵列，其中来自所述多个可编程源(512，514)的第一可编程源耦合到一耦合到所述第一 MTJ装置的列且来自所述多个可编程源的第二可编程源耦合到一耦合到所述第一 MTJ装置的行。
7.如权利要求6所述的可编程逻辑阵列，其中所述第一可编程源及第二可编程源经配置以在写入操作期间为所述第一 MTJ装置提供编程电流。
8.如权利要求7所述的可编程逻辑阵列，其中所述第二可编程源经配置以在读取操作期间提供电压吸收器。
9.如权利要求1所述的可编程逻辑阵列，其进一步包括: 多路复用器驱动器(230)，其耦合在所述输入平面(220)与输出平面(240)之间，其中所述多路复用器驱动器(230)经配置以将读取信号从所述输入平面(220)的第一行提供到所述输出平面(240)的MTJ。
10.如权利要求9所述的可编程逻辑阵列，其中所述多路复用器驱动器(230)包括感测放大器(250，310)，所述感测放大器经配置以检测所述第一行上的电压电平且基于所述第一行上的所述电压电平与阈值电压的比较而产生二进制输出电压。
11.如权利要求9所述的可编程逻辑阵列，其中所述多路复用器驱动器(230)包括写入部分，所述写入部分经配置以将所述输出平面(240)中的所述MTJ耦合到所述多个可编程源(512，514)中的与所述输出平面(240)相关联的一者。
12.如权利要求11所述的可编程逻辑阵列，其中所述多个可编程源(512，514)中的一者耦合到一耦合到所述输出平面(240)中的所述MTJ的列。
13.如权利要求1所述的可编程逻辑阵列，其进一步包括:输出感测放大器(250，310)，其耦合到所述输出平面(240)且经配置以检测所述输出平面(240)的列上的电压电平及基于所述输出平面(240)的所述列上的所述电压电平与阈值电压的比较而产生二进制输出电压。
14.一种用于在阵列中实施逻辑的方法，其包括: 将布置于阵列中的多个自旋转移力矩磁性隧道结MTJ装置(210)中的每一者编程为高电阻状态或者低电阻状态，其中通过耦合到选定MTJ装置(210)的自由层侧的第一可编程源(514)及耦合到所述选定MTJ装置(210)的固定层侧的可编程源(512)来对每一 MTJ装置进行编程， 将第一组MTJ装置(210)布置成输入平面(220)的列及行； 将第二组MTJ装置(210)布置成输出平面(240)中的至少一个列，其中每一行的输出耦合到所述至少一个列中的M TJ装置(210);及 基于所述输入平面(220)中的一行内的不同列的MTJ装置(210)和所述输出平面(240)中的所述至少一个列的MTJ装置(210)的相对电阻确定逻辑功能。
15.如权利要求14所述的方法，其进一步包括: 耦合多个输入(X1-X4),每一输入耦合到所述输入平面(220)中的对应输入列中的至少一个MTJ装置(210)； 将来自不同输入列的多个MTJ装置(210)耦合到所述输入平面(220)中的第一行，其中来自所述可编程源(512，514)的第一可编程源耦合到所述行； 通过启用所述多个输入且将所述第一可编程源设定为低电压状态而在所述第一行上产生电压；及 基于所述第一行上的所述电压与阈值电压的比较而产生二进制输出电压。
16.如权利要求14所述的方法，其进一步包括: 将所述输入平面(220)中的行的输出电压耦合到所述输出平面(240)中的第一列中的对应MTJ装置(210)； 将耦合到所述输出平面(240)中的所述第一列的可编程源设定为低电压状态以在所述第一输出列上建立电压；及 基于所述输出平面(240)中的所述第一列上的所述电压与阈值电压的比较而产生用于所述输出平面的二进制输出电压。
17.如权利要求14所述的方法，其进一步包括: 通过对所述输入平面(220)或输出平面(240)的一者中的所述多个自旋转移力矩MTJ装置(210)中的每一者进行重新编程来重新配置由所述输入平面(220)或输出平面(240)中的至少一者实现的逻辑功能。
全文摘要
本发明涉及使用自旋转移力矩磁阻装置的软件可编程逻辑。本发明揭示用于使用自旋转移力矩磁阻随机存取存储器(STT-MRAM)技术的软件可编程逻辑的系统、电路及方法。磁性隧道结(MTJ)存储元件可形成为输入平面及输出平面。所述输入平面及输出平面可耦合在一起以形成允许实现逻辑功能的复阵列。
文档编号G11C5/02GK103151068SQ20131005626
公开日2013年6月12日 申请日期2008年3月31日 优先权日2007年3月29日
发明者卢·G·蔡-奥恩, 马修·迈克尔·诺瓦克, 升·H·康 申请人:高通股份有限公司