用于控制集成电路中的电源的电路和方法与流程

本发明一般地涉及集成电路装置，具体来说，涉及用于控制集成电路中的电源的电路和方法。

背景技术：

电源控制和电源减少是实现诸如可编程逻辑器件(pld)或专用集成电路(asic)的集成电路装置的重要方面。动态电源门控控制可以在集成电路中实现，其布局(floorplan)被划分为多个电源域，每个域被提供单独的电源控制信号。通过使得电源控制信号有效，可以将各个电源域关断/接通。然而，需要满足用于电源门控控制信号的各种设计约束以提供鲁棒的电源门控解决方案。例如，必须在电源域的休眠和唤醒顺序中控制供给反弹(supplybounce)和浪涌电流(in-rushcurrent)。

全局电源门控的应用的示例是诸如pld的集成电路中的冗余线路卡。由于冗余线路卡响应于外部中断而起作用，因此整个结构(fabric)需要由良好限定的浪涌电流和供给反弹来唤醒。这需要用户设计中有专用的交错控制信号，其对设计中的多个结构/逻辑组上电。然而，分配专用交错的电源门控信号的电源休眠控制(psc)的常规解决方案代价很高，因为需要路由该信号并且具有用于交错控制信号的专用缓冲器。

技术实现要素：

描述了一种用于控制集成电路中的电源的电路。该电路包括多个电路模块；在所述集成电路中路由的全局控制信号；和多个电源控制模块。每个电源控制模块耦接到多个电路模块中的对应电路模块，并且具有耦接为接收参考电压的第一输入和耦接为接收全局控制信号的第二输入。针对每个电路模块，全局控制信号使得参考电压能够耦接到对应电路模块的第一输入。

根据另一实施方案，一种用于控制集成电路中的电源的电路包括多个电路模块；多个控制信号，包括在所述集成电路中路由的全局控制信号；和多个电源控制模块。每个电源控制模块耦接到多个电路模块中的对应电路模块，并且具有选择电路，该选择电路具有耦接为接收全局控制信号的第一输入和耦接为接收多个控制信号中的第二控制信号的第二输入。当通过电源控制模块的选择电路选定全局控制信号时，参考电压到多个电路模块的路线中的可变延迟使得所述多个电路模块能够交错上电。

还描述了一种控制集成电路中的电源的方法。该方法包括提供多个电路模块；在所述集成电路中路由全局控制信号；将所述多个电路模块中的每个电路模块耦接到多个电源控制模块中的对应电源控制模块；针对所述多个电源控制模块中的每个电源控制模块，将参考电压耦接到所述电源控制模块的第一输入；针对每个电源控制模块，将所述全局控制信号耦接到所述电源控制模块的第二输入；以及针对所述多个电路模块中的每个电路模块，响应于所述全局控制信号将所述参考电压耦接到对应的电路模块。

附图说明

图1是具有用于控制电源的电路的集成电路装置的框图；

图2是图1的接收全局控制信号的可编程资源的部分的框图；

图3是图1的接收多个控制信号的可编程资源的一部分的框图；

图4是图1的接收多个控制信号和静态控制模式信号的可编程资源的一部分的框图；

图5是可以与集成电路的可配置逻辑元件一起使用的电源控制模块的框图；

图6是展示与示例性电源控制模块的各种操作模式相关联的信号值的图表；

图7是展示静态模式下的电源控制模块的操作的时序图；

图8是展示用户控制模式下的电源控制模块的操作的时序图；

图9是展示全局控制模式下的电源控制模块的操作的时序图；

图10是用于对具有可编程资源的设备进行编程的系统的框图；

图11是具有可实现图1-5的电路的可编程资源的设备的框图；

图12是图1-5和图11的设备的可配置逻辑元件的框图；

图13是展示控制集成电路中的电源的方法的流程图。

具体实施例

尽管说明书包括由该发明的一个或多个实施方式的特征所限定的被认为新颖的权利要求，结合附图的描述将更好地理解所述电路和方法。尽管公开了各种电路和方法，但是应当理解，所述的电路和方法仅仅是本发明装置的示例，其可以以各种形式实施。因此，本说明书中公开的具体结构和功能细节不应被解释为限制，而仅仅是作为权利要求的基础，以及作为教导本领域技术人员广泛借助本发明以实现任何适当详细的结构的代表性依据。此外，本文中使用的术语和短语不旨在限制，而是提供对电路和方法的可理解的描述。

以下阐述的电路和方法描述了电源睡眠控制(psc)架构，其使得能够重复使用现有全局控制信号作为电源门控控制；使用内置在全局控制信号中的固有交错来控制唤醒-睡眠噪声；实施最后一级多路复用以使得所述共享信号能够用作为电源门控或正常功能；具有良好定义的上电/断电序列的低成本psc架构；和各种操作模式，包括提供由用户设计控制的电源门控的用户控制模式。虽然本文公开的电路和方法在fpga中为psc架构找到了的特定应用，但是它们可以应用于其它集成电路。它们使用现有的全局控制信号在集成电路中实施良好定义的唤醒和睡眠协议。这些电路和方法的优点在于利用现有全局控制信号及其固有的交错分布机制在唤醒和睡眠期间控制浪涌电流和供给反弹。该电路和方法还可以支持用于灵活的电源门控域的其他控制模式，如下所述。

例如，用于控制集成电路中的电源的电路可以包括在集成电路中路由的全局控制信号；以及多个电源控制模块，其中每个电源控制模块耦接到多个电路模块的对应电路模块，并且具有耦接为接收参考电压的第一输入和耦接为接收全局控制信号的第二输入；其中全局控制信号对于每个电路模块使得参考电压能够耦接到对应的电路模块。因为全局控制信号在整个集成电路中路由并且将在不同时间到达不同的电路模块，所以全局控制信号使得电路模块能交错上电。

首先转向图1，其示出了具有用于控制电源的电路的集成电路装置的框图。具体地，输入/输出端口102耦接到控制具有配置存储器108的可编程资源106的控制电路104。配置数据(参照图10-12在下文更详细地描述)可以通过配置控制器110向配置存储器108提供。配置数据能实现可配置元件109的操作，其将参考图12更详细地描述。虽然下面详细示出和描述了可配置逻辑元件(cle)，但是应当理解，使用全局控制信号来实现交错上电可以应用于任何类型的集成电路，并且可以使得不同于cle的电路模块能够交错上电。单独的存储器112，例如可以是非易失性存储器，可以耦接到控制电路104和可编程资源106。另一电路114可以耦接到控制电路104和存储器112，并且可以通过i/o端口116耦接到集成电路装置的外部通讯信号。其它i/o端口可以耦接到集成电路装置的电路，诸如如图所示的耦接到控制电路104的i/o端口118。

现在转到图2，其示出了接收全局控制信号(“全局”)的可编程资源106的一部分的框图。图2的电路包括多个cle109，每个cle109耦接到对应的电源控制模块202，电源控制模块202在参考电压输入203处接收参考电压，这里示为电源参考电压vdd。虽然图中每个电源控制模块202接收相同的参考电压，但是应当理解，不是所有的电源控制模块都需要耦接到相同的参考电压，并且一些电源控制模块甚至可以耦接到多个参考电压。每个电源控制模块202还包括电源控制输入204，其耦接为接收电源控制信号，这里示为全局控制信号。输出206通过信号线208耦接到cle的输入210。因为全局控制信号传输不同的距离而到达实体位于集成电路装置的不同区域中的cle中，所以cle的上电是交错的。也就是说，图2的电路排布利用了到cle的全局控制信号的路由选择通路(routingpath)中的延迟，以实现cle的交错上电或断电。

现在转到图3，其示出了接收多个控制信号的可编程资源106的一部分的框图。根据图3的示例，如图3所示，除了全局控制信号之外，还提供用户生成的信号，例如可以由cle的电路生成的用户控制信号。也就是说，用户控制信号在第一输入304处被提供给选择电路302(这里示出为多路复用器电路)，而全局控制信号被提供给选择电路302的第二输入306。控制信号310，其可以是存储在如下所述的配置存储器中的配置比特，使得能够通过控制端子312在输出314处选择用户控制信号或全局控制信号。

现在转到图4，其示出了接收多个控制信号和静态控制模式信号的可编程资源的一部分的框图。也就是说，可以实现不同的用户生成的信号，包括由集成电路的电路生成的用户控制信号或者由集成电路的存储器元件生成的静态控制信号。根据图4的实现，包括静态控制信号的多个控制信号耦接到电源控制模块402，其参考图5有详细地描述。更具体地，全局控制信号耦接到第一输入404，用户控制信号耦接到第二输入406，第一使能信号(使能1)耦接到第三输入408，第二使能信号(使能2)耦接到第四输入410。静态信号还可耦接到第五输入412，且可包括与存储于配置存储器中的配置比特413相关联的另一用户产生信号。电源控制模块的输入414通过信号线418耦接到输入416。下面参照图5-9展示和描述用于实现多个控制信号的选择和实施的电路。

现在转到图5，其示出了可以与集成电路的可配置逻辑元件一起使用的电源控制模块的框图。具体地，电源控制模块402包括选择电路502，选择电路502具有多个输入503并在对应的输入504和505处接收第一和第二电源控制信号mc_s0和mc_s1。选择电路502的输出506耦接到或非门508的第一输入507。或非门的第二输入509耦接为接收使能1信号。

选择电路502包括耦接到多个电源控制信号中的一个电源控制信号的第一、第二和第三输入510-514。具体来说，锁存器516耦接为在作为数据输入的第一输入518处接收全局控制信号，且在作为控制输入的第二输入520处接收使能2信号。锁存器516被在第二输入端520上输入的逻辑低控制信号触发。锁存器516的输出521耦接到第一输入510。用户控制信号耦接到选择电路502的第二输入512，而静态控制信号(mc_s)(这里示出为配置比特522)耦接到选择电路502的输入514。虽然用户控制信号可以由诸如集成电路的另一个cle的电路生成，静态控制信号可由存储器元件产生，例如存储在配置存储器中的配置比特。

或非门508的输出523耦接到电源门控524，这里示出为p沟道晶体管。也就是说，或非门508的输出523耦接到栅极526，而漏极528(耦接到cle109)提供从源极530到cle109的虚拟电源信号(虚拟vdd)。参考电压vdd在电源门控524的输入532处耦接到源极530，其中所选择的控制信号使得用作开关的电源门控能够给该参考电压规定路线(route)以生成用于cle的虚拟电源信号vdd。应当注意，电源门控524可以在例如电源控制模块202中实现。

用于电源域的示例性psc架构被定义为具有三种控制模式，包括用户控制模式，静态模式和全局控制模式，如图6的表格所示，其中x被指定为“无关”值。在静态模式中，电源门控524的状态由存储器控制位mc_s定义，其中当mc_s＝0时电源域为off，而当mc_s＝1时电源域为on。存储器控制位mc_s可以作为配置比特下载，如下面更详细描述的。因此，在静态模式中，门控电源用于使未使用的cle断电，或对某个cle编程，使得其始终导通。如图6所示，使能1为逻辑0以使或非门508跟随选择电路502的输出，并且mc_s0和mc_s1是“00”以选择静态控制信号。也就是说，当由存储器元件522提供的静态控制信号是逻辑0(且enable1也是逻辑0)时，或非门508的输出将为高以关闭电源门控524，而静态控制信号为逻辑1将导通电源门控524。

如图7的时序图所示，在时间t0初始施加电源信号vdd并在时间t1达到全电源之后，写入初始配置比特流，其中mc_s0和mc_s1在静态模式中是逻辑0。使能1最初为高(即，逻辑1)，并且不管使能2的状态如何，虚拟vdd为高，并且cle的电源域被启动。电路处于静态模式。在时间t2，使能1或使能2的后段下降以超驰(override)任何全局控制或mc控制。然后，虚拟vdd按照在时间t3的mc_s的值下降或保持高，以将cle置于关断的静态模式/总是on模式。

在用户控制模式中，电源门控524的状态由用户控制信号定义，其中mc_s0和mc_s1是“01”，并且使能1信号是逻辑0，以使得耦接到电源门控524的电源控制信号能够跟随用户控制信号。也就是说，在用户控制模式中，用户必须确保用于大切换区域的睡眠/唤醒的控制信号的交错，并允许实现定制电源域。如图8的时序图所示，状态机输出(例如，集成电路的电路寄存器输出)驱动电源门控524的默认上电状态。因此，提供电源门控524的默认上电状态的寄存器的适当复位值在编程序列期间被加载。在时间t2的“grestore”声明(assertion)发生在任何位编程序列中，并且使得用户能够根据需要将寄存器初始化为默认上电状态。

最后，在全局控制模式中，通过在交错的睡眠/唤醒序列内实现的全局控制信号来控制cle的电源控制，以避免显著的浪涌电流。图9的时序图示出在功能序列中的某个时间使用相同的全局控制信号用于电源门控，以及在时间上稍后使用其它功能。由相同的全局控制信号控制的虚拟vdd可以根据需要启动或关断。在使能1或使能2的后段下降之后，在时间t2，全局控制信号是有效的，并且根据全局控制信号的状态，电源域在时间t3保持接通或关断。在时间t4，当使能2变为高时，虚拟vdd保持在其先前状态(即，电气高)，因为出于电源门控的目的全局控制信号的先前值被采集。在时间t4和t5之间的全局控制信号的转变被电源门控忽略。当全局控制信号在时间t5再次变为高时，再次采集有效全局控制信号用于电源域控制。使用全局的另一系统可以响应于在t4和t5之间的全局上的任何转变。在时间t5，全局控制解除了其它功能，并且电源门控电路变为响应此时全局控制信号上的转变。

在示例性电路中，存在psc的两个附加功能状态，以允许良好定义的上电并且对其他任务使用共享控制。第一附加状态是“上电”状态，其中psc操作必须在任何功能模式变为有效之前定义默认上电状态。所示的psc操作被设计为总是被上电为on，并且使用现有的使能1信号，其例如可以是诸如通电复位(por)信号或全局使能(en_glob)信号的现有信号。此外，“保持”状态使得共享全局控制信号能够用于其他功能。基于使能2控制信号采集全局控制的当前状态，用信号通知其他控制模式。例如，“ghigh”信号被用作全局电源门控控制，也可以用于在部分重新配置中的清除(housecleaning)。在部分重新配置(由作为使能2信号的“gwe_b”被设置为有效)开始时，电源门控区域保持当前状态，直到通过部分重新配置释放控制，如由使能2信号所表示的。

现在转到图10，其示出了用于对具有可编程资源的设备进行编程的系统的框图。具体地，计算机1002耦接以从存储器1006接收电路设计1004，并且生成存储在非易失性存储器1006中的配置比特流。如下面更详细描述的，电路设计可以是高级设计，诸如在硬件描述语言(hdl)中定义的电路设计。此外，计算机可以被配置为运行产生配置比特流的软件，配置比特流存储在非易失性存储器1008中并提供给集成电路910，集成电路910可以是可编程集成电路，例如下面在图11中描述的集成电路。如下面更详细地描述的，配置比特流的比特被用于配置集成电路的可编程资源。

现在转到图11，其是具有包括图1-5的电路的可编程资源的设备的框图。具有可编程资源的设备可以在任何类型的集成电路设备中实现，比如具有可编程资源的专用集成电路(asic)，其他设备包括专用可编程逻辑器件(pld)。一种类型的pld是复杂可编程逻辑器件(cpld)。cpld包括通过互连开关矩阵连接在一起和输入/输出(i/o)资源的两个或更多个“功能模块”。cpld的每个功能模块包括类似于在可编程逻辑阵列(pla)或可编程阵列逻辑(pal)设备中使用的两级and/or结构。另一种类型的pld是现场可编程门阵列(fpga)。在典型的fpga中，可配置逻辑模块(clb)的阵列耦接到可编程输入/输出模块(iob)。clb和iob通过可编程布线资源的层级互连。这些clb，iob和可编程布线资源通过将配置比特流(通常从片外存储器)加载到fpga的配置存储器单元中来定制。对于这两种类型的可编程逻辑器件，器件的功能由为此目的而提供给器件的配置比特流的配置数据位控制。配置数据位可以存储在易失性存储器(例如，静态存储器单元，如在fpga和一些cpld)中，在非易失性存储器(例如，闪存，如一些cpld)中，或任何其它类型的存储器单元。

图11的设备包括fpga架构1100，其具有大量的不同可编程单元块(tile)，包括多gb收发器(mgt，multi-gigabittransceivers)1101，clb1102，随机存取存储器模块(bram)1103，输入/输出模块(iob)1104，配置和时钟逻辑config/clocks)1105，数字信号处理模块(dsp)1106，专用输入/输出模块(i/o)1107(例如配置端口和时钟端口)以及其他可编程逻辑1108，例如数字时钟管理器，模拟数字转换器，系统监视逻辑等。一些fpga还包括专用处理器模块(proc)1110，其可以用于例如实现软件应用。

在一些fpga中，每个可编程单元块包括可编程互连元件(int)1111，可编程互连元件(int)1111具有去往和来自每个相邻单元块中的对应互连元件的标准化连接。因此，可编程互连元件一起为所示fpga实现可编程互连结构。可编程互连元件1111还包括去往和来自同一单元块内的可编程逻辑元件的连接，如由包括在图11的顶部的示例所示。

例如，clb1102可以包括可配置逻辑元件(cle)1112,可配置逻辑元件1112加上单个可编程互连元件1111通过编程以实现用户逻辑。除一个或多个可编程互连元件之外，bram1103还可以包括bram逻辑元件(brl)1113。bram包括与配置逻辑模块的分布式ram分离的专用存储器。通常，单元块中包括的互连元件的数量取决于单元块的高度。在图示的例子中，bram图块具有与五个clb相同的高度，但是也可以使用其他数量。除了适当数量的可编程互连元件之外，dsp单元块1106可以包括dsp逻辑元件(dspl)1114。除了可编程互连元件1111的一个实例之外，iob1104可以包括例如输入/输出逻辑元件(iol)1115的两个实例。设备的连接的位置由配置比特流的配置数据位控制，配置比特流为此目的被提供给该设备。可编程互连响应于配置比特流的比特使包括互连线的连接能够用于将各种信号耦接到在可编程逻辑或诸如bram或处理器的其他电路中实现的电路。

在图示的示例中，靠近裸片中心的列状区域用于配置、时钟以及其他控制逻辑。从该列延伸的配置/时钟分布区域1109用于在fpga的宽度上分配时钟和配置信号。一些利用图11所示架构的fpga包括附加逻辑模块，该附加逻辑模块中断构成fpga的大部分的常规列状结构。附加逻辑模块可以是可编程模块和/或专用逻辑。例如，图11所示的处理器块proc1110跨越几列clb和bram。

注意，图11仅旨在展示示例性fpga架构。列中的逻辑模块的数目、列的相对宽度、列的数目和顺序、列中包括的逻辑模块的类型、逻辑模块的相对大小以及包括在图11顶部的列中的互连/逻辑实现仅仅是示例性的。例如，在实际的fpga中，通常在clb出现的任何地方包括多于一个相邻的clb列，以便于用户逻辑的有效实现。虽然图11的示例涉及具有可编程资源的集成电路，但是应当理解，下面更详细阐述的电路和方法可以在任何类型的集成电路(诸如asic)中实现。

现在转到图12，其展示了图11的装置的可配置逻辑元件的框图。具体地，图12以简化形式说明图11的配置逻辑模块1102的可配置逻辑元件。在图12的示例中，片(slice)m1201包括四个查找表格(lutm)1201a-1201d，每个片由六个lut数据输入端子a1-a6，b1-b6，c1-c6和d1-d6驱动，并且每个片提供两个lut输出信号o5和o6。lut1201a-1201d的o6输出端分别驱动片输出端a-d。lut数据输入信号由fpga互连结构通过输入多路复用器提供，输入多路复用器可以由可编程互连元件1211实现，并且lut输出信号也提供给互连结构。片m还包括：驱动输出端子amux-dmux的输出选择多路复用器1211a-1211d；驱动存储器元件1202a-1202d的数据输入端的多路复用器1212a-1212d；组合多路复用器1216,1218和1219；反弹多路复用器(bouncemultiplexer)电路1222-1223；由反相器1205和多路复用器1206(其一起提供输入时钟路径上的可选反相)表示的电路；以及具有多路复用器1214a-1214d，1215a-1215d，1220-1221和异或门1213a-1213d的进位逻辑。所有这些元件如图12所示耦接在一起。用于图12所示的多路复用器的选择输入未在图中示出，所述选择输入由配置存储器单元控制。也就是说，存储在配置存储器单元中的配置比特流的配置比特耦接到多路复用器的选择输入以选择到多路复用器的正确输入。为清楚起见，这些众所周知的配置存储单元从图12以及从这里的其他选择的图中省略。

在图示的示例中，每个存储器元件1202a-1202d可被编程以作为同步或异步触发器或锁存器。通过编程同步/异步选择电路1203对片中的所有四个存储器元件进行同步和异步功能之间的选择。当存储器元件被编程而使得s/r(置位/复位)输入信号提供置位功能时，rev输入端子提供复位功能。当存储元件被编程使得s/r输入信号提供复位功能时，rev输入端子提供置位的功能。存储器元件1202a-1202d由时钟信号ck提供时钟，时钟信号ck例如可以由全局时钟网络或由互连结构提供。这种可编程存储元件在fpga设计领域中是众所周知的。每个存储器元件1202a-1202d向互连结构提供寄存的输出信号aq-dq。因为每个lut1201a-1201d提供两个输出信号o5和o6，所以lut可以被配置为用作具有五个共享输入信号(in1-in5)的两个5输入lut，或者作为具有输入信号in1-in6的一个6输入lut。

在图12的示例中，每个lutm1201a-1201d可以以几种模式中的任一种工作。当在查找表格模式中时，每个lut具有六个数据输入信号in1-in6，这些数据输入信号经由输入多路复用器由fpga互连结构提供。基于信号in1-in6的值，从配置存储器单元中可编程地选择64个数据值中的一个。当处于ram模式时，每个lut用作为单个64位ram或具有共享寻址的两个32位ram。ram写入数据通过输入端子di1(通过用于lut1201a-1201c的多路复用器1217a-1217c)被提供给64位ram，或者通过输入端子di1和di2被提供给两个32位ram。lutram中的ram写入操作由来自多路复用器1206的时钟信号ck和来自多路复用器1207的写入使能信号wen控制，多路复用器1207可选择地传递时钟使能信号ce或写入使能信号we。在移位寄存器模式下，每个lut用作两个16位移位寄存器，或者两个16位移位寄存器串联耦接以创建单个32位移位寄存器。移入信号经由输入端di1和di2中的一个或两个提供。16位和32位移出信号可以通过lut输出端子提供，并且32位移出信号也可以通过lut输出端子mc31更直接地提供。lut1201a的32位移出信号mc31也可以经由输出选择多路复用器1211d和cle输出端子dmux提供给一般互连结构，用于移位寄存器链接。因此，上述电路和方法可以在诸如图12和图12的装置中的一个得以实现，或任何其它合适的装置。

现在转到图13，该流程图示出了控制集成电路中的电源的方法。具体地，在框1302处提供多个电路模块，每个电路模块耦接到对应的电源控制模块。在框1304处，在集成电路中路由(route)全局控制信号。在框1306处，为每个电源控制模块实现选择电路，其被耦接为接收包括全局控制信号的多个控制信号。在框1308处，针对多个电源控制模块中的每个电源控制模块，将参考电压耦接到电源控制模块的第一输入。在框1310处，针对每个电源控制模块，将选定的控制信号耦接到开关的控制端子，所述选定的控制信号使得所述参考电压能够耦接到所述电路模块。在框1312处，当全局控制信号被选定时，提供多个电路模块的交错上电。

图13的方法的各种元件可以使用图1-12的电路来实现，或者使用一些其它合适的电路。尽管描述了该方法的特定要素，但是应当理解，该方法的附加要素或与这些要素相关的附加细节，可以根据图1-12公开的内容来实现。

描述了一些用于控制集成电路中的电源的电路的示例。

例如，用于控制集成电路中的电源的电路可以包括：多个电路模块；在所述集成电路中路由的全局控制信号；以及多个电源控制模块，其中每个电源控制模块耦接到所述多个电路模块中的对应的电路模块，并且具有耦接为接收参考电压的第一输入和耦接为接收所述全局控制信号的第二输入；其中针对每个电路模块，所述全局控制信号能够使得所述参考电压耦接到所述对应电路模块的第一输入。

在一些这样的电路中，全局控制信号耦接到多个电路模块的输入端中的可变延迟使得所述多个电路模块能够交错上电。

在一些这样的电路中，每个电源控制模块包括具有耦接为接收全局控制信号的控制端子的开关；所述开关使得参考电压能够耦接到对应的电路模块。

在一些这样的电路中，每个电源控制模块还包括选择电路，其具有耦接为接收全局控制信号的第一输入和耦接为接收第二控制信号的第二输入。

在一些这样的电路中，第二控制信号包括用户生成的信号。

在一些这样的电路中，用户生成的信号包括静态控制信号。

在一些这样的电路中，每个电源控制模块还耦接为接收使能信号，所述使能信号用于在上电期间使得参考电压能够耦接到多个电路模块。

根据另一实施方式，可以提供用于控制集成电路中的电源的另一示例。这种电路可以包括：多个电路模块；多个控制信号，包括在所述集成电路中路由的全局控制信号；以及多个电源控制模块，其中每个电源控制模块耦接到所述多个电路模块中的对应电路模块并且具有选择电路，所述选择电路具有耦接为接收所述全局控制信号的第一输入和耦接为接收所述多个控制信号中的第二控制信号的第二输入；其中当所述全局控制信号由所述电源控制模块的选择电路选定时，所述参考电压到所述多个电路模块的路径中的可变延迟使所述多个电路模块能交错上电。

在一些这样的电路中，多个电路模块包括可配置的逻辑模块。

在一些这样的电路中，每个电源控制模块包括具有耦接到电源控制信号的控制端的开关；和

电源控制信号使参考电压能够耦接到电路模块。

在一些这样的电路中，第二控制信号包括用户产生的信号。

在一些这样的电路中，用户产生的信号包括用户控制信号。

在一些这样的电路中，用户产生的信号包括静态控制信号。

在一些此类电路中，每个电源控制模块进一步被耦接为接收使能信号，所述使能信号用于使得在所述多个电路模块的上电期间能够耦接所述参考电压。

在另一实施方式中，可以描述一种控制集成电路中的电源的方法。这种控制集成电路中的电源的方法可以包括：提供多个电路模块；

在所述集成电路中路由全局控制信号；将所述多个电路模块中的每个电路模块耦接到多个电源控制模块中的对应的电源控制模块；针对所述多个电源控制模块中的每个电源控制模块，将参考电压耦接到所述电源控制模块的第一输入；针对每个电源控制模块，将所述全局控制信号耦接到所述电源控制模块的第二输入；以及针对所述多个电路模块中的每个电路模块，响应于所述全局控制信号将所述参考电压耦接到对应的电路模块。

在一些这样的方法中，将参考电压耦接到对应的电路模块包括：提供多个电路模块的交错上电。

一些这样的方法还可以包括：对于每个电源控制模块，将电源控制信号耦接到开关的控制端子，电源控制信号使得参考电压能够耦接到对应的电路模块。

一些这样的方法可以进一步包括针对每个电源控制模块实现选择电路，所述选择电路具有耦接为接收全局控制信号的第一输入和耦接为接收第二控制信号的第二输入。

在一些这样的方法中，实现选择电路包括将用户生成的信号耦接到第二输入。

一些这样的方法还可以包括：针对每个电源控制模块，耦接使能信号，所述使能信号用于使得在上电期间能够耦接参考电压。

因此，可以理解的是，已经描述了用于控制集成电路中的电源的新的电路和方法。本领域技术人员将理解的是，众多存在的替代和等同方案可以与本公开的发明相结合。因此，本发明不受前述示例的限制，而是仅由所附权利要求限定。