集成电路结构和密封环结构的制作方法

本发明实施例涉及集成电路结构和密封环结构。

背景技术：

形成密封环是半导体工艺的后段制程中的重要部分。密封环是围绕集成电路(ic)的应力保护结构，保护半导体芯片内的内部电路免受通过从晶圆锯切半导体芯片导致的损坏。密封环也可用于保护ic免受水分降解和离子污染。

随着电子器件尺寸的减小，密封环结构的稳健性也变弱了。因此，期望密封环结构具有较高的稳健性和保护能力。

技术实现要素：

根据本发明的一些实施例，提供了一种集成电路结构，包括：衬底，具有外部边缘；以及半导体芯片，位于所述衬底上方，所述半导体芯片包括：多个介电层；以及第一密封环、第二密封环和第三密封环，所述第二密封环位于所述外部边缘和所述第一密封环之间，并且所述第三密封环位于所述第二密封环和所述外部边缘之间，其中，在每个所述介电层中的每个所述第一密封环、所述第二密封环和所述第三密封环包括都金属层，所述金属层包括主体图案和通过所述主体图案限定的多个开口，并且所述介电层中的所述第一密封环的所述主体图案与所述金属层的面积比和所述介电层中的所述第二密封环的所述主体图案与所述金属层的面积比大于或等于50％且小于100％。

根据本发明的另一实施例，还提供了一种半导体器件，包括：衬底，具有有源区和围绕所述有源区的密封环区；半导体管芯，包括位于所述衬底上方且在所述有源区中的多个金属互连层；以及密封环结构，位于所述密封环区中，所述密封环结构包括形成在对应的所述多个金属互连层中的多个堆叠部件，每个所述堆叠部件都包括金属层，所述金属层具有主体图案和被所述主体图案围绕的多个开口，其中，所述密封环结构包括：第一密封环，与所述半导体管芯相邻，其中，所述第一密封环包括所述堆叠部件，并且所述第一密封环的所述主体图案的布局密度大于或等于50％且小于100％；第二密封环，相比于所述第一密封环位于所述半导体管芯的更外侧上并且与所述第一密封环隔开，其中，所述第二密封环包括所述堆叠部件，并且所述第二密封环的所述主体图案的布局密度大于或等于50％且小于100％；以及第三密封环，相比于所述第二密封环位于所述半导体管芯的更外侧上并且与所述第二密封环隔开。

根据本发明的又一些实施例，还提供了一种密封环结构，包括：衬底；低k介电层，位于所述衬底上方；以及第一密封环和第二密封环，彼此间隔开，所述第一密封环的宽度大于所述第二密封环的宽度，其中，每个所述第一密封环和所述第二密封环均包括：通孔层，嵌入所述低k介电层中，所述通孔层包括至少一个通孔环和位于所述通孔环旁边的多个离散通孔；以及金属网，嵌入在所述低k介电层中并且位于所述通孔层上方，其中，所述金属网的布局密度大于或等于50％且小于100％。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1a是集成电路结构的一些实施例的示意性顶视图。

图1b是沿着图1a中的线a-a’获取的示意性截面图。

图1c是集成电路结构的一些实施例的示意性放大顶视图。

图2是集成电路结构的一些实施例的示意图。

图3是集成电路结构的一些实施例的示意图。

图4是示出金属层中开口的若干形状的一些实施例的示意图。

图5是示出金属层中开口的若干形状的一些可选实施例的示意图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

在本发明中，提供了集成电路结构和具有密封环结构的半导体器件。在锯切之前，密封环结构形成在半导体芯片和划线之间。密封环结构配置为保护半导体芯片免受水分的攻击。在锯切期间，密封环结构需要足够的机械强度以承受应力，从而使得它可以在使用中保护半导体芯片。具有栅格图案设计的密封环结构的金属层在cmp操作期间防止金属层形成金属凹面，同时保持足够的机械强度。因此，要满足对可靠性、防潮能力和稳健性的要求。

在本发明中，开口与金属层的面积比率在特定的范围内，例如，大致大于0％并且小于或等于50％。在这个比率范围内，密封环结构的金属层能够避免金属凹陷问题，同时提供足够的机械稳健性并且保持足够的防潮能力。

图1a是集成电路结构的一些实施例的示意性顶视图，图1b是沿着图1a中的线a-a’获取的示意性截面图，并且图1c是集成电路结构的一些实施例的示意性放大的顶视图。如图1a、图1b和图1c中所描述的，在例如半导体衬底的衬底10上形成集成电路结构100。在一些实施例中，衬底的材料包括合适的元素半导体，诸如硅、金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；合适的合金半导体材料，诸如碳化硅锗，磷砷化镓或磷铟化镓制成。衬底10可以是块状晶圆或可以是绝缘体上硅(soi)或类似类型的衬底。

集成电路结构100包括划线(可选地称为切割线或分割线)12和位于衬底10上方且位于划线12的内侧的半导体芯片20。在管芯锯切操作中，通过例如激光分割或刀片沿着划线12分离半导体芯片20。将相应地形成划线边界14，并且可以看作半导体芯片20的边缘。在管芯锯切操作之后，然而，半导体芯片20的实际边缘可从划线边界14稍微偏离。举例来说，半导体芯片20的实际边缘可以稍微地向外移位(例如，向左侧移位)或向内移位(例如，向右侧移位)。衬底10具有有源区10a和密封环区10s。在有源区10a中存在半导体管芯11、金属互连层(未示出)和电路(未示出)。在密封环区10s中存在密封环结构30。在一些实施例中，密封环区10s大致围绕有缘区10a。

在一些实施例中，衬底10具有例如p+掺杂区的掺杂区16，并且层间介电(ild)层18位于衬底10上方。ild层18可以是例如，氧化硅层或任何合适的ild层。接触插塞19形成在ild层18中，并且电连接至掺杂区16。在一些实施例中，密封环结构30通过接触插塞19电连接至掺杂区16，并且因此连接至电接地(未示出)。在一些实施例中，接触插塞19的每个可形成接近于半导体芯片20的边缘的接触环。

在一些实施例中，密封环结构30与有源区10a中的金属互连层(例如，互连金属和互连通孔)同时形成。密封环结构30包括形成在对应的多个金属互连层的多个堆叠的部件。在一些实施例中，堆叠的部件包括若干堆叠的介电层，以及每个介电层嵌有彼此互连的金属层和通孔层。举例来说，密封环结构30包括多个介电层42、金属层44和通孔层46。金属层44和通孔层46嵌入在对应的介电层42中，并且通孔层46位于对应的金属层44下面并且连接至对应的金属层44。

在一些实施例中，介电层42是低k介电层。低k介电层的介电常数(k值)可以是例如，小于3.0，或甚至小于约2.5，因此，也称为极低k(elk)介电层。用于介电层42的材料可包括诸如有机硅酸盐玻璃(osg)、多孔甲基倍半硅氧烷(p-msq)、氢倍半硅氧烷(hsq)、它们的组合或者任何其他合适的有机低k或极低k材料的有机介电材料。在一些实施例中，用于介电层42的材料可包括诸如碳掺杂的氧化硅、氟掺杂的硅酸盐玻璃(fsg)、它们的组合或者任何其他合适的无机低k或极低k材料的无机介电材料。在又一些实施例中，也可使用诸如氧化硅或磷硅酸盐玻璃(psg)的其他合适的介电材料。在一些实施例中，金属层44和通孔层46由包括金属材料(例如，铜、铝、钨、钴、它们的合金)的各种导电材料或其他合适的导电材料形成。

在一些实施例中，使用单镶嵌操作形成金属层44的底层。举例来说，例如，通过光刻和蚀刻操作图案化ild层18以形成沟槽开口，并且然后实施诸如金属cvd操作或电镀操作的金属化操作以填充ild层18的沟槽开口以形成金属层44的底层。在一些实施例中，实施例如化学机械抛光(cmp)操作的平坦化操作以去除沟槽开口外面的多余的导电材料，并且因此提供均匀的表面，从而用于连续的制造。在一些实施例中，可以使用双镶嵌操作沿着下面的通孔层46形成金属层44的上部金属层。举例来说，例如，通过光刻和蚀刻操作图案化介电层42的底层以形成通孔开口和沟槽开口，这里沟槽开口的尺寸大于通孔开口的尺寸。然后，实施诸如金属cvd操作或电镀操作的金属化操作以填充介电层42的底层的通孔开口和沟槽开口以形成金属层44的第二底层。在一些实施例中，实施例如cmp操作的平坦化操作以去除沟槽开口外面的多余的导电材料，并且因此提供均匀的表面，从而用于连续的制造。以类似的方式形成上面的介电层42、金属层44和通孔层46。在图1b中，示出具有七层堆叠结构的密封环结构30，但是可修改堆叠层的数量以与有源区10a中的金属互连层的数量兼容。

在一些实施例中，密封环结构30包括第一密封环31、第二密封环31和设置在衬底10上方的至少一个第三密封环33。第一密封环31与有源区10a相邻，半导体管芯11位于有源区10a中。第二密封环32是在相比于第一密封环31的半导体管芯11的更外侧上，例如，在划线12和第一密封环31之间，第二密封环32与第一密封环31间隔开。第三密封环33是在相比于第二密封环32的半导体管芯11的更外侧上，例如，在划线12和第一密封环32之间，并且第三密封环33与第二密封环32间隔开。在一些实施例中，划线12和第二密封环32之间存在两个第三密封环33。可基于各种需要修改密封环的宽度和密封环之间的间隙的宽度。在一些实施例中，第一密封环31的宽度大于第二密封环32的宽度。在一些实施例中，第一密封环31的宽度与第二密封环32的宽度的比率是约3。举例来说，第一密封环31的宽度是约5.4微米，并且第二密封环32的宽度是约1.8微米。第一密封环31和第二密封环32之间的间隙是约1.8微米，但是不限于此。在一些实施例中，第三密封环33的宽度是约3微米。

在一些实施例中，金属层44的至少一个是金属网，其具有主体图案44s和被主体图案44s围绕的若干开口44h。主体图案44s是金属网的固体部分，并且开口44h是金属网的孔。在一些实施例中，金属层44的每个是金属网，该金属网包括主体图案44s和开口44h。在一些实施例中，介电层42中的第一密封环31的主体图案44s与金属层44的面积比大于或等于约50％并且小于约100％，并且介电层中的第二密封环32的主体图案44s与金属层44的面积比是大致大于或等于约50％且小于约100％。换言之，第一密封环31和第二密封环32的固体主体图案44s的布局密度(主体图案面积与主体图案面积和开口面积的总和的比率)是大致大于或等于约50％且小于约100％。在一些实施例中，介电层42中的第一密封环31的主体图案44s与金属层44的面积比大致在从约60％至约90％、从约70％至约90％或从约70％至约80％的范围内。在一些实施例中，介电层42中的第二密封环32的主体图案44s与金属层44的面积比大致在从约60％至约90％、从约70％至约90％或从约70％至约80％的范围内。

在一些实施例中，介电层42中的第一密封环31的主体图案44s与金属层44的面积比大致等于或不同于介电层42中的第二密封环32的主体图案44s与金属层44的面积比。在一些实施例中，介电层42中的第三密封环33的主体图案44s与金属层44的面积比大致等于或不同于介电层42中的第一密封环31或第二密封环32的主体图案44s与金属层44的面积比。

在一些实施例中，从半导体芯片20延伸至划线12的第一方向d1上的开口44h的宽度w1大致在从0.5微米至1微米的范围内。两个相邻的开口44h之间的间隙g大致在从0.5微米至1微米的范围内。在一些实施例中，开口44h是穿过金属层44的孔，并且开口44h的侧壁是密闭的环并且被主体图案44s围绕。可修改开口44h的形状。举例来说，开口44h的形状是六边形形状，但是不限于此。在一些实施例中，在第二方向d2上的开口44h的长度l1与开口44h的宽度w1的比率大致在从约0.5至约2的范围内，或大致等于约1，该第二方向d2大致垂直于第一方向d1。在一些实施例中，在第一方向d1上的主体图案44s的每段的线宽大致在从0.5微米至1微米的范围内。

在一些实施例中，不同的金属层44中的开口44h的形状和/或布局图案可以是相同或不同的。在一些实施例中，第一密封环31、第二密封环32和/或第三密封环33中的金属层44的开口44h的形状和/或布局图案可以是相同或不同的。举例来说，第一密封环31和第二密封环32中的金属层44的开口44h的形状可以不同于第三密封环33中的金属层44的开口44h的形状。

金属层44的开口44h配置为避免在制造中由于线宽的减少导致的问题。例如，当半导体芯片100的线宽减少至10纳米或甚至更小时，如果密封环中金属层的线宽远宽于有源区10a内的线宽，则在cmp操作之后，将出现金属损失问题。金属损失问题(也称为金属凹陷，例如，铜凹陷)是在cmp操作后金属层的中心部分比外围部分更薄的现象。金属层44的凹陷的表面呈现出与上面的介电层42的较差的粘附和接触，并且不利地影响稳健性和防潮能力。当密封环中金属层的线宽远宽于有源区10a内的线宽时，铜凹陷变得严重。在没有开口44h的情况下，密封环的金属层44的宽度是约例如，5微米，这将导致严重的金属凹陷。通过开口44h将金属层44分成若干段，段的每个的线宽是例如，大致介于0.5微米和1微米之间，避免了金属凹陷。在一些实施例中，主体图案44s与金属层44的面积比大于或等于约50％并且小于约100％，这维持了密封环结构30的稳健性并且同时阻挡水分攻击半导体芯片100。

在一些实施例中，通孔层46的每个包括位于金属层44的主体图案44s下面的通孔环(有时称为通孔条)46r和离散通孔46v。在一些实施例中，通孔环46r是沿着半导体芯片20的外围延伸的密闭环结构。在一些实施例中，第一密封环31和第三密封环33的每个具有分别位于两个相对的外围下面的通孔环46r，而第二密封环32具有位于外围的一个(例如，较外的外围)下面的一个通孔环46r。在一些实施例中，第一密封环31和第三密封环33的离散通孔46v位于通孔环46r之间，同时第二密封环32的离散通孔46v在通孔环46r旁边。第一密封环31、第二密封环32和/或第三密封环33中的所有通孔层46的通孔环46r和/或离散通孔46v的形状可以是相同的或不同的。

在一些实施例中，集成电路结构100进一步包括位于介电层42上方的多个绝缘层52。绝缘层52可由未掺杂的硅酸盐玻璃(usg)或其他合适的介电材料形成，并且可以与有源区10a中的绝缘层同时形成。绝缘层52配置为提高机械性能并且阻止水分渗透。在绝缘层52的每个或一些中的第一密封环31、第二密封环32和第三密封环33的每个可包括金属层54和位于金属层54下面的通孔层56。在一些实施例中，第一密封环31、第二密封环32和/或第三密封环33中的每个的金属层52包括主体图案54s和通过主体图案54s限定的若干开口54h。在一些实施例中，绝缘层52中的金属层54的开口54h大于介电层42中金属层44的开口44h。在一些实施例中，在绝缘层52的每个中的第一密封环31、第二密封环32和/或第三密封环33的每个的通孔层56包括通孔环56r和离散通孔56v，该离散通孔位于通孔环56r之间或在通孔环56r旁边。在一些实施例中，金属层54和通孔层56由各种导电材料制成，该导电材料包括金属材料，例如，铜、铝、钨、钴、它们的合金或其他合适的导电材料。

在一些实施例中，集成电路结构100进一步包括位于多个介电层52上方的第一钝化层62，和位于第一钝化层62上方的例如，第一焊盘环64和第二焊盘环66的焊盘环。第一钝化层62可暴露密封环结构30。在一些实施例中，第一钝化层62暴露第一密封环31和第三密封环33的金属层54的顶层，第一焊盘环64连接至第一密封环31，并且第二焊盘环66连接至第三密封环33。焊盘环可由铝(有时称为铝焊盘(ap))或其他合适的导电材料制成。在一些实施例中，第一焊盘环64和第二焊盘环66都是沿着半导体芯片20的外围延伸的密闭环结构。在一些实施例中，第一焊盘环64与第二焊盘环66与半导体芯片20的接合焊盘(未示出)同时形成。

在一些实施例中，集成电路结构100进一步包括覆盖第一钝化层62的第二钝化层68、第一焊盘环64和第二焊盘环66。第一钝化层62和第二钝化层68可由例如，氧化物、氮化物和它们的组合的绝缘材料形成，并且它们可由相同或不同的材料形成。在一些实施例中，集成电路结构100进一步包括覆盖第二钝化层68的模制层72。模制层72的材料可包括环氧树脂或任何合适的模制材料。

在一些实施例中，沿着划线12锯切集成电路结构100。密封环结构30配置为在锯切操作期间保护半导体芯片20免受应力。

本发明的结构不限于上文中提及的实施例，并且可具有其他不同的实施例。为了简化描述并且为了简便本发明的每个实施例之间的对比，用相同的符号标记下面每个实施例中的相同组件。为了更容易地对比实施例之间的差异，下面将详细地描述不同实施例之间的不同并且不再重复地描述相同的部件。

图2是集成电路结构的一些实施例的示意图。如图2和图1c中所描述的，集成电路结构200和集成电路结构100之间的一个差异是集成电路结构200进一步包括位于第一密封环31的内侧上的伪环82。在一些实施例中，在介电层42的一些或每个中的伪环82包括与具有类环形状的线对准的多个离散金属部件82s。离散金属部件82s可与密封环结构30的金属层54和/或金属层44同时形成。离散金属部件82s的形状可以是诸如三角形形状等的对称或非对称的几何形状。在一些实施例中，集成电路结构200进一步包括位于第三密封环33的较外侧上(例如，划线12上方)的另一伪环82。

图3是集成电路结构的一些实施例的示意图。如图3和图1c所描述的，集成电路结构300和集成电路结构100之间的一个差异是它们具有不同形状的开口44h。在一些实施例中，金属层44的开口44h(例如，第一密封环31和第二密封环32中的开口44h)的一些的形状是不同的。在一些实施例中，通过对角布置的主体图案44s来限定第一密封环31和第二密封环32中的开口44h。

图4是示出金属层中的开口的若干形状的一些实施例的示意图。如图4所描述的，开口44h的形状可以是任何几何形状。举例来说，开口44h的形状是对称的几何形状，例如，三角形形状、矩形形状(例如正方形)、五边形、六边形、圆形等。在一些实施例中，开口44h的长度l1与宽度w1的比率是大致约1。在一些实施例中，开口44h的宽度w1与长度l1大致在从0.5微米至1微米的范围内。

图5是示出金属层中的开口的若干形状的一些可选实施例的示意图。如图5中所描述的，开口44h的形状可以是任何非对称的几何形状。在一些实施例中，开口44h的长度l1与宽度w1的比率大致在从约0.5至约2的范围内。在一些实施例中，开口44h的宽度w1与长度l1大致在从0.5微米至1微米的范围内。

在本发明中，密封环结构的金属层包括在平坦化操作期间防止金属层遭受金属凹陷的开口。主体图案与金属层的面积比在例如，大致大于或等于50％并且小于100％的特定范围内。在这个比率范围内，密封环结构的金属层能够避免金属凹陷问题，同时提供足够的机械稳健性并且保持足够的防潮能力。

在一些实施例中，提供了集成电路结构。集成电路结构包括衬底和半导体芯片。衬底具有外部边缘。半导体芯片位于衬底上方。半导体芯片包括多个介电层、第一密封环、第二密封环和第三密封环。第二密封环位于外部边缘和第一密封环之间，并且第三密封环位于第二密封环和外部边缘之间。在每个介电层中的每个第一密封环、第二密封环和第三密封环包括金属层，该金属层包括主体图案、和通过主体图案限定的多个开口。介电层中的第一密封环的主体图案与金属层的面积比和介电层中的第二密封环的主体图案与金属层的面积比大致大于或等于50％且小于100％。

在一些实施例中，提供了一种半导体器件。半导体器件包括衬底、半导体管芯和密封环结构。衬底具有有源区和围绕有源区的密封环区域。半导体管芯包括位于衬底上方且在有源区中的多个金属互连层。密封环结构位于密封环区域中，并且包括形成在对应的多个金属互连层中的多个堆叠的部件。每个堆叠的部件包括具有主体图案和被主体图案围绕的多个开口的金属层。密封环结构包括第一密封环、第二密封环和第三密封环。第一密封环与半导体管芯相邻。第一密封环包括堆叠的部件，并且第一密封环的主体图案的布局密度大致大于或等于50％且小于100％。第二密封环位于相比于第一密封环的半导体管芯的更外侧上，并且与第一密封环隔开。第二密封环包括堆叠的部件，并且第二密封环的主体图案的布局密度大致大于或等于50％且小于100％。第三密封环位于相比于第二密封环的半导体管芯的更外侧上，并且与第二密封环隔开。

在一些实施例中，提供了密封环结构。密封环结构包括衬底、低k介电层、第一密封环和第二密封环。低k介电层位于衬底上方。第一密封环和第二密封环彼此隔开。第一密封环的宽度大于第二密封环的宽度。第一密封环和第二密封环的每个包括通孔层和金属网。通孔层嵌入低k介电层中，并且通孔层包括至少一个通孔环和通孔环旁边的多个离散通孔。金属网嵌入低k介电层中并且位于通孔层上方。金属网的布局密度大致大于或等于50％并且小于100％。

根据本发明的一些实施例，提供了一种集成电路结构，包括：衬底，具有外部边缘；以及半导体芯片，位于所述衬底上方，所述半导体芯片包括：多个介电层；以及第一密封环、第二密封环和第三密封环，所述第二密封环位于所述外部边缘和所述第一密封环之间，并且所述第三密封环位于所述第二密封环和所述外部边缘之间，其中，在每个所述介电层中的每个所述第一密封环、所述第二密封环和所述第三密封环包括都金属层，所述金属层包括主体图案和通过所述主体图案限定的多个开口，并且所述介电层中的所述第一密封环的所述主体图案与所述金属层的面积比和所述介电层中的所述第二密封环的所述主体图案与所述金属层的面积比大于或等于50％且小于100％。

在上述集成电路结构中，所述第一密封环的宽度大于所述第二密封环的宽度。

在上述集成电路结构中，所述开口在从所述半导体芯片延伸至所述外部边缘的第一方向上的宽度在从0.5微米至1微米的范围内，并且所述开口的两个相邻的开口之间的间隙在从0.5微米至1微米的范围内。

在上述集成电路结构中，所述开口在第二方向上的长度与所述开口的宽度的比率在从0.5至2的范围内，所述第二方向垂直于所述第一方向。

在上述集成电路结构中，在每个所述介电层中的每个所述第一密封环、所述第二密封环和所述第三密封环进一步包括通孔层，所述通孔层位于所述金属层下面并且连接至所述金属层。

在上述集成电路结构中，所述通孔层包括通孔环和位于所述金属层的所述主体图案下面的离散通孔。

在上述集成电路结构中，所述第一密封环的所述离散通孔位于所述第一密封环的所述通孔环之间，并且所述第二密封环的所述离散通孔位于所述第二密封环的所述通孔环旁边。

在上述集成电路结构中，还包括位于所述第一密封环的内侧上的伪环，其中，位于每个所述介电层中的所述伪环包括多个离散金属部件。

在上述集成电路结构中，所述介电层包括低k介电层。

在上述集成电路结构中，还包括：第一钝化层，位于多个所述介电层上方；以及第一焊盘环和第二焊盘环，位于所述第一钝化层上方，其中，所述第一焊盘环连接至所述第一密封环，并且所述第二焊盘环连接至第三焊盘环。

在上述集成电路结构中，还包括位于所述第一钝化层和所述介电层之间的多个绝缘层，其中，在每个所述绝缘层中的每个所述第一密封环、所述第二密封环和所述第三密封环包括另一金属层，和位于所述金属层下面的另一通孔层。

在上述集成电路结构中，在每个所述绝缘层中的每个所述第一密封环、所述第二密封环和所述第三密封环的所述金属层包括主体图案和通过所述主体图案限定的多个开口，并且所述绝缘层中的所述金属层的开口大于所述介电层中的所述金属层的开口。

在上述集成电路结构中，所述绝缘层包括未掺杂的硅酸盐玻璃(usg)层。

根据本发明的另一实施例，还提供了一种半导体器件，包括：衬底，具有有源区和围绕所述有源区的密封环区；半导体管芯，包括位于所述衬底上方且在所述有源区中的多个金属互连层；以及密封环结构，位于所述密封环区中，所述密封环结构包括形成在对应的所述多个金属互连层中的多个堆叠部件，每个所述堆叠部件都包括金属层，所述金属层具有主体图案和被所述主体图案围绕的多个开口，其中，所述密封环结构包括：第一密封环，与所述半导体管芯相邻，其中，所述第一密封环包括所述堆叠部件，并且所述第一密封环的所述主体图案的布局密度大于或等于50％且小于100％；第二密封环，相比于所述第一密封环位于所述半导体管芯的更外侧上并且与所述第一密封环隔开，其中，所述第二密封环包括所述堆叠部件，并且所述第二密封环的所述主体图案的布局密度大于或等于50％且小于100％；以及第三密封环，相比于所述第二密封环位于所述半导体管芯的更外侧上并且与所述第二密封环隔开。

在上述半导体器件中，所述第一密封环的宽度大于所述第二密封环的宽度。

在上述半导体器件中，所述开口具有沿着从所述第一密封环延伸至所述第二密封环的第一方向的宽度，和沿着垂直于所述第一方向的第二方向的长度，并且所述开口的所述长度与所述宽度的比率在从0.5至2的范围内。

在上述半导体器件中，所述开口的所述宽度在从0.5微米至1微米的范围内，并且所述开口的所述长度在从0.5微米至1微米的范围内。

在上述半导体器件中，所述金属层的两个相邻的开口之间的间隙在从0.5微米至1微米的范围内。

根据本发明的又一些实施例，还提供了一种密封环结构，包括：衬底；低k介电层，位于所述衬底上方；以及第一密封环和第二密封环，彼此间隔开，所述第一密封环的宽度大于所述第二密封环的宽度，其中，每个所述第一密封环和所述第二密封环均包括：通孔层，嵌入所述低k介电层中，所述通孔层包括至少一个通孔环和位于所述通孔环旁边的多个离散通孔；以及金属网，嵌入在所述低k介电层中并且位于所述通孔层上方，其中，所述金属网的布局密度大于或等于50％且小于100％。

在上述密封环结构中，所述第一密封环的宽度与所述第二密封环的宽度的比率是3。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。