静电保护结构及集成电路系统的制作方法

本发明涉及半导体领域，特别涉及一种静电保护结构及集成电路系统。

背景技术：

静电防护一直是集成电路设计中的重要问题，静电保护结构(Electro-Static discharge，ESD)在集成电路中起到重要的防护作用。

近年来，与常见的场效应晶体管相比，LDMOS(lateral double-diffused MOSFET)晶体管在诸如增益、线性度、开关性能、散热性能以及减少级数等器件特性方面具有明显的优势，因此得到了广泛应用。LDMOS晶体管为一种高压器件，可以用于显示器驱动IC或者射频器件。

LDMOS晶体管通常应用于高压环境中，为了提高在高压环境中的防静电能力，LDMOS晶体管集成电路的静电保护结构通常也用LDMOS晶体管组合设计而成。

图1示出了现有技术一种LDMOS集成电路的静电保护结构的示意图，集成电路02为大量LDMOS晶体管组合形成的集成电路，P型LDMOS晶体管01与所述集成电路02并联，用作静电保护结构。

其中P型LDMOS晶体管01的源极与工作电源相连，所述工作电源用于向源极加载工作电位Vdd，P型LDMOS晶体管01的漏极与外接端子03相连，所述外接端子03用于将外界的静电冲击引入所述P型LDMOS晶体管01，并通过所述P型LDMOS晶体管01释放。但是根据P型LDMOS晶体管01的自身属性，当从所述外接端子03进入漏极的静电冲击为反向电流时，所述P型LDMOS晶体管01能够较好地释放所述反向电流；当从所述外接端子03进入漏极的静电冲击为正向电流时，所述P型LDMOS晶体管01难以释放所述正向电流。

因此，如何能够有效地释放可能进入集成电路的正向电流和反向电流，以更好地保护集成电路，成为本领域技术人员亟待解决的问题。

技术实现要素：

本发明解决的问题是提供一种静电保护结构及集成电路系统，有效地释放可能进入集成电路的正向电流和反向电流，以更好地保护集成电路。

为解决上述问题，本发明提供一种LDMOS晶体管的静电保护结构，用于对集成电路进行静电保护，所述集成电路的一端加载有工作电位，所述静电保护结构包括：

外接端子，与所述集成电路未加载有工作电位的一端相连，用于引入外部静电；

P型晶体管，所述P型晶体管的栅极、源极用于加载工作电位，漏极与所述外接端子相连；

NPN型三极管，所述NPN型三极管的发射极用于加载工作电位，集电极和基极与所述外接端子相连。

可选的，所述P型晶体管为P型LDMOS晶体管，形成于一P型衬底上，所述P型衬底上形成有N型掺杂隔离层，所述N型掺杂隔离层上设有N型掺杂区，所述P型LDMOS晶体管的源极、漏极位于所述N型掺杂区中，位于所述源极、漏极之间的N型掺杂区用作所述P型LDMOS晶体管的沟道。

可选的，所述漏极与用作沟道的N型掺杂区之间设有隔离结构，所述漏极和隔离结构设置于一P型漂移区中。

可选的，所述P型衬底上还形成有N型重掺杂区和P型重掺杂区；

所述N型重掺杂区靠近所述P型LDMOS晶体管的源极且位于所述N型掺杂隔离层上，所述N型重掺杂区用于控制所述N型掺杂隔离层的电位；

所述P型重掺杂区位于N型重掺杂区远离所述P型LDMOS晶体管的一侧，所述P型重掺杂区设置于未形成有N型掺杂隔离层的P型衬底上，所述P型重掺杂区用于控制所述P型衬底的电位；

所述P型衬底中还形成有位于所述N型掺杂隔离层上且包围所述源极的第一N型轻掺杂区，所述第一N型轻掺杂区中形成有位于所述源极和N型重掺杂区之间的N型控制极；所述N型控制极、所述源极和所述N型重掺杂区通过隔 离结构绝缘，所述N型控制极上加载有所述工作电位，用于控制所述第一N型轻掺杂区的电位；

所述N型控制极、P型衬底和N型重掺杂区用于构成所述NPN型三极管，所述N型控制极用作所述NPN型三极管的发射极，所述P型衬底用作所述NPN型三极管的基极，所述N型重掺杂区用作所述NPN型三极管的发射极。

可选的，所述P衬底上还形成有包围所述N型重掺杂区的第二N型轻掺杂区、包围所述第二N型轻掺杂区的第三N型轻掺杂区；

所述P型衬底上还形成有包围所述P型重掺杂区的第一P型轻掺杂区、包围所述第一P型轻掺杂区的第二P型轻掺杂区。

可选的，所述工作电位在0.9V-5V的范围内。

可选的，所述P型晶体管和NPN型三极管用于构成静电保护支路，所述静电保护结构包括多个所述静电保护支路，所述多个静电保护支路均与所述外接端子相连。

可选的，所述P型晶体管与所述NPN型三极管为相互独立的器件。

本发明还提供一种集成电路系统，包括：

集成电路；

本发明提供的静电保护结构，用于对集成电路进行静电保护。

可选的，所述集成电路为LDMOS晶体管集成电路。

与现有技术相比，本发明的技术方案具有以下优点：

本发明静电保护结构包括P型晶体管、NPN型三极管和外接端子，所述外接端子与所述集成电路未加载有工作电位的一端相连，用于引入外部静电；P型晶体管，栅极、源极用于加载工作电位，漏极与所述外接端子相连；NPN型三极管，发射极用于加载工作电位，集电极和基极与所述外接端子相连，因此所述P型晶体管处于打开状态，经所述外接端子、P型晶体管和工作电位形成具有电位差的通路，释放了所述反向电流，从而减小了反向电流对集成电路的影响。经所述外接端子进入的正向电流(正电荷)使所述NPN型三极管的基极电位升高，并且通常正向电流能够使NPN型三极管的基极电位在短 时间内达到数千伏，远大于工作电位，从而打开所述NPN型三极管，所述外接端子、NPN型三极管和工作电位形成具有电位差的通路，从而减小了正向电流对集成电路的影响。

附图说明

图1是现有技术一种LDMOS集成电路的静电保护结构的示意图；

图2是本发明静电保护结构一实施例的电路示意图；

图3是图2所示静电保护结构的结构示意图。

具体实施方式

如背景技术所述，现有技术采用P型LDMOS晶体管作为LDMOS晶体管集成电路的静电保护结构，能够较好地释放反向电流，但是难以释放正向电流。

现有技术为了既能释放反向电流，也能释放正向电流，在LDMOS晶体管集成电路外侧同时设置N型LDMOS晶体管和P型LDMOS晶体管，以P型LDMOS晶体管释放反向电流，以N型LDMOS晶体管释放正向电流，但是LDMOS晶体管由于采用横向扩散的阱区，使得LDMOS晶体管占面积较大，同时设置N型LDMOS晶体管和P型LDMOS晶体管作为静电保护结构，会大大增加静电保护结构在集成电路中所占的面积。

为了解决所述技术问题，本发明提供一种静电保护结构，用于对集成电路进行静电保护，所述集成电路的一端加载有工作电位，包括：外接端子，与所述集成电路未加载有工作电位的一端相连，用于引入外部静电；P型晶体管，栅极、源极用于加载工作电位，漏极与所述外接端子相连；NPN型三极管，发射极用于加载工作电位，集电极和基极与所述外接端子相连。

当从所述外接端子进入的外部静电为反向电流(负电荷)时，所述P型晶体管处于打开状态，经所述外接端子、P型晶体管和工作电位形成具有电位差的通路，释放了所述反向电流，从而减小了反向电流对集成电路的影响。当从所述外接端子进入的外部静电为正向电流(正电荷)时，经所述外接端子进入的正向电流(正电荷)使所述NPN型三极管的基极电位升高，并且通 常正向电流能够使NPN型三极管的基极电位在短时间内达到数千伏，远大于工作电位，从而打开所述NPN型三极管，所述外接端子、NPN型三极管和工作电位形成具有电位差的通路，从而减小了正向电流对集成电路的影响。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图2，示出了本发明的静电保护结构一实施例的电路示意图。本实施例中，所述静电保护结构用于对集成电路21进行静电保护，所述集成电路21的一端加载有工作电位Vdd，所述静电保护结构包括：

P型晶体管、NPN型三极管12和外接端子20，在本实施例中，所述P型晶体管为P型LDMOS晶体管11。

所述外接端子20与所述集成电路21未加载有工作电位的一端相连，用于引入外部静电。

所述P型LDMOS晶体管11的栅极110、源极111用于加载工作电位Vdd，漏极与所述外接端子20相连。

所述NPN型三极管12的发射极121用于加载工作电位Vdd，集电极122和基极120与所述外接端子20相连。

在本实施例中，所述集成电路21为LDMOS晶体管集成电路，包括大量LDMOS晶体管，但是本发明对集成电路21的类型不做限制。

当所述集成电路21处于高压环境时，外界容易产生较大的静电电流，这些静电电流可以通过所述外接端子20引入静电保护结构，被静电保护结构释放，从而使静电电流基本不会从与所述静电保护结构并联的集成电路21中流过，有效保护了所述集成电路21。

具体地，所述P型LDMOS晶体管11的栅极110、源极111接入工作电位Vdd，在本实施例中，所述工作电位在0.9V-5V的范围内，但是本发明对所述工作电位的大小不做限制。

所述P型LDMOS晶体管11的栅极110、源极111用于加载工作电位Vdd，漏极与所述外接端子20相连，因此所述P型LDMOS晶体管11处于打开状 态，所述外接端子20、P型LDMOS晶体管11和工作电位Vdd形成具有电位差的通路。当反向电流(负电荷)自所述外接端子20进入集成电路时，所述反向电流通过所述外接端子20、P型LDMOS晶体管11和工作电位Vdd形成的通路释放，从而减小了反向电流对集成电路的影响。

当正向电流(正电荷)自所述外接端子20进入集成电路时，经所述外接端子20进入的正向电流(正电荷)使所述NPN型三极管12的基极120电位升高，且通常静电产生的正向电流能够使NPN型三极管12的基极120电位在短时间内达到数千伏，远大于工作电位Vdd，从而打开所述NPN型三极管120，所述外接端子20、NPN型三极管12和工作电位Vdd形成具有电位差的通路，释放了所述正向电流，从而减小了正向电流对集成电路的影响。

因此，本实施例所述静电保护结构能够有效地释放可能进入工作电路的正向电流和反向电流，以更好地保护工作电路。在本实施例中，可以在所述集成电路21外并联多个所述静电保护结构，以提高静电保护的效果。

此外，在本实施例中，每个所述静电保护结构包含一个NPN型三极管12和一个P型LDMOS晶体管11，由于NPN型三极管12占集成电路的面积远小于LDMOS晶体管，因此，本实施例静电保护结构占集成电路的面积小于现有技术中N型LDMOS晶体管和P型LDMOS晶体管组成的静电保护结构，但是本发明对所述静电保护结构中NPN型三极管12和P型LDMOS晶体管11的数量不做限制。

需要说明的是，在本实施例中，所述NPN型三极管12不需要单独设计，可以采用现有技术中P型LDMOS晶体管11附近的辅助单元用作所述NPN型三极管12。

具体地，结合参考图2和图3，示出了本实施例静电保护结构的结构示意图。

本实施例静电保护结构包括：

P型衬底100，在本实施例中，所述P型衬底100的材料为硅。在其他实施例中，所述P型衬底100还可以为体硅衬底、体锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底等其他半导体衬底，或者包括至少一 层层间介质层的多层堆叠结构，所述P型衬底100内还可以形成有晶体管、二极管等半导体器件和金属互连结构，本发明对此不作限制。

在本实施例中，所述P型LDMOS晶体管11形成于P型衬底100上，所述P型衬底100上形成有N型掺杂隔离层101，所述N型掺杂隔离层101上设有N型掺杂区102，所述P型LDMOS晶体管11的源极111、漏极112位于所述N型掺杂区102中，所述源极111、漏极112之间的N型掺杂区102用作所述P型LDMOS晶体管12的沟道。

所述漏极112与用作沟道的第一N型掺杂区102之间设有第一隔离结构119，所述漏极112和第一隔离结构119设置于一P型漂移区105中。

所述P型衬底100上还形成有N型重掺杂区131和P型重掺杂区132；所述N型重掺杂区131靠近所述P型LDMOS晶体管11的源极111且位于所述N型掺杂隔离层101上，所述N型重掺杂区131用于控制所述N型掺杂隔离层101的电位。

所述P型重掺杂区132位于N型重掺杂区101远离所述P型LDMOS晶体管11的一侧，所述P型重掺杂区132设置于未形成有N型掺杂隔离层101的P型衬底100上，所述P型重掺杂区132用于控制所述P型衬底100的电位。

所述P型LDMOS晶体管11还包括位于所述N型掺杂隔离层101上且包围所述源极111的的第一N型轻掺杂区106。

所述第一N型轻掺杂区106中形成有位于所述源极111和N型重掺杂区132之间的N型控制极113；所述N型控制极113、所述源极111和所述N型重掺杂区通过隔离结构绝缘，所述N型控制极113上加载有所述工作电位Vdd，用于控制所述第一N型轻掺杂区106的电位。

结合参考图2，在本实施例中，所述N型控制极113、P型衬底100和N型重掺杂区131构成图2中所示的NPN型三极管12，所述N型控制极113用作所述NPN型三极管12的集电极122，所述P型衬底100用作所述NPN型三极管12的基极120，所述N型重掺杂区131用作所述NPN型三极管的发射极121。

本实施例静电保护结构还包括：包围所述N型重掺杂131区的第二N型轻掺杂区107、包围所述第二N型轻掺杂区107的第三N型轻掺杂区103；包围所述P型重掺杂区132的第一P型轻掺杂区108、包围所述第一P型轻掺杂区108的 第二P型轻掺杂区104；以及位于所述N型掺杂隔离层101上的P形外延区109。所述第三N型轻掺杂区103位于所述N型掺杂隔离层101上，所述第二P型轻掺杂区104位于所述衬底100上。

继续参考图2，部分所述P形外延区109位于所述第三N型轻掺杂区103和第二N型轻掺杂区107之间，且所述P形外延区109与所述P型衬底100在所述N型掺杂隔离层102外侧相连，也就是说，所述P型重掺杂区132通过P型轻掺杂区108和所述P形外延区109、P型衬底100相连，从而能够控制所述P型衬底100的电位。所述N型重掺杂区131通过第二N型轻掺杂区107与所述N型掺杂隔离层101相连，从而能够所述N型掺杂隔离层101的电位。

结合参考图2、图3，所述N型重掺杂区131与所述外接端子20电连接，所述N型控制极113与工作电位Vdd电连接，所述P型衬底100通过所述P型重掺杂区132与所述外接端子20电连接，所述N型重掺杂区131通过第二N型轻掺杂区107与所述N型掺杂隔离层101相连，所述N型控制极113通过所述第一N型轻掺杂区106与所述P形外延区109相连。

当正向电流(正电荷)自所述外接端子20进入集成电路21时，经所述外接端子20进入的正向电流(正电荷)通过所述P型重掺杂区132进入P型衬底100，使所述NPN型三极管12的基极120(P型衬底100)电位升高，从而打开所述NPN型三极管120，所述外接端子20、NPN型三极管12和工作电位Vdd形成具有电位差的通路，释放了所述正向电流，从而减小了正向电流对集成电路的影响。

需要说明的是，在本实施例中，所述N型重掺杂区131通过金属互连结构与所述外接端子20电连接，所述N型控制极113通过金属互连结构与工作电位Vdd电连接，所述P型LDMOS晶体管11的栅极110、源极111通过金属互连结构与工作电位Vdd电连接，所述漏极112通过金属互连结构所述外接端子20电连接，所述P型重掺杂区132通过金属互连结构与所述外接端子20电连接，本发明对所述上述金属互连结构的具体结构不做限制，可以采取现有技术中任意一种金属互连结构(例如金属插塞)实现电连接。

还需要说明的是，在本实施例中，所述P型重掺杂区132用于控制所述P型 衬底100的电位，所述N型重掺杂区131用于控制所述N型掺杂隔离层101的电位。所述P型重掺杂区132和N型重掺杂区131均为现有技术中所述P型LDMOS晶体管11的辅助结构，通过调整金属互连结构使得所述N型控制极113、P型衬底100和N型重掺杂区131构成NPN型三极管12，并使现有技术中的P型LDMOS晶体管11及其辅助结构形成本实施例的静电保护结构。因此，相对于现有技术P型LDMOS晶体管的制作工艺，形成本实施例所述静电保护结构的过程无需增加额外的光刻工艺，有效简化了静电保护结构的制作流程，提高了产能。

需要说明的是，在本实施例中，采用P型LDMOS晶体管11的辅助结构形成所述NPN型三极管12，而不需要单独设计NPN型三极管12，因此本实施例静电保护结构在集成电路中所占的面积较小。

但是本发明对此不作限制，还可以设置一单独的NPN型三极管12(即NPN型三极管不是借助P型LDMOS晶体管的部件形成，而是与P型LDMOS晶体管相互独立的器件)，与P型LDMOS晶体管构成静电保护结构，用于释放集成电路的正向电流和反向电流，更好地保护所述集成电路。

还需要说明的是，在本实施例中，由于所述集成电路21为LDMOS晶体管集成电路，包括大量LDMOS晶体管，所述集成电路21经常处于高压环境，外界容易产生较大的静电电流，本实施例静电保护结构的P型LDMOS晶体管11能够有效地释放较大的静电电流，从而更好地保护LDMOS晶体管集成电路，但是本发明对此不做限制，在其他实施例中，所述静电保护结构中的P型晶体管还可以为其他类型的P型晶体管。

本发明还提供一种集成电路系统，包括：

集成电路；

本发明提供的所述静电保护结构，用于对所述集成电路进行静电保护。

具体地，在本实施例中，所述集成电路可以为LDMOS晶体管集成电路，所述静电保护结构可以为上述实施例所述的静电保护结构，但是本发明对集成电路的具体类型不做限制。

如上述实施例所述，本发明静电保护结构包括P型晶体管、NPN型三极管和外接端子，当从所述外接端子进入的外部静电为反向电流(负电荷)时， 所述P型晶体管处于打开状态，经所述外接端子、P型晶体管和工作电位形成具有电位差的通路，释放了所述反向电流，从而减小了反向电流对集成电路的影响。当从所述外接端子进入的外部静电为正向电流(正电荷)时，经所述外接端子进入的正向电流(正电荷)使所述NPN型三极管的基极电位升高，并且通常正向电流能够使NPN型三极管的基极电位在短时间内达到数千伏，远大于工作电位，从而打开所述NPN型三极管，所述外接端子、NPN型三极管和工作电位形成具有电位差的通路，从而减小了正向电流对集成电路的影响。

综上，本发明集成电路系统中的静电保护结构能够有效地释放可能进入集成电路的正向电流和反向电流，以更好地保护集成电路，因此本发明集成电路系统的性能比较稳定、可靠性较高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。