存储器装置以及由存储器装置中读取数据的方法
【专利摘要】本发明提供一种存储器装置以及由存储器装置中读取数据的方法，其中一存储器装置读取数据的方法，包括下列步骤：提供第一存储单元阵列，第一存储单元阵列包括第一字元线，第一数据是储存于第一存储单元阵列中；提供第二存储单元阵列，第二存储单元阵列包括第二字元线，第二存储单元阵列与第一存储单元阵列分离，第二数据储存于第二存储单元阵列中；于相同时间或于重叠时间中选择第一字元线的一者以及第二字元线的一者；交错地选择第一存储单元阵列的第一位址和第二存储单元阵列的第二位址，以从第一存储单元阵列和第二存储单元阵列中交错地读取第一数据的第一对应部份以及第二数据的第二对应部份。以此，解决传统存储器装置的读取速度受限制的问题。
【专利说明】存储器装置以及由存储器装置中读取数据的方法
【技术领域】
[0001] 本发明是关于一种存储器装置，特别是关于具有高速读取功能的存储器装置以及 由存储器装置中读取数据的方法。
【背景技术】
[0002] 图1是显示传统的一存储器装置100的示意图。存储器装置100包括一存储单元 阵列110和一感测放大器160。多笔数据，例如：位元组（byte)也叫作字节0-7,是储存于 存储单元阵列110中。存储单元阵列110包括多条字元线（word lines)lll、112以及多条 位线以选择数据的位址（address)。当一外部装置欲由存储单元阵列110中读取数据时，在 一感测周期中仅能选择一条字元线，否则将会发生错误。例如，若字元线111U12在同一时 间被选择，则感测放大器160将无法分辨读取数据是来自位元组0或是位元组4。因此，传 统存储器装置100的读取速度将会受到限制。
【发明内容】
[0003] 本发明的目的是提供一种不受读取速度限制的存储器装置以及由存储器装置中 读取数据的方法，以解决传统存储器装置的读取速度受到限制的问题。
[0004] 为解决上述问题，本发明提供一种存储器装置包括：一第一存储单元阵列，包括 多个第一字元线和多个第一位线，其中多笔第一数据是储存于该第一存储单元阵列中；一 第二存储单元阵列，与该第一存储单元阵列分离，并包括多个第二字元线和多个第二位线， 其中多笔第二数据是储存于该第二存储单元阵列中；一控制逻辑电路，允许于一相同时间 或于一重叠时间中选择该多个第一字元线的一者以及该多个第二字元线的一者，并且交错 地选择该第一存储单元阵列的一第一位址和该第二存储单元阵列的一第二位址，以从该第 一存储单元阵列和该第二存储单元阵列中交错地读取该多笔第一数据的一第一对应部份 以及该多笔第二数据的一第二对应部份；一第一感测放大器，经由该多个第一位线耦接至 该第一存储单元阵列，并放大该多笔第一数据的该第一对应部份；以及一第二感测放大器， 经由该多个第二位线耦接至该第二存储单元阵列，并放大该多笔第二数据的该第二对应部 份。
[0005] 另外，本发明提供一种由一存储器装置中读取数据的方法，包括下列步骤：提供一 第一存储单元阵列，其中该第一存储单元阵列包括多个第一字元线和多个第一位线，而多 笔第一数据是储存于该第一存储单元阵列中；提供一第二存储单元阵列，其中该第二存储 单元阵列包括多个第二字元线和多个第二位线，该第二存储单元阵列与该第一存储单元阵 列分离，而多笔第二数据是储存于该第二存储单元阵列中；于一相同时间或于一重叠时间 中选择该多个第一字元线的一者以及该多个第二字元线的一者；交错地选择该第一存储单 元阵列的一第一位址和该第二存储单元阵列的一第二位址，以从该第一存储单元阵列和该 第二存储单元阵列中交错地读取该多笔第一数据的一第一对应部份以及该多笔第二数据 的一第二对应部份；以及放大该多笔第一数据的该第一对应部份以及该多笔第二数据的该 第二对应部份。
[0006] 本发明的有益技术效果在于：通过本发明，可使传统存储器装置的读取速度得到 显著地提高，在解决其传统存储器装置的读取速度受到限制的问题的同时提供更快的读取 速度。
【专利附图】
【附图说明】
[0007] 图1为显示传统的存储器装置的示意图；
[0008] 图2为显示根据本发明一实施例所述的存储器装置的示意图；
[0009] 图3A为显示根据本发明一实施例所述的第一存储单元阵列和第二存储单元阵列 的不意图；
[0010] 图3B为显示根据本发明另一实施例所述的第一存储单元阵列和第二存储单元阵 列的不意图；
[0011] 图4A为显示根据本发明一实施例所述的存储器装置的信号波形图；
[0012] 图4B为显示根据本发明另一实施例所述的存储器装置的信号波形图；
[0013] 图5为显示根据本发明一实施例所述的由存储器装置中读取数据的方法的流程 图；
[0014] 图6A为显示根据本发明一实施例所述的第一存储单元阵列和第二存储单元阵列 的不意图；以及
[0015] 图6B为显示根据本发明另一实施例所述的第一存储单元阵列和第二存储单元阵 列的不意图。
[0016] 附图标记
[0017] 100、200?存储器装置；
[0018] 110、210、220?存储单元阵列；
[0019] 111、112、211、212、221、222 ?字元线；
[0020] 160、260、270?感测放大器；
[0021] 215、216、225、226 ?位线；
[0022] 250?控制逻辑电路；
[0023] 280?数据多工器；
[0024] 290?位移暂存器；
[0025] CLK?时钟脉冲信号；
[0026] SI、S2?数据的对应部份；
[0027] SAl、SA2、410-l、410-2、…、410-7 ?位址；
[0028] SE1、SE2?感测使能信号；
[0029] SIN?输入信号；
[0030] S0UT?输出数据；
[0031] T1、T2?感测时间。
【具体实施方式】
[0032] 图2是显示根据本发明一实施例所述的存储器装置200的示意图。存储器装置 200可以是一 NOR快闪存储器，但不限于此。如图2所示，存储器装置200包括：一第一存 储单兀阵列210、一第二存储单兀阵列220、一控制逻辑电路250、一第一感测放大器260、一 第二感测放大器270、一数据多工器280,以及一位移暂存器290。
[0033] 第一存储单元阵列210是与第二存储单元阵列220分离。多笔第一数据（例如： 位元组）是储存于第一存储单元阵列210中，而多笔第二数据（例如：位元组）是储存于第 二存储单元阵列220中。该多笔第一数据和该多笔第二数据的组合为完整的连续数据。然 而，在一些实施例中，储存于第一存储单元阵列中210的该多笔第一数据以及储存于第二 存储单元阵列220中的该多笔第二数据皆为不连续数据。第一存储单元阵列210包括多条 第一字兀线211、212和多条第一位线215、216。第一感测放大器260是经由该多个第一位 线耦接至第一存储单元阵列210。第二存储单元阵列220也包括多条第二字元线221、222 和多条第二位线225、226。第二感测放大器270是经由该多个第二位线耦接至第二存储单 元阵列220。在一读取过程中，前述的字元线和位线是用于选择任一存储单元阵列的位址。 为了简化附图，并非所有字元线和位线皆显示于图2中。必须理解的是，本实施例中每一存 储单元阵列皆可包括更多字元线及位线。
[0034] 控制逻辑电路250是用于从第一存储单元阵列210中读取该多笔第一数据，以及 从第二存储单元阵列220中读取该多笔第二数据。在一些实施例中，控制逻辑电路250接收 一输入信号SIN，其指示任一存储单元阵列的一起始位址，而控制逻辑电路250再从该起始 位址开始执行一读取程序。在该读取程序期间，控制逻辑电路250可允许于一相同时间或 于一重叠时间中选择该多个第一字元线的一者以及该多个第二字元线的一者。举例来说， 第一存储单元阵列210的第一字元线211和第二存储单元阵列220的第二字元线221可于 同一时间中被选择。由于第一存储单元阵列210是与第二存储单元阵列220分离，一条第 一字元线的选择是与另一条第二字元线的选择相互独立，而感测放大器260、270可以无混 淆地分辨读取数据。在较佳实施例中，控制逻辑电路250是交错地选择第一存储单元阵列 210的一第一位址SA1和第二存储单元阵列220的一第二位址SA2,以从第一存储单元阵列 210和第二存储单元阵列220中交错地读取该多笔第一数据的一第一对应部份S1以及该多 笔第二数据的一第二对应部份S2。必须注意的是，每一对应部份皆可包括一或多笔数据。 接下来，第一感测放大器260放大已读取的第一对应部份S1，而第二感测放大器270放大已 读取的第二对应部份S2。数据多工器280是耦接至第一感测放大器260和第二感测放大器 270。数据多工器280是选择性地传送放大的第一对应部份S1和放大的第二对应部份S2 至位移暂存器290。位移暂存器290再根据第一对应部份S1和第二对应部份S2依序地产 生多笔输出数据S0UT。
[0035] 更详细地说，控制逻辑电路250更接收一时钟脉冲信号CLK。在控制逻辑电路250 接收到指示该起始位址的输入信号SIN之后，控制逻辑电路250即传送感测使能信号SE1、 SE2以启动该读取程序。存储器装置200的详细操作流程将于下列实施例中作说明。
[0036] 图3A是显示根据本发明一实施例所述的第一存储单元阵列210和第二存储单元 阵列220的示意图。如图3A所示，储存于第一存储单元阵列210中的该多笔第一数据包括 不连续的位元组〇、2、4、6,而储存于第二存储单元阵列220中的该多笔第二数据包括不连 续的位元组1、3、5、7。每一位元组皆可视为一笔数据。该多笔第一数据和该多笔第二数据 的组合可形成完整数据，其包括连续的位元组〇至7。为了简化附图，图3A并未显示所有位 元组，但必须理解的是，每一存储单元阵列皆可储存更多位元组。
[0037] 图4A是显示根据本发明一实施例所述的存储器装置200的信号波形图。请一并 参考图2、图3A，以及图4A。若已接收到输入信号SIN后，在产生输出数据S0UT前，必须先 耗费几个虚周期（Dummy Cycles)以初始化一读取程序。图4A中的位址410-0至410-7(未 显示全部位址）是分别对应至图3A中的位元组0至7。如图4A所示，在该读取程序期间， 控制逻辑电路250是交错地选择第一存储单元阵列210的第一位址SA1 (例如：位址410-0、 410-2、410-4、410-6的一者）和第二存储单元阵列220的第二位址SA2 (例如：位址410-1、 410-3、410-5、410-7的一者），以从第一存储单元阵列210和第二存储单元阵列220中交错 地读取该多笔第一数据的第一对应部份S1 (例如：位元组0、2、4、6的一者）以及该多笔第 二数据的第二对应部份S2 (例如：位元组1、3、5、7的一者）。即使储存的该多笔第一数据和 储存的该多笔第二数据皆为不连续，但输出数据S0UT可为完整且连续的数据。在本实施例 中，每当第一位址SA1 (例如：位址410-2)被选择时，读取的第一对应部份S1 (例如：位元组 2)的数据数量为1，而每当第二位址SA2(例如：位址410-3)被选择时，读取的第二对应部 份S2(例如：位元组3)的数据数量也为1。举例来说，在图3A中，若选择第一字元线211， 则该多笔第一数据的一者（例如：位元组2)将被读取；而若选择第二字元线221，则该多笔 第二数据的一者（例如：位元组3)将被读取，其中第一字元线211和第二字元线221可于 一相同时间或一重叠时间中被选择。在本实施例中，第一位址SA1和第二位址SA2皆为每 经过二个时钟脉冲周期即增加2。一感测时间T1是用于读取第一对应部份S1 (例如：位元 组2)或用于读取第二对应部份S2 (例如：位元组3)，除了初始化过程期间以外，感测时间 T1的最大值为二个时钟脉冲周期。相较之下，图1所示的传统存储器装置100的一感测时 间的最大值为一个时钟脉冲周期。因此，第2、3A、4A图所示的实施例将可提供更快的读取 速度，其约为传统读取速度的两倍。
[0038] 图3B是显示根据本发明另一实施例所述的第一存储单元阵列210和第二存储单 元阵列220的示意图。如图3B所示，储存于第一存储单元阵列210中的该多笔第一数据包 括不连续的位元组〇、1、4、5,而储存于第二存储单元阵列220中的该多笔第二数据包括不 连续的位元组2、3、6、7。每一位元组皆可视为一笔数据。该多笔第一数据和该多笔第二数 据的组合可形成完整数据，其包括连续的位元组〇至7。为了简化附图，图3B并未显示所有 位元组，但必须理解的是，每一存储单元阵列皆可储存更多位元组。图3B与图3A相似，两 者的差异在于，图3B中，每一存储单元阵列储存的任二个邻近的位元组（例如：位元组0、 1)可以是连续数据。此设计方式将可进一步地加快存储器装置200的读取速度。
[0039] 图4B是显示根据本发明另一实施例所述的存储器装置200的信号波形图。请一 并参考图2、图3B，以及图4B。若已接收到输入信号SIN后，在产生输出数据S0UT前，必须 先耗费几个虚周期以初始化一读取程序。图4B中的位址410-0至410-7(未显示全部位 址）是分别对应至图3B中的位元组0至7。如图4B所示，在该读取程序期间，控制逻辑电 路250是交错地选择第一存储单元阵列210的第一位址SA1 (例如：位址410-0、410-4的一 者）和第二存储单元阵列220的第二位址SA2 (例如：位址410-2、410-6的一者），以从第一 存储单元阵列210和第二存储单元阵列220中交错地读取该多笔第一数据的第一对应部份 S1 (例如：位元组0、1，或是位元组4、5)以及该多笔第二数据的第二对应部份S2(例如：位 元组2、3,或是位元组6、7)。即使储存的该多笔第一数据和储存的该多笔第二数据皆为不 连续，但输出数据SOUT可为完整且连续的数据。在本实施例中，每当第一位址SA1 (例如： 位址410-4)被选择时，读取的第一对应部份S1 (例如：位元组4、5)的数据数量为2,而每 当第二位址SA2 (例如：位址410-6)被选择时，读取的第二对应部份S2 (例如：位元组6、7) 的数据数量也为2。举例来说，在图3B中，若选择第一字元线212,则该多笔第一数据的连 续二者（例如：位元组4、5)将一起被读取；而若选择第二字元线222,则该多笔第二数据的 连续二者（例如：位元组6、7)将一起被读取，其中第一字元线212和第二字元线222可于 一相同时间或一重叠时间中被选择。在本实施例中，第一位址SA1和第二位址SA2皆为每 经过四个时钟脉冲周期即增加4。一感测时间T2是用于读取第一对应部份S1 (例如：位元 组4、5)或用于读取第二对应部份S2 (例如：位元组6、7)，除了初始化过程期间以外，感测 时间T2的最大值为四个时钟脉冲周期。相较之下，图1所示的传统存储器装置100的一感 测时间的最大值为一个时钟脉冲周期。因此，图2、图3B、图4B所示的实施例将可提供更快 的读取速度，其约为传统读取速度的四倍。
[0040] 图5是显示根据本发明一实施例所述的由一存储器装置中读取数据的方法的流 程图。首先，在步骤S510,提供一第一存储单元阵列，其中该第一存储单元阵列包括多个第 一字元线和多个第一位线，而多笔第一数据是储存于该第一存储单元阵列中。在步骤S520， 提供一第二存储单元阵列，其中该第二存储单元阵列包括多个第二字元线和多个第二位 线，该第二存储单元阵列与该第一存储单元阵列分离，而多笔第二数据是储存于该第二存 储单元阵列中。在步骤S530,于一相同时间或于一重叠时间中选择该多个第一字元线的一 者以及该多个第二字元线的一者。在步骤S540,交错地选择该第一存储单元阵列的一第一 位址和该第二存储单元阵列的一第二位址，以从该第一存储单元阵列和该第二存储单元阵 列中交错地读取该多笔第一数据的一第一对应部份以及该多笔第二数据的一第二对应部 份。最后，在步骤S550,放大该多笔第一数据的该第一对应部份以及该多笔第二数据的该第 二对应部份。值得注意的是，以上方法步骤皆无须依次序执行。图2、图3A、图3B、图4A、图 4B相关的实施例，其所有细部特征均可套用至图5所示的方法中。
[0041] 虽然以上所述，在各存储单元阵列中，每一字元线仅对应至两个位元组，但本发明 并不限于此。图6A是显示根据本发明一实施例所述的第一存储单元阵列210和第二存储单 元阵列220的示意图。如图6A所示，在各存储单元阵列中，每一字元线可对应至四个位元 组，而图6A的设计方式可与图4A的实施例产生相似的信号波形。图6B是显示根据本发明 另一实施例所述的第一存储单元阵列210和第二存储单元阵列220的示意图。如图6B所 示，在各存储单元阵列中，每一字元线可对应至四个位元组，而图6B的设计方式可与图4B 的实施例产生相似的信号波形。值得注意的是，本发明更可套用至各种各式的存储单元阵 列，例如，其每一字元线对应至2、4、8、16、32、64、128, 256,甚至更多个位元组的存储单元阵 列。
[0042] 在本说明书以及申请专利范围中的序数，例如"第一"、"第二"、"第三"等等，彼此 的间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
[〇〇43] 本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域 相关技术人员，在不脱离本发明的权利要求，当可做些许的更动与润饰，因此本发明的权利 要求当视上述的权利要求书所界定为准。
【权利要求】
1. 一种存储器装置，其特征在于，所述存储器装置包括： 一第一存储单元阵列，包括多个第一字元线和多个第一位线，其中多笔第一数据是储 存于所述第一存储单元阵列中； 一第二存储单元阵列，与所述第一存储单元阵列分离，并包括多个第二字元线和多个 第二位线，其中多笔第二数据是储存于所述第二存储单元阵列中； 一控制逻辑电路，允许于一相同时间或于一重叠时间中选择所述多个第一字元线的一 者以及所述多个第二字元线的一者，并且交错地选择所述第一存储单元阵列的一第一位址 和所述第二存储单元阵列的一第二位址，以从所述第一存储单元阵列和所述第二存储单元 阵列中交错地读取所述多笔第一数据的一第一对应部份以及所述多笔第二数据的一第二 对应部份； 一第一感测放大器，经由所述多个第一位线耦接至所述第一存储单元阵列，并放大所 述多笔第一数据的所述第一对应部份；以及 一第二感测放大器，经由所述多个第二位线耦接至所述第二存储单元阵列，并放大所 述多笔第二数据的所述第二对应部份。
2. 根据权利要求1所述的存储器装置，其特征在于，所述存储器装置还包括： 一数据多工器；以及 一位移暂存器，其中所述数据多工器是耦接至所述第一感测放大器和所述第二感测放 大器，所述数据多工器选择性地传送所述第一对应部份和所述第二对应部份至所述位移暂 存器，而所述位移暂存器是根据所述第一对应部份和所述第二对应部份依序地产生多个输 出数据。
3. 根据权利要求1所述的存储器装置，其特征在于，所述第一位址和所述第二位址皆 为每经过二个时钟脉冲周期即增加2。
4. 根据权利要求1所述的存储器装置，其特征在于，所述一感测时间是用于读取所述 第一对应部份或用于读取所述第二对应部份，而所述感测时间的最大值为二个时钟脉冲周 期。
5. 根据权利要求1所述的存储器装置，其特征在于，每当所述第一位址被选择时，读取 的所述第一对应部份的数据数量为1，而每当所述第二位址被选择时，读取的所述第二对应 部份的数据数量为1。
6. 根据权利要求1所述的存储器装置，其特征在于，所述第一位址和所述第二位址皆 为每经过四个时钟脉冲周期即增加4。
7. 根据权利要求1所述的存储器装置，其特征在于，所述一感测时间是用于读取所述 第一对应部份或用于读取所述第二对应部份，而所述感测时间的最大值为四个时钟脉冲周 期。
8. 根据权利要求1所述的存储器装置，其特征在于，每当所述第一位址被选择时，读取 的所述第一对应部份的数据数量为2,而每当所述第二位址被选择时，读取的所述第二对应 部份的数据数量为2。
9. 根据权利要求1所述的存储器装置，其特征在于，储存于所述第一存储单元阵列中 的所述多笔第一数据以及储存于所述第二存储单元阵列中的所述多笔第二数据皆为不连 续数据。
10. 根据权利要求1所述的存储器装置，其特征在于，所述多笔第一数据和所述多笔第 二数据的组合为完整的连续数据。
11. 一种由一存储器装置中读取数据的方法，其特征在于，所述读取数据的方法包括下 列步骤： 提供一第一存储单元阵列，其中所述第一存储单元阵列包括多个第一字元线和多个第 一位线，而多笔第一数据是储存于所述第一存储单元阵列中； 提供一第二存储单元阵列，其中所述第二存储单元阵列包括多个第二字元线和多个第 二位线，所述第二存储单元阵列与所述第一存储单元阵列分离，而多笔第二数据是储存于 所述第二存储单元阵列中； 于一相同时间或于一重叠时间中选择所述多个第一字元线的一者以及所述多个第二 字元线的一者； 交错地选择所述第一存储单元阵列的一第一位址和所述第二存储单元阵列的一第二 位址，以从所述第一存储单元阵列和所述第二存储单元阵列中交错地读取所述多笔第一数 据的一第一对应部份以及所述多笔第二数据的一第二对应部份；以及 放大所述多笔第一数据的所述第一对应部份以及所述多笔第二数据的所述第二对应 部份。
12. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，所述读 取数据的方法还包括： 通过一数据多工器，选择性地传送所述多笔第一数据的所述第一对应部份和所述多笔 第二数据的所述第二对应部份至一位移暂存器；以及 通过所述位移暂存器，根据所述第一对应部份和所述第二对应部份依序地产生多个输 出数据。
13. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，所述第 一位址和所述第二位址皆为每经过二个时钟脉冲周期即增加2。
14. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，一感测 时间是用于读取所述第一对应部份或用于读取所述第二对应部份，而所述感测时间的最大 值为二个时钟脉冲周期。
15. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，每当所 述第一位址被选择时，读取的所述第一对应部份的数据数量为1，而每当所述第二位址被选 择时，读取的所述第二对应部份的数据数量为1。
16. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，所述第 一位址和所述第二位址皆为每经过四个时钟脉冲周期即增加4。
17. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，一感测 时间是用于读取所述第一对应部份或用于读取所述第二对应部份，而所述感测时间的最大 值为四个时钟脉冲周期。
18. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，每当所 述第一位址被选择时，读取的所述第一对应部份的数据数量为2,而每当所述第二位址被选 择时，读取的所述第二对应部份的数据数量为2。
19. 根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，储存于 所述第一存储单元阵列中的所述多笔第一数据以及储存于所述第二存储单元阵列中的所 述多笔第二数据皆为不连续数据。
20.根据权利要求11所述的由一存储器装置中读取数据的方法，其特征在于，所述多 笔第一数据和所述多笔第二数据的组合为完整的连续数据。
【文档编号】G11C16/02GK104112471SQ201310133839
【公开日】2014年10月22日 申请日期:2013年4月17日 优先权日:2013年4月17日
【发明者】陈毓明, 苏腾 申请人:华邦电子股份有限公司