电阻式随机存取存储器以及其制作方法与流程

本发明是有关于电阻式随机存取存储器(Resistive Random Access Memory，RRAM)，特别有关于电阻式随机存取存储器的读取操作。

背景技术：

电阻式随机存取存储器常用的存储单元结构包括一晶体管与一电阻，是利用外加偏压改变存储单元其中电阻的阻值，以执行写入与抹除的动作，使元件形成高、低电阻的状态，也就是数字信号中的「0」与「1」。电阻式随机存取存储单元不仅架构单纯，还允许采堆迭方式制作，有利提升存储单元密度。此外，电阻式随机存取存储单元操作电压相当低，为极具发展前景的存储器技术。

然而，存储单元频繁使用可能使得存储器单元的读/写电子特性受损，储存其中的数字信息无法被正确读出。特别是，半导体元件制作所需的可靠度测试一般采高温环境(如，85度)，且反复操作一待测元件以测试其耐受度。存储单元的读/写电子特性也可能因可靠度测试而受损。

技术实现要素：

本发明揭露一种高可靠度的电阻式随机存取存储器，以及其控制、与制作方法。

根据本发明一种实施方式所实现的一种电阻式随机存取存储器包括：一存储单元以及一控制单元。该存储单元位于一存储单元阵列中，由一字线、一位线以及一源线控制。该控制单元包括：一字线解码器、一位线解码器、一源线解码器以及一切换逻辑电路。该字线解码器用以设定该字线上的电位。该位线解码器用以设定该位线上的电位。该源线解码器用以设定该源线上的电位。该切换逻辑电路是于一第一状态以及一第二状态间切换运作，用以使该存储单元的多次读取操作是该位线解码器以及该源线解码器轮替操作，使读取电压轮替施加于该位线以及该源线上。

一种实施方式中，该控制单元每M次操作该位线解码器施加读取电压于该位线作该存储单元的读取后，即切换该切换逻辑电路，改操作该源线解码器施加读取电压于该源线作该存储单元的读取。更甚者，该控制单元每N次操作该源线解码器施加读取电压于该源线作该存储单元的读取后，即切换该切换逻辑电路，改操作该位线解码器施加读取电压于该位线作该存储单元的读取。

根据本发明一种实施方式所实现的一种电阻式随机存取存储器制作方法包括：于一电阻式随机存取存储器的一控制单元制作一切换逻辑电路，该切换逻辑电路是于一第一状态以及一第二状态间切换运作；以及，对该电阻式随机存取存储器的一存储单元作多次读取操作以测试该存储单元的可靠度，其中通过于该第一状态以及该第二状态间切换运作的该切换逻辑电路，使该存储单元的上述多次读取操作是一位线解码器以及一源线解码器轮替操作使读取电压轮替施加于一位线以及一源线上。该存储单元位于一存储单元阵列中，由一字线以及上述位线以及源线控制。

本发明轮替使用流向相反的读取电流使存储单元的读/写电子特性不易受损，电阻式随机存取存储器的使用寿命有效延长。下文特举实施例，并配合所附图示，详细说明本发明内容。

附图说明

图1为本发明一种实施方式所实现的一电阻式随机存取存储器100的结构示意图；

图2A以及图2B为该切换逻辑电路114的两不同状态下，一存储单元如何被读取的示意图；

图3为一电阻式随机存取存储器的读取操作的流程图；

图4A为高组态状态(HRS)的存储单元电流如何随读取次数增加而变化的示意图；且

图4B为低组态状态(LRS)的存储单元的衰减系数(反比于电流)如何随读取次数增加而变化的示意图。

100～电阻式随机存取存储器；

102～存储单元阵列；

104～控制单元； 106～存储单元；

108～字线解码器； 110～位线解码器；

112～源线解码器； 114～切换逻辑电路；

BL、BLn、BLn+1、BLn+2～位线；

IBL_read～位线读取时，存储单元的电阻电流；

ISL_read～源线读取时，存储单元的电阻电流；

R～电阻；

S302…S310～步骤；

SL、SLn、SLn+1、SLn+2～源线；以及

WL、WLn、WLn+1、WLn+2～字线。

具体实施方式

以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照权利要求书界定之。

图1图解根据本发明一种实施方式所实现的一电阻式随机存取存储器100，包括一存储单元阵列102以及一控制单元104。存储单元阵列102包括多个存储单元，由多条字线(word lines)WLn、WLn+1、WLn+2…等、多条位线(bit lines)BLn、BLn+1、BLn+2…等、以及多条源线(source lines)SLn、SLn+1、SLn+2…等控制。各存储单元包括串接的一电阻以及一晶体管，且该晶体管的栅极、漏极以及源极分别耦接该存储单元所对应的字线、位线以及源线。于字线上供电将导通该字线所连结的各存储单元的晶体管。字线所启动的存储单元的读、写，则是由对应的位线以及源线上的电位决定。以下说明简化只描述单一存储单元106的操作。如图所示，存储单元106供应于存储单元阵列102中，是由字线WLn、位线BLn+2以及源线SLn+2控制。

控制单元104包括一字线解码器108、一位线解码器110、一源线解码器112以及一切换逻辑电路114。字线WLn上的电位是由该字线解码器108设定。位线BLn+2上的电位是由该位线解码器110设定。源线SLn+2上的电位是由该源线解码器112设定。切换逻辑电路114是于一第一状态以及一第二状态间切换运作。例如，切换逻辑电路114可为一触发器(flip-flop)。于两状态间切换运作的切换逻辑电路114将使得该存储单元106的多次读取操作是该位线解码器110以及该源线解码器112轮替操作，使读取电压轮替施加于该位线BLn+2以及该源线SLn+2上。

一种实施方式中，该控制单元104每M次操作该位线解码器110施加读取电压于该位线BLn+2以读取该存储单元106后，即切换该切换逻辑电路114，改操作该源线解码器112施加读取电压于该源线SLn+2以读取该存储单元106。更甚者，该控制单元104每N次操作该源线解码器112施加读取电压于该源线SLn+2以读取该存储单元106后，即切换该切换逻辑电路114，改操作该位线解码器110施加读取电压于该位线BLn+2以读取该存储单元106。M与N为非零计数。例如，M可等于N等于1；控制单元104每次操作该位线解码器110施加读取电压于该位线BLn+2以读取该存储单元106后，即切换该切换逻辑电路114，改操作该源线解码器112施加读取电压于该源线SLn+2以读取该存储单元106，并且，该控制单元104每次操作该源线解码器112施加读取电压于该源线SLn+2以读取该存储单元106后，即切换该切换逻辑电路114，改操作该位线解码器110施加读取电压于该位线BLn+2以读取该存储单元106。

图2A以及图2B图解该切换逻辑电路114的两不同状态下，一存储单元如何被读取。

图2A显示切换逻辑电路114处于第一状态时，控制单元104操作该位线解码器110施加读取电压于位线BL上。例如，位线BL电位0.2～0.3伏特，源线SL电位0伏特，电流IBL_read流经电阻R，反映该存储单元的数字信息。

图2B显示切换逻辑电路114处第二状态时，控制单元104操作该源线解码器112施加读取电压于源线SL上。例如，源线SL电位0.2～0.3伏特，位线BL电位0伏特，电流ISL_read流经电阻R，反映该存储单元的数字信息。

轮替使用流向相反的读取电流IBL_read(图2A)、ISL_read(图2B)将使得存储单元的读/写电子特性不易受损。电阻式随机存取存储器的使用寿命有效延长。

图3为流程图，是关于一电阻式随机存取存储器的读取操作。读取指令是于步骤S302接收。步骤S304负责判断读取模式切换条件是否满足；例如，判断一存储单元是否累积M次位线读取操作(图2A)、或一存储单元是否累积N次源线读取操作(图2B)。倘若读取模式切换条件尚未满足，则流程进行步骤S306，以现行设定的读取模式作数据读取。倘若读取模式切换条件满足，则流程进行步骤S308，切换读取模式；例如，由图2A位线读取模式切换为图2B源线读取模式，或由图2B源线读取模式切换为图2A位线读取模式。步骤S310是以切换后的读取模式作数据读取。

图3所描述的读取操作还可应用于电阻式随机存取存储器的制作，设计于可靠度测试。一种实施方式是于高温环境(例如，85度)，循图3反复做读取操作，以剔除电子特性不佳的成品。

图4A图解高组态状态(HRS)的存储单元电流如何随读取次数增加而变化。显然，轮替以图2A以及图2B方法作读取操作会优于固定以位线施加读取电压作读取操作。轮替以图2A以及图2B方法作读取操作不易使高组态状态存储单元的读取电流上飙。

图4B图解低组态状态(LRS)的存储单元的衰减系数(反比于电流)如何随读取次数增加而变化。显然，轮替以图2A以及图2B方法作读取操作会优于固定以源线施加读取电压作读取操作。轮替以图2A以及图2B方法作读取操作不易使低组态状态存储单元的衰减系数上飙。

在其他实施方式中，同一读取模式的计数可不以个别存储单元为计数对象，而是以整个存储单元阵列102为考量。存储单元阵列102所有存储单元每累积M次位线读取即切换整个存储单元阵列102的读取为源线读取。存储单元阵列102所有存储单元每累积N次源线读取即切换整个存储单元阵列102的读取为位线读取。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。