驱动子字线的半导体存储器元件的制作方法

本发明涉及一种包含子字线驱动器的半导体存储器元件。

背景技术：

图1绘示一传统字线驱动器100的电路图。该字线驱动器100包含一主字线驱动器10和多个子字线驱动器12和14。这些子字线驱动器12和14中的每一个包含一PMOS晶体管P1和一NMOS晶体管N1。

这些子字线驱动器12和14由一主字线MWL所控制。当一存储器元件运作于一主动模式(active mode)时，该主字线MWL会被选择为逻辑0电平，且一升压电压VH会供应至该PMOS晶体管P1的源极。因此，该PMOS晶体管P1会导通而该NMOS晶体管N1会截止，藉以提高一子字线SWL至逻辑1电平(VH电位)。

当该存储器元件运作于一预充电模式(precharge mode)时，该主字线MWL会被选择为逻辑1电平，且一接地电压GND会供应至该PMOS晶体管P1的源极。因此，该PMOS晶体管P1会截止而该NMOS晶体管N1会导通，藉以下拉该子字线SWL至逻辑0电平。在此状况下，该PMOS晶体管P1会经历很大的栅极至源极电位差，且一栅极偏压感应漏极漏电流(Gate Induced Drain Leakage,GIDL)现象会发生于此时期。当存储器元件运作于预充电模式或是休眠状态(standby)模式时，GIDL现象对于低功耗的半导体元件会造成影响。

技术实现要素：

根据本发明一实施例的一种半导体存储器元件，包含一第一子字线驱动器和一第一电压切换电路。该第一子字线驱动器具有耦接至一所选择的主字线的一输入端、耦接至一所选择的子字线的一输出端、偏压至一接地电压的一参考端和一电源端。该第一电压切换电路用以选择输出一第一供应电源、一第二供应电源和该接地电压的其中一个至该第一子字线驱动器的该电源 端。在一主动模式时，该第一电压切换电路输出该第一供应电源至该第一子字线驱动器的该电源端，以上拉该所选择的子字线至一逻辑高电平。在一预充电模式时，该第一电压切换电路输出该接地电压至该第一子字线驱动器的该电源端，接着输出该第二供应电源至该第一子字线驱动器的该电源端，以下拉该所选择的子字线至一逻辑低电平。该第二供应电源的电位介于该第一供应电源的电位和该接地电压的电位之间。

附图说明

图1绘示一传统字线驱动器的电路图。

图2显示结合本发明一实施例的具有子字线驱动器的半导体存储器元件的方块示意图。

图3显示结合本发明一实施例的该电压切换单元的方块示意图。

图4显示图3所示的该电压切换电路的一详细电路图。

图5显示该子字线驱动器运作时的波形图。

图6显示图3所示的该电压切换电路的一详细电路图。

图7显示该子字线驱动器运作时的波形图。

图8显示图2所示的这些子字线驱动器的详细电路图。

图9显示图8所示的这些子字线驱动器和这些电压切换电路的波形图。

【附图符号说明】

100 字线驱动器

10 主字线驱动器

12,14 子字线驱动器

200 字线驱动器

20 指令解码器

21 主字线驱动器

23 子字线驱动器

24 第一组子字线驱动器

26 第二组子字线驱动器

28 电压切换单元

42,42’,42” 源极电压产生器

422,422’,422” 延迟电路

424,424’,424” 或门

44,44’,44” 解码器

46,46’,46” 电平移位器

M1-M10 晶体管

M11,M11’,M11” 晶体管

M12,M12’,M12” 晶体管

MWL0,MWL1 主字线

P1 晶体管

N1 晶体管

SC_0-SC_7 电压切换电路

SD_0-SD_15 子字线驱动器

SWL0-SWL15 子字线

具体实施方式

在说明书及后续的权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

图2显示结合本发明一实施例的具有子字线驱动器的半导体存储器元件的方块示意图。参考图2，一字线驱动器200包含一指令解码器20、一主字线驱动器21、一子字线驱动器23、一第一组子字线驱动器24、一第二组子字线驱动器26和一电压切换单元28。

参考图2，该指令解码器20用以解码一指令CMD，并根据该指令CMD产生不同的输出结果。举例而言，当该指令CMD代表一主动模式指令时，该指 令解码器20会产生一主动信号ACT；当该指令CMD代表一预充电模式指令时，该指令解码器20会产生一预充电信号PRE。

该主字线驱动器21用以在主动模式下响应于八个较高行地址信号ADDR(3-10)以驱动128条主字线。这些主字线包含主字线MWL0和MWL1。参考图2，该主字线MWL0对应耦接于存储器存储单元(未绘出)的子字线SWL0至SWL7。该主字线MWL1对应耦接于存储器存储单元(未绘出)的子字线SWL8至SWL15。

参考图2，该第一组子字线驱动器24包含八个子字线驱动器SD_0至SD_7。该子字线驱动器SD_0具有耦接至该主字线MWL0的一输入端、耦接至一子字线SWL0的一输出端、偏压至一接地电压GND的一参考端和用以接收来自该电压切换单元28的一供应电压SWH0的一电源端。其他子字线驱动器SD_1至SD_7具有与该子字线驱动器SD_0相似的组态。

参考图2，该第二组子字线驱动器26包含八个子字线驱动器SD_8至SD_15。该子字线驱动器SD_8具有耦接至该主字线MWL1的一输入端、耦接至一子字线SWL8的一输出端、偏压至该接地电压GND的一参考端和用以接收来自该电压切换单元28的该供应电压SWH0的一电源端。其他子字线驱动器SD_9至SD_15具有与该子字线驱动器SD_8相似的组态。

图3显示结合本发明一实施例的该电压切换单元28的方块示意图。参考图3，该电压切换单元28包含接收该预充电信号PRE和三个较低行地址信号ADDR(0-2)的多个电压切换电路SC_0至SC_7。请同时参考图2和图3，该电路SC_0用以提供该输出电压SWDH0至该第一组子字线驱动器24中的子字线驱动器SD_0和该第二组子字线驱动器26中的子字线驱动器SD_8。该电路SC_7用以提供该输出电压SWDH7至该第一组子字线驱动器24中的子字线驱动器SD_7和该第二组子字线驱动器26中的子字线驱动器SD_15。这些电压切换电路SC_0至SC_7具有相似的电路组态。

图4显示图3所示的该电路SC_0的一详细电路图。参考图4，该电路SC_0包含一源极电压产生器42、一解码器44、一电平移位器46、一PMOS晶体管M11和一NMOS晶体管M12。该解码器44藉由解码较低行地址信号ADDR(0-2)以产生一信号S1。该电平移位器46用以将输入级S1的低电压电位转换为高电压电位S2。该源极电压产生器42用以产生施加至该NMOS晶体管M12的一偏压电压VA。

参考图4，该源极电压产生器42包含一延迟电路422和一或门424。该延迟电路422用以接收该预充电信号PRE，并延迟该预充电信号PRE一时间间隔。该或门电路44用以接收来自该电路42的一延迟信号SDLY和一输入信号/S1(输入信号/S1为该信号S1的反相信号)，以产生施加至该NMOS晶体管M12的该偏压电压VA。

现参考图2，这些子字线SWL0至SWL15分别由这些子字线驱动器SD_0至SD_15所驱动。这些子字线驱动器SD_0至SD_15中的每一个是由这些主字线MWL0和MWL1其中一个的输出信号和来自多个来自该子字线驱动器23中的次主字线致能信号SE0至SE7其中一个所控制。在本发明一实施例中，在该主动模式运作时，该主字线驱动器21根据较高行地址信号ADDR(3-10)首先选择驱动该主字线MWL0，而该子字线驱动器23根据较低行地址信号ADDR(0-2)首先选择驱动该子字线SWL0。以下参考图5的波形图和该图2及图4的电路图说明该子字线驱动器SD_0的运作方式。

现参考图5，在时间t0时，该存储器元件操作在主动模式。因此，该预充电信号PRE不会致能而位于逻辑0电平。该解码器44产生具有逻辑0电平的信号S1，而该电平移位器46产生具有GND电位的驱动信号S2。因此，该NMOS晶体管M12截止而该PMOS晶体管M11导通。依此方式，该电路SC_0供应一电源电压VH至该子字线驱动器SD_0以上拉该子字线SWL0至一逻辑1电平。

如图5所示，在时间t1时，该半导体元件进入预充电模式。因此，所有主字线都不会被驱动而落于逻辑1电平。该预充电信号PRE会致能而位于逻辑1电平。在接收来自图2的该指令解码器20的预充电信号PRE后，图4的该延迟电路422延迟该预充电信号PRE一时间间隔td。在本实施例中，该时间间隔td为一存储体预充电至存储体主动时间间隔(bank precharge to bank active time interval,tRP)。在该时间间隔td后，延迟信号SDLY会转态至逻辑1电平。因此，由该源极电压产生器42产生的该偏压电压VA的电位会很快的由接地电压GND转至电源电压VCC。

参考图4和图5，在预充电模式中，该电平移位器46输出电位为电源电压VH的驱动信号S2，其使该NMOS晶体管M12导通且使该PMOS晶体管M11截止，因此，电路SC_0供应该偏压电压VA至该子字线驱动器SD_0。藉由改变供应至该晶体管M12的偏压电压VA的电位，该电路SC_0在时间t2前供 应接地电压GND作为一驱动电压至该子字线驱动器SD_0。该电路SC_0在时间t2后供应电源电压VCC作为一驱动电压至该子字线驱动器SD_0。

在本实施例中，该电源电压VCC的电位低于该电源电压VH的电位，且该电源电压VCC的电位高于该接地电压GND的电位。如上所述，当该存储器元件进入预充电模式后，该电路SC_0供应电位较低的驱动电压至该子字线驱动器SD_0，接着供应电位较高的驱动电压至该子字线驱动器SD_0，因此增加该子字线SWL0的下降速度。在时间t2后，该电路SC_0保持输出电压为该电源电压VCC的电位。依此方式，由于该子字线驱动器SD_0中的PMOS晶体管M1在预充电模式中是截止状态，GIDL电流可有效降低。

图4和图5显示在主动模式中如果主字线MWL0和子字线SWL0选择被驱动时的该子字线驱动器SD_0和该电压切换电路SC_0的电路图和波形图。现参考图2，对于该子字线驱动器SD_7而言，对应的主字线MWL0有被选择，而子字线SWL7未被选择驱动。在此条件下，图3中的该电压切换单元28中的电路SC_7提供一输出电压SWDH7至该子字线驱动器SD_7。以下参考图7的波形图和该图2及图6的电路图说明该子字线驱动器SD_7的运作方式。

在时间t0时，该存储器元件操作在主动模式。因此，该预充电信号PRE不会致能而位于逻辑0电平。该解码器44’藉由解码该行地址信号ADDR产生具有逻辑1电平的信号S1’，使得该NMOS晶体管M12’导通而让该PMOS晶体管M11’截止。因此，该电路SC_7供应一电源电压VA’至该子字线驱动器SD_0。在主动模式下，该源极电压产生器42产生具有接地电压GND的电位的该偏压电压VA’。

在时间t1时，该半导体元件进入预充电模式。因此，所有主字线都不会被驱动而落于逻辑1电平。该预充电信号PRE会致能而位于逻辑1电平。在接收来自图2的该指令解码器20的预充电信号PRE后，图4的该延迟电路422’延迟该预充电信号PRE一时间间隔td。在该时间间隔td后，延迟信号SDLY’会转态至逻辑1电平。因此，由该源极电压产生器42’产生的该偏压电压VA’的电位会很快的由接地电压GND转至电源电压VCC。

此外，在预充电模式中，图2的该子字线驱动器23输出具有逻辑1电平的这些次主字线致能信号SE0至SE7，其下拉对应的子字线至接地电压GND的电位。当该存储器元件由预充电模式进入主动模式时，这些次主字线致能信号SE1至SE7保持逻辑1电平，而次主字线致能信号SE0在子字线SWL0 致能前会下拉至接地电压GND的电位。

参照图6和图7，在预充电模式中，该电平移位器46’输出具有逻辑1电平的驱动信号S2’，其让该NMOS晶体管M12’导通且使该PMOS晶体管M11’截止，因此，该电路SC_7供应该偏压电压VA’至该子字线驱动器SD_7。在时间t2后该偏压电压VA’的电位维持在该电源电压VCC。因此，该晶体管M3在预充电模式中所产生的GIDL电流可藉此偏压方式下降。

如上所述，图4至图7显示在主动模式中如果主字线MWL0被选择时的这些子字线驱动器SD_0,SD_7和这些电压切换电路SC_0,SC_7的电路图和波形图。现参考图2，在本发明另一实施例中，此时另一条主字线MWL1未被选择驱动。由于该电压切换单元28是根据较低行地址信号ADDR(0-2)，而不是根据较高行地址信号ADDR(3-10)来供应电源给子字线驱动器。该子字线驱动器SD_8的供应电压SWDH0为该子字线驱动器SD_0的供应电压SWDH0，而该子字线驱动器SD_15的供应电压SWDH7为该子字线驱动器SD_7的供应电压SWDH7。

图8显示图2所示的这些子字线驱动器SD_8至SD_15的详细电路图。这些子字线驱动器SD_8至SD_15分别接收来自该电压切换单元28的供应电压SWDH0至SWDH7。图9显示图8所示的这些子字线驱动器SD_8和SD_15和这些电压切换电路SC_0和SC_7的波形图。该主字线MWL1在图8和图9中未被选择。

参考图8和图9，对该子字线驱动器SD_8中的该PMOS晶体管M6而言，在时间t2和时间t3间，其源极偏压于该电源电压VCC的电位，而其栅极偏压于该电源电压VH的电位。因此此时期该PMOS晶体管M6的GIDL电流可降低。对该子字线驱动器SD_15中的该PMOS晶体管M9而言，在时间t2和时间t3间，其源极偏压于该电源电压VCC的电位，而其栅极偏压于该电源电压VH的电位。因此此时期该PMOS晶体管M9的GIDL电流可降低。

本发明的技术内容及技术特点已公开如上，然而本领域技术人员仍可能基于本发明的教示及公开而作种种不背离本发明精神的替换及修改。因此，本发明的保护范围应不限于实施例所公开的内容，而应包括各种不背离本发明的替换及修改，并为本发明的权利要求书所涵盖。