周期信号发生电路和包括其的半导体系统的制作方法

本申请要求2015年8月20日在韩国知识产权局提交的申请号为10-2015-0117458的韩国申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例总体涉及一种能够产生周期信号的周期信号发生电路和包括其的半导体系统，该周期信号可以周期性地切换。

背景技术：

为了控制半导体器件的内部操作，半导体器件需要周期信号。因此，半导体器件内部地产生周期信号或者从外部接收周期信号并且使用周期信号来执行内部操作。由于周期信号可以以恒定周期来切换，因此半导体器件可以使用周期信号来执行重复的内部操作。

用于产生这种周期信号的周期信号发生电路可以使用已知的环型振荡器来实施。

已知的环型振荡器包括奇数个反相器，用来接收反馈回来的周期信号，并且用来产生周期性切换的周期信号。

此外，半导体器件通过检测周期信号的周期来检查是否已经发生故障以检查基于制造期间的工艺、电压和温度的改变而发生的故障。检测周期信号的切换周期是否在设定范围之内以判断在半导体器件中是否已经发生故障。如果切换周期在设定范围以外，则检查半导体器件以判断是否已经发生故障。

用于产生如上所述的周期信号的周期信号发生电路可以被包括在半导体器件的内部或外部。

技术实现要素：

在实施例中，可以提供一种半导体系统。该半导体系统可以包括第一半导体器件，第一半导体器件被配置为输出命令以及接收数据。该半导体系统可以包括第二半导体器件，第二半导体器件被配置为产生响应于命令而周期性切换的周期信号，响应于周期信号来输出数据，以及如果周期信号在预定区段期间未切换则将内部节点的电荷放电。

在实施例中，可以提供一种周期信号发生电路。该周期信号发生电路可以包括振荡器，振荡器被配置为响应于使能信号来产生基于内部节点的电荷量而切换的周期信号，以及响应于复位信号来将内部节点的电荷放电。周期信号发生电路可以包括检测信号发生单元。检测信号发生单元被配置为检测周期信号的切换周期并且产生检测信号。如果周期信号在预定区段期间未切换，则检测信号可以被使能。周期信号发生电路可以包括复位信号发生单元，复位信号发生单元被配置为响应于检测信号来产生以及使能复位信号。

在实施例中，可以提供一种周期信号发生电路。该周期信号发生电路可以包括振荡器，振荡器被配置为产生基于振荡器的内部节点的电荷量而切换的周期信号。周期信号发生电路可以包括检测信号发生单元，检测信号发生单元被配置为检测周期信号的切换周期。如果周期信号在预定区段期间未切换，则振荡器被配置为将内部节点放电。

附图说明

图1是图示根据实施例的周期信号发生电路的配置的示例代表的框图。

图2是图示包括在图1的周期信号发生电路中的振荡器的示例代表的电路图。

图3图示包括在根据实施例的周期信号发生电路中的振荡器的示例代表的电路图。

图4是图示包括在图1的周期信号发生电路中的检测信号发生单元的示例代表的电路图。

图5是图示包括在根据实施例的周期信号发生电路中的检测信号发生单元的示例代表的电路图。

图6是图示包括在根据实施例的周期信号发生电路中的检测信号发生单元的示例代表的电路图。

图7是图示根据实施例的周期信号发生电路的操作的示例代表的时序图。

图8图示包括根据实施例的周期信号发生电路的半导体系统的配置的示例代表的框图。

图9是图示应用了包括图1至图8中的周期信号发生电路的半导体系统的电子系统的配置的实施例的示例代表的示图。

具体实施方式

在下文中，将通过实施例的各种示例来在下面参照附图描述周期信号发生电路以及包括其的半导体系统。

各种实施例可以是针对提供一种周期信号发生电路和包括其的半导体系统，周期信号发生电路被配置为：通过如果由振荡器产生的周期信号在预定区段期间未切换则对内部节点的电荷放电来产生切换的周期信号。

参照图1，根据实施例的周期信号发生电路22可以包括振荡器220、检测信号发生单元230和复位信号发生单元240。

振荡器220可以响应于使能信号EN来产生基于内部节点(图2的nd21)的电荷量而周期性切换的周期信号OSC。振荡器220可以响应于复位信号RST来将内部节点(图2的nd21)的电荷放电。在实施例中，振荡器220可以使用任何合适类型的环型振荡器来实施。

检测信号发生单元230可以检测周期信号OSC的切换周期，并且如果在预定区段期间周期信号OSC未切换，则可以产生检测信号DET。以下结合之后描述的元件来描述用于产生检测信号DET的操作。

复位信号发生单元240可以产生复位信号RST。复位信号RST可以响应于检测信号DET而被使能。在实施例中，复位信号发生单元240可以使用任何合适类型的脉冲信号发生电路来实施，脉冲信号发生电路被配置为响应于检测信号DET来产生针对特定区段而产生的脉冲。在实施例中，复位信号发生单元240可以使用任何合适类型的比较器来实施，比较器被配置为产生在检测信号DET的电平高于参考电压VREF的电平时被使能的复位信号RST。在实施例中，复位信号发生单元240可以使用任何合适类型的驱动器来实施，驱动器被配置为产生响应于检测信号DET而被使能的复位信号RST。在实施例中，复位信号RST可以被设置为在检测信号DET的电平达到目标电平时被使能的信号。以下参照之后要描述的附图来描述检测信号DET的目标电平。

周期信号发生电路22可以产生周期信号OSC。周期信号OSC可以响应于使能信号EN而周期性切换。周期信号发生电路22可以产生周期信号OSC，如果周期信号OSC在预定周期区段期间未切换，则通过将内部节点(图2的nd21)的电荷放电来切换该周期信号OSC。以下结合之后要描述的元件来描述其中周期信号OSC在预定区段期间未切换的示例。

参照图2，根据实施例的振荡器220a可以包括第一缓冲单元221和第一电荷放电单 元222。

第一缓冲单元221可以包括使用例如但不限于NAND门来实施的第一逻辑元件ND20。第一逻辑元件ND20可以被配置为在使能信号EN被使能时反相并缓冲周期信号OSC，并且将反相且缓冲的信号输出至内部节点nd21。第一缓冲单元221可以包括使用例如但不限于反相器来实施的第二逻辑元件IV20。第二逻辑元件IV20可以被配置为反相并缓冲内部节点nd21的信号并且将反相且缓冲的信号输出至内部节点nd22。第一缓冲单元221可以包括使用例如但不限于反相器来实施的第三逻辑元件IV21。第三逻辑元件IV21可以被配置为通过反相并缓冲内部节点nd22的信号来产生周期信号OSC。第一缓冲单元221的第一逻辑元件ND20、第二逻辑元件IV20和第三逻辑元件IV21可以串联耦接。在实施例中，振荡器220a可以使用被配置为接收反馈回来的周期信号OSC的环型振荡器来实施。

在实施例中，第一缓冲单元221可以在使能信号EC被使能时产生切换的周期信号OSC。

第一电荷放电单元222可以使用例如但不限于NMOS晶体管N20来实施。第一电荷放电单元222可以电耦接在内部节点nd21与接地电压VSS的端子之间。第一电荷放电单元222可以响应于复位信号RST而导通。

例如，第一电荷放电单元222的NMOS晶体管N20可以在复位信号RST被使能为逻辑高电平时导通，因此内部节点nd21的电荷可以被放电至接地电压VSS的端子。

参照图3，根据实施例的振荡器220b可以包括第二缓冲单元223和第二电荷放电单元224。

第二缓冲单元223可以包括第四逻辑元件IV22。第四逻辑元件IV22可以使用例如但不限于反相器来实施。反相器可以在使能信号EN被使能时导通。第四逻辑元件IV22可以被配置为反相并缓冲周期信号OSC并且将反相且缓冲的信号输出至内部节点nd23。第二缓冲单元223可以包括第五逻辑元件IV23。第五逻辑元件IV23可以使用例如但不限于反相器来实施。第五逻辑元件IV23可以被配置为反相并缓冲内部节点nd23的信号并且将反相且缓冲的信号输出至内部节点nd24。第二缓冲单元223可以包括第六逻辑元件IV24。第六逻辑元件IV24可以使用例如但不限于反相器来实施。第六逻辑元件IV24可以被配置为通过反相并缓冲内部节点nd24的信号来产生周期信号OSC。第二缓冲单元223的第四逻辑元件IV22、第五逻辑元件IV23和第六逻辑元件IV24可以串联耦接。在实施例中，振荡器220b可以使用被配置为接收反馈回来的周期信号OSC的环型振荡器来实施。在实施例中，第四逻辑元件IV22可以使用在使能信号EN被使能为逻辑高电 平时导通的三相反相器来实施。使能信号EN可以被使能以产生周期性切换的周期信号OSC。

第二缓冲单元223可以在使能信号EN被使能时产生切换的周期信号OSC。

第二电荷放电单元224可以使用例如但不限于NMOS晶体管N21来实施。第二电荷放电单元224可以电耦接在内部节点nd23与接地电压VSS的端子之间。第二电荷放电单元224可以响应于复位信号RST而导通。

例如，在复位信号RST被使能为逻辑高电平时，第二电荷放电单元224的NMOS晶体管N21可以导通，并且可以将内部节点nd23的电荷放电至接地电压VSS的端子。

参照图4，根据实施例的检测信号发生单元230a可以包括第一比较单元231和第一检测信号输出单元232。第一检测信号输出单元232可以包括第一电荷供应单元2321和第三电荷放电单元2322。

第一比较单元231可以将周期信号OSC与参考电压VREF进行比较并且可以产生比较信号COM。例如，如果参考电压VREF的电平高于周期信号OSC的电平，则比较信号COM可以被使能为逻辑高电平。在实施例中，第一比较单元231可以使用任何合适类型的比较器来实施。

第一电荷供应单元2321可以包括电容器C20和电阻器R20，电容器C20电耦接在电源电压VDD的端子与内部节点nd25之间，电阻器R20电耦接在电源电压VDD的端子与内部节点nd25之间并且与电容器C20并联地耦接。

第一电荷供应单元2321可以基于由电容器C20和电阻器R20设置的内部电阻值来将来自电源电压VDD的端子的电荷供应至内部节点nd25。

例如，在第一电荷供应单元2321中，电荷从电源电压VDD的端子被供应至内部节点nd25的速度可以基于由电容器C20和电阻器R20设置的内部电阻值来控制。

第三电荷放电单元2322可以使用NMOS晶体管N22来实施，NMOS晶体管N22电耦接在内部节点nd25与接地电压VSS的端子之间并且响应于比较信号COM而导通。

例如，第三电荷放电单元2322的NMOS晶体管N22可以在比较信号COM被使能为逻辑高电平时导通，因此内部节点nd25的电荷可以被放电至接地电压VSS的端子。

参照图5，根据实施例的检测信号发生单元230b可以包括第二比较单元233和第二检测信号输出单元234。第二检测信号输出单元234可以包括第二电荷供应单元2341和 第四电荷放电单元2342。

第二比较单元233可以将周期信号OSC与参考电压VREF进行比较并且可以产生比较信号COM。例如，如果参考电压VREF的电平高于周期信号OSC的电平，则比较信号COM可以被使能为逻辑高电平。在实施例中，第二比较单元233可以使用任何合适类型的比较器来实施。

第二电荷供应单元2341可以使用PMOS晶体管P20来实施，PMOS晶体管P20被配置为具有耦接至电源电压VDD的端子的源极、耦接至内部节点nd26的漏极、输入电源电压VDD的栅极，以及基于内部电阻值来将电荷供应至内部节点nd26。

第二电荷供应单元2341可以将与在PMOS晶体管的截止区中流动的电流量相对应的电荷从电源电压VDD的端子供应至内部节点nd26。在该示例中，在截止区中流动的电流量可以被设置为PMOS晶体管P20的泄漏电流。此外，第二电荷供应单元2341可以基于PMOS晶体管P20的截止区中的内部电阻值来控制泄漏电流量。

例如，在第二电荷供应单元2341中，电荷从电源电压VDD的端子被供应至内部节点nd26的速度可以基于由PMOS晶体管P20的截止区中设置的内部电阻值来控制。

第四电荷放电单元2342可以使用NMOS晶体管N23来实施，NMOS晶体管N23电耦接在内部节点nd26与接地电压VSS的端子之间并且响应于比较信号COM而导通。

例如，第四电荷放电单元2342的NMOS晶体管N23可以在比较信号COM被使能为逻辑高电平时导通，因此内部节点nd26的电荷可以被放电至接地电压VSS的端子。

参照图6，根据实施例的检测信号发生单元230c可以包括第三比较单元235和第三检测信号输出单元236。第三检测信号输出单元236可以包括第三电荷供应单元2361和第五电荷放电单元2362。

第三比较单元235可以将周期信号OSC与参考电压VREF进行比较并且可以产生比较信号COM。例如，如果参考电压VREF的电平高于周期信号OSC的电平，则比较信号COM可以被使能为逻辑高电平。在实施例中，第三比较单元235可以使用任何合适类型的比较器来实施。

第三电荷供应单元2361可以使用NMOS晶体管C21来实施，NMOS晶体管C21被配置为具有耦接至电源电压VDD的端子的栅极以及耦接至内部节点nd27的源极和漏极，并且基于由栅极绝缘膜设置的内部电阻值来将电荷从电压电源VDD的端子供应至内部节点nd27。NMOS晶体管C21可以使用具有耦接的源极与漏极的电容器来实施。

例如，在第三电荷供应单元2361中，电荷从电源电压VDD的端子被供应至内部节点nd27的速度可以基于由NMOS晶体管C21的栅极绝缘膜设置的内部电阻值来控制。在该示例中，从电源电压VDD的端子供应至内部节点nd27的电荷量可以被设置为通过NMOS晶体管C21的栅极绝缘膜产生的泄漏电流。

第五电荷放电单元2362可以使用NMOS晶体管N24来实施，NMOS晶体管N24电耦接在内部节点nd27与接地电压VSS的端子之间并且响应于比较信号COM而导通。

例如，第五电荷放电单元2362的NMOS晶体管N24可以在比较信号COM被使能为逻辑高电平时导通，使得内部节点nd27的电荷可以被放电至接地电压VSS的端子。

通过其中周期信号OSC在预定区段期间未切换的示例来参照图7描述如上所述配置的半导体系统的操作。在该示例中，以下作为示例来描述包括图2的振荡器220a和图4的检测信号发生单元230a的周期信号发生电路22的操作。

在时间点T1处，振荡器220a的内部节点nd21和nd22的电平以及周期信号OSC的电平被设置为电源电压VDD的电平的1/2。在该示例中，内部节点nd21和nd22的电平以及周期信号OSC的电平是不能改变NAND门ND20的输出信号的电平以及反相器IV20和IV21的输出信号的电平的电平。即，内部节点nd21和nd22以及周期信号OSC不切换。此时，使能信号EN可以被使能为逻辑高电平。

检测信号发生单元230a的第一比较单元231将周期信号OSC与参考电压VREF进行比较并且产生逻辑低电平的比较信号COM。在该示例中，参考电压VREF的电平可以被设置为比周期信号OSC的电平低。

第一检测信号输出单元232的第一电荷供应单元2321基于由电容器C20和电阻器R20设置的内部电阻值来将电荷从电源电压VDD的端子供应至内部节点nd25，从而产生检测信号DET。

此时，第三电荷放电单元2322接收逻辑低电平的比较信号COM并且不将内部节点nd25的电荷放电至接地电压VSS的端子。

在时间点T2处，第一检测信号输出单元232的第一电荷供应单元2321产生具有基于自时间点T1起从电源电压VDD的端子供应至内部节点nd25的电荷量而被升高至目标电压TGV的电平的检测信号DET。在该示例中，当周期信号OSC在预定区段期间未切换时，这种区段是自时间点T1起检测信号DET达到目标电压TGV之前的区段。

此时，第三电荷放电单元2322接收逻辑低电平的比较信号COM并且不将内部节 点nd25的电荷放电至接地电压VSS的端子。

复位信号发生单元240接收具有目标电压TGV电平的检测信号DET并且产生逻辑高电平的复位信号RST。

振荡器220a的第一电荷放电单元222接收逻辑高电平的复位信号RST并且将内部节点nd21的电荷放电至接地电压VSS的端子。

在时间点T3处，第一缓冲单元221的反相器IV20反相并缓冲内部节点nd21的信号并且将内部节点nd22驱动至逻辑高电平。

在时间点T4处，第一缓冲单元221的反相器IV21反相并缓冲内部节点nd22的信号并且产生逻辑低电平的周期信号OSC。

即，振荡器220a产生切换的周期信号OSC。

检测信号发生单元230a的第一比较单元231将周期信号OSC与参考电压VREF进行比较并且产生逻辑高电平的比较信号COM。

第三电荷放电单元2322接收逻辑高电平的比较信号COM并且将内部节点nd25的电荷放电至接地电压VSS的端子。

复位信号发生单元240接收具有接地电压VSS电平的检测信号DET并且产生逻辑低电平的复位信号RST。

在时间点T5处，检测信号发生单元230a的第一比较单元231将周期信号OSC与参考电压VREF进行比较并且产生逻辑低电平的比较信号COM。

第一检测信号输出单元232的第一电荷供应单元2321基于由电容器C20和电阻器R20设置的内部电阻值来将电荷从电源电压VDD的端子供应至内部节点nd25，从而产生检测信号DET。

此时，第三电荷放电单元2322接收逻辑低电平的比较信号COM并且不将内部节点nd25的电荷放电至接地电压VSS的端子。

在时间点T6处，检测信号发生单元230a的第一比较单元231将周期信号OSC与参考电压VREF进行比较并且产生逻辑高电平的比较信号COM。

第一检测信号输出单元232的第三电荷放电单元2322接收逻辑高电平的比较信号COM并且将内部节点nd25的电荷放电至接地电压VSS的端子。

此时，检测信号DET的电平比目标电压TGV的电平低。

则如上所述配置的周期信号发生电路可以产生周期信号，如果该周期信号在预定区段期间未切换，则通过放电内部节点的电荷来切换该周期信号。

图8是图示包括根据实施例的周期信号发生电路的半导体系统的配置的框图。

参照图8，包括根据实施例的周期信号发生电路的半导体系统可以包括第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括内部命令发生电路21、周期信号发生电路22和内部电路23。

图8的周期信号发生电路22可以使用图1的周期信号发生电路来实施。

第一半导体器件1可以输出命令CMD以及接收数据DQ<1:N>。虽然命令CMD的数量已经被图示为一个，但是命令CMD可以被产生使得其包括多个位并且可以通过传输地址、命令和数据中的至少一种的线路来传输。此外，命令CMD可以通过单个线路来连续地传输。数据DQ<1:N>可以通过多个线路来传输。数据DQ<1:N>可以通过单个线路来传输。在某些实施例中，数据DQ<1:N>的位的数量可以以各种方式来设置。在实施例中，N可以是大于1的整数。第一半导体器件1可以使用被配置为控制第二半导体器件2的操作的控制器或被配置为测试第二半导体器件2的测试设备来实施。

内部命令发生电路21可以响应于命令CMD来产生使能信号EN和内部命令ICMD。在某些实施例中，内部命令发生电路21可以被实施为通过解码多个命令CMD来产生使能信号EN和内部命令ICMD。在该示例中，使能信号EN可以被设置为在刷新操作被执行时或者当内部电压(诸如，高电压和低电压)通过激励电路(pump circuit)而产生时被使能的信号。内部命令ICMD可以被设置为用于控制第二半导体器件20的操作的命令中的一种。

周期信号发生电路22可以响应于使能信号EN来产生可以周期性切换的周期信号OSC。如果周期信号OSC在预定区段未切换，则周期信号发生电路22可以产生通过将内部节点(图2的n21)的电荷放电来切换的周期信号OSC。

内部电路23可以响应于内部命令ICMD和周期信号OSC来输出数据DQ<1:N>。例如，内部电路23可以使用被配置为响应于内部命令ICMD和周期信号OSC通过执行写入操作和读取操作来产生数据DQ<1:N>的存储单元阵列来实施。内部电路23可以使用被配置为响应于内部命令ICMD和周期信号OSC来执行刷新操作的存储单元阵列来实施。内部电路23可以使用被配置为响应于内部命令ICMD和周期信号OSC而根据熔丝是否已经被切断来产生数据DQ<1:N>的熔丝阵列来实施。内部电路23可以使用被配 置为响应于内部命令ICMD和周期信号OSC通过执行激励操作来产生高电压或低电压的内部电压发生电路来实施。

例如，第二半导体器件2可以响应于命令CMD来产生可以周期性切换的周期信号OSC并且可以响应于周期信号OSC来输出数据DQ<1:N>。如果周期信号OSC在预定区段期间未切换，则第二半导体器件2可以产生可以通过将内部节点(图2的nd21)的电荷放电来切换的周期信号OSC。

包括参照图1至图8描述的周期信号发生电路的半导体系统可以应用于包括存储系统、图形系统、计算系统和移动系统的电子系统。例如，参照图9，根据实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003以及输入/输出接口1004。

数据储存单元1001响应于来自存储器控制器1002的控制信号来储存由存储器控制器1002施加的数据，读取储存的数据，以及将读取数据输出至存储器控制器1002。数据储存单元1001可以包括图8的第二半导体器件2。

数据储存单元1001可以包括尽管电源断开但仍然能够继续储存数据而不丢失数据的非易失性存储器。非易失性存储器可以使用例如但不限于快闪存储器(例如，NOR快闪存储器或NAND快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)以及磁性随机存取存储器(MRAM)来实施。

存储器控制器1002解码通过输入/输出接口1004而由外部设备(或主机设备)施加的命令并且基于解码结果来控制数据储存单元1001和缓冲存储器1003的数据的输入和输出。存储器控制器1002可以包括图8的第一半导体器件1。在图9中，存储器控制器1002已经被图示为单个框。在某些实施例中，关于存储器控制器1002，被配置为控制非易失性存储器的控制器和被配置为控制缓冲存储器1003(其为易失性存储器)的控制器可以被独立地配置。

缓冲存储器1003可以临时储存要被存储器控制器1002处理的数据，即，输入至数据储存单元1001以及由数据储存单元1001输出的数据。缓冲存储器1003可以响应于控制信号来储存由存储器控制器1002施加的数据。缓冲存储器1003读取储存的数据并且将读取数据输出至存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如，例如但不限于动态随机存取存储器(DRAM)、移动DRAM和静态随机存取存储器(SRAM)。

输入/输出接口1004提供存储器控制器1002与外部设备(或主机)之间的物理连接，使得存储器控制器1002可以接收用于将数据输入至外部设备以及从外部设备输出数据的控制信号，并且可以与外部设备交换数据。输入/输出接口1004可以包括各种接口协议(诸如，例如但不限于USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE)中的一种。

电子系统1000可以用作主机设备的辅助储存设备或外部储存设备。电子系统1000可以包括，例如但不限于固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字大大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和小型闪存(CF)。

根据实施例，可以存在优点，即：可以通过如果由振荡器产生的周期信号在预定区段期间未切换则将内部节点的电荷放电来产生切换的周期信号。

此外，根据实施例，可以存在优点，即可以防止操作中的错误，因为可以通过如果由振荡器产生的周期信号在预定区段期间未切换则将内部节点的电荷放电来产生切换的周期信号，并且内部电路响应于所述周期信号来操作。

虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，本文中所描述的周期信号发生电路和半导体系统不应当基于所述实施例而受到限制。

通过以上实施例可以看出，本申请提供了以下的技术方案：

技术方案1.一种半导体系统，包括：

第一半导体器件，被配置为输出命令以及接收数据；以及

第二半导体器件，被配置为产生响应于所述命令而周期性切换的周期信号，响应于周期信号来输出所述数据，以及如果周期信号在预定区段期间未切换则将内部节点的电荷放电。

技术方案2.如技术方案1所述的半导体系统，其中，如果周期信号在所述预定区段期间未切换则所述内部节点的电荷被放电，因此周期信号切换。

技术方案3.如技术方案1所述的半导体系统，其中，第二半导体器件包括：

内部命令发生电路，被配置为产生内部命令和响应于所述命令而被使能的使能信号；

周期信号发生电路，被配置为响应于使能信号来产生周期性切换的周期信号，检测周期信号的切换周期，以及将所述内部节点的电荷放电；以及

内部电路，响应于内部命令和周期信号而驱动，并且被配置为输出所述数据。

技术方案4.如技术方案3所述的半导体系统，其中，周期信号发生电路包括：

振荡器，被配置为响应于使能信号来产生基于所述内部节点的电荷量而切换的周期信号；

检测信号发生单元，被配置为检测周期信号的切换周期，并且产生如果周期信号在所述预定区段期间未切换则被使能的检测信号；以及

复位信号发生单元，被配置为产生响应于检测信号而被使能的复位信号。

技术方案5.如技术方案4所述的半导体系统，其中，复位信号在检测信号的电平高于目标电平时被使能。

技术方案6.如技术方案4所述的半导体系统，其中，振荡器包括：

缓冲单元，被配置为响应于使能信号和周期信号来产生基于所述内部节点的电荷量而切换的周期信号；以及

第一电荷放电单元，被配置为响应于复位信号来将所述内部节点的电荷放电。

技术方案7.如技术方案6所述的半导体系统，其中，缓冲单元包括：

第一逻辑元件，被配置为响应于使能信号来反相并缓冲周期信号，并且将反相且缓冲的信号输出至第一内部节点；

第二逻辑元件，被配置为反相并缓冲第一内部节点的信号并且输出反相且缓冲的信号；以及

第三逻辑元件，被配置为通过反相并缓冲第二逻辑元件的输出信号来产生周期信号。

技术方案8.如技术方案4所述的半导体系统，其中，检测信号发生单元包括：

比较单元，被配置为将周期信号与参考电压进行比较并且产生比较信号；以及

检测信号输出单元，被配置为产生具有从接地电压电平增加的电平的检测信号，以及响应于比较信号来产生具有接地电压电平的检测信号。

技术方案9.如技术方案8所述的半导体系统，其中，检测信号输出单元包括：

电荷供应单元，安置在电源电压的端子与第二内部节点之间并且被配置为基于内部电阻值来将电荷从电源电压的端子供应至第二内部节点；以及

第二电荷放电单元，电耦接在第二内部节点与接地电压的端子之间并且被配置为响应于比较信号来将第二内部节点的电荷放电。

技术方案10.如技术方案9所述的半导体系统，其中，电荷供应单元包括：

电容器，电耦接在电源电压的端子与第二内部节点之间；以及

电阻器，电耦接在电源电压的端子与第二内部节点之间并且与电容器并联耦接。

技术方案11.如技术方案9所述的半导体系统，其中，电荷供应单元包括晶体管，所述晶体管被配置为具有耦接至电源电压的端子的源极、具有耦接至第二内部节点的漏极、具有输入电源电压的栅极，并且基于内部电阻值来将电荷供应至第二内部节点。

技术方案12.如技术方案9所述的半导体系统，其中，电荷供应单元包括晶体管，所述晶体管被配置为具有耦接至电源电压的端子的栅极、具有耦接至第二内部节点的源极和漏极，并且基于由栅极绝缘膜设置的内部电阻值来将电荷供应至第二内部节点。

技术方案13.一种周期信号发生电路，包括：

振荡器，被配置为响应于使能信号来产生基于内部节点的电荷量而切换的周期信号并且响应于复位信号来将所述内部节点的电荷放电；

检测信号发生单元，被配置为检测周期信号的切换周期并且产生检测信号，如果周期信号在预定区段期间未切换，则检测信号被使能；以及

复位信号发生单元，被配置为响应于检测信号来产生并使能复位信号。

技术方案14.如技术方案13所述的周期信号发生电路，其中，如果周期信号在所述预定区段期间未切换，则所述内部节点的电荷被放电，因此周期信号切换。

技术方案15.如技术方案13所述的周期信号发生电路，其中，复位信号在检测信号的电平高于目标电平时被使能。

技术方案16.如技术方案13所述的周期信号发生电路，其中，振荡器包括：

缓冲单元，被配置为响应于使能信号和周期信号来产生基于所述内部节点的电荷量而切换的周期信号；以及

第一电荷放电单元，被配置为响应于复位信号来将所述内部节点的电荷放电。

技术方案17.如技术方案16所述的周期信号发生电路，其中，缓冲单元包括：

第一逻辑元件，被配置为响应于使能信号来反相并缓冲周期信号，并且将反相且缓冲的信号输出至第一内部节点；

第二逻辑元件，被配置为反相并缓冲第一内部节点的信号并且输出反相且缓冲的信号；以及

第三逻辑元件，被配置为通过反相并缓冲第二逻辑元件的输出信号来产生周期信号。

技术方案18.如技术方案17所述的周期信号发生电路，其中，第一逻辑元件包括被配置用来接收周期信号和使能信号的与非NAND门，并且将合成信号输出至第一内部节点。

技术方案19.如技术方案17所述的周期信号发生电路，其中，第一逻辑元件包括反相器，所述反相器被配置为在使能信号被使能时导通并且用来接收周期信号并且将合成信号输出至第一内部节点。

技术方案20.如技术方案13所述的周期信号发生电路，其中，检测信号发生单元包括：

比较单元，被配置为将周期信号与参考电压进行比较并且产生比较信号；以及

检测信号输出单元，被配置为产生具有从接地电压电平增加的电平的检测信号，以及响应于比较信号来产生具有接地电压电平的检测信号。

技术方案21.如技术方案20所述的周期信号发生电路，其中，检测信号输出单元包括：

电荷供应单元，安置在电源电压的端子与第二内部节点之间，并且被配置为基于内部电阻值来将电荷从电源电压的端子供应至第二内部节点；以及

第二电荷放电单元，电耦接在第二内部节点与接地电压的端子之间，并且被配置为响应于比较信号来将第二内部节点的电荷放电。

技术方案22.如技术方案21所述的周期信号发生电路，其中，电荷供应单元包括：

电容器，电耦接在电源电压的端子与第二内部节点之间；以及

电阻器，电耦接在电源电压的端子与第二内部节点之间并且与电容器并联耦接。

技术方案23.如技术方案21所述的周期信号发生电路，其中，电荷供应单元包括PMOS晶体管，所述PMOS晶体管具有耦接至电源电压的源极、耦接至电源电压和源极的栅极、以及耦接至第二内部节点的漏极。

技术方案24.如技术方案21所述的周期信号发生电路，其中，电荷供应单元包括 NMOS晶体管，所述NMOS晶体管具有耦接至电源电压的栅极以及耦接至第二内部节点的源极和漏极。

技术方案25.一种周期信号发生电路，包括：

振荡器，被配置为产生基于振荡器的内部节点的电荷量而切换的周期信号；以及

检测信号发生单元，被配置为检测周期信号的切换周期，

其中，如果周期信号在预定区段期间未切换，则振荡器被配置为将所述内部节点放电。

技术方案26.如技术方案25所述的周期信号发生电路，其中，如果周期信号在所述预定区段期间未切换，则所述内部节点的电荷被放电，因此周期信号切换。

技术方案27.如技术方案25所述的周期信号发生电路，还包括：

复位信号发生单元，被配置为响应于检测信号来产生以及使能复位信号，

其中，振荡器被配置为响应于使能信号来产生基于所述内部节点的电荷量而切换的周期信号，以及响应于复位信号来将所述内部节点放电，以及

其中，检测信号发生单元被配置为检测周期信号的切换周期并且产生检测信号，如果周期信号在所述预定区段期间未切换，则检测信号被使能。