选择性感测放大器的使能的制作方法

本公开通常涉及选择性使能的感测放大器。

背景技术：

非易失性数据存储装置，例如嵌入式存储装置(例如，嵌入式多媒体卡(eMMC)装置)和可拆卸存储装置(例如，可拆卸通用串行总线(USB)闪存存储装置及其它可拆卸存储卡)，已经允许提高数据和软件应用的便携性。非易失性数据存储装置的用户越来越依赖非易失性存储装置来储存和提供对大数据量的快速存取。

随着非易失性数据存储装置容量的增加(例如，随着存储器的储存元件密度的增长)，大量的储存元件包括在存储器的字线中。随着字线中包括的储存元件数的增加，大量的感测放大器耦接到字线以使数据从字线读取。在字线上执行读取操作前，电压施加到耦接到字线的每个感测放大器，并且感测放大器的每一个实现稳定状态操作条件。因此，随着容量的增加，执行读取操作以读取储存在字线的数据涉及功率密集过程以提供电压到耦接到字线的全部感测放大器。

技术实现要素：

一种数据存储装置包括控制器和耦接到控制器的存储器。数据存储装置包括解码器，解码器配置为接收与读取操作相关联的读取请求以读取存储器的字线的一部分。根据读取请求，解码器可识别对应于字线要读取的部分的储存元件的组。例如，读取请求可包括要读取数据的地址和数据量，根据读取请求，解码器可识别要读取字线的第一储存元件和最后储存元件。在识别要读取的储存元件的组后，解码器可选择地使能对应于储存元件的组的一组感测放大器读取，并且选择性地禁用不对应将被读取的储存元件的组的一个或多个感测放大器。例如，解码器可产生位掩码，位掩码施加为选择性地使能/禁用耦接到字线的多个感测放大器。因此，在使能感测放大器的组(并且一个或多个感测放大器被禁用)时，储存元件的组(例如，字线的部分)可从存储器读取。

解码器可根据字线要读取部分的识别选择性地使能第一组感测放大器且选择性地禁用第二组感测放大器。结果，与非选择性地禁用一个或多个感测放大器的数据存储装置相比，在读取操作期间用于供电多个感测放大器的功率量可减小。另外，通过选择性地使能不是全部耦接到字线的感测放大器，与使能所有耦接到字线的感测放大器的字线读取操作相比，执行字线的读取操作的时间量可减小。

附图说明

图1是包括数据存储装置的系统的特定说明实施例的框图，数据存储装置包括配置为选择性使能/禁用的感测放大器；

图2是包括配置为选择性地使能/禁用的感测放大器的电路的示意图；

图3是选择性地使能一个或多个感测放大器的方法的说明性实施例的流程图；

图4是另一个说明性系统的框图，该系统配置为选择性地使能一个或多个感测放大器；

图5是另一个说明性系统的框图，该系统配置为选择性地使能一个或多个感测放大器；

图6是图1的数据存储装置、图4的数据存储装置和/或图5的数据存储装置的存储器的特定实施例的框图；以及

图7是图1的数据存储装置、图4的数据存储装置和/或图5的数据存储装置的存储器的另一个说明性实施例的框图。

具体实施方式

本公开的特定实施例参考附图进行描述。在描述中，共同的特征在全部附图中由共同的附图标记表示。

图1是包括数据存储装置102和主机装置130的系统100的特定说明性实施例的框图。数据存储装置102包括控制器120(例如，存储器控制器)，其耦接到包括一个或多个存储器裸芯的存储装置，例如代表性存储器裸芯103。存储器裸芯103可包括存储器104(例如，非易失性存储器，诸如闪存存储器)。存储器104可包括感测放大器144，其可选择性地配置(例如，使能和/或禁用)为在字线的读取操作期间减小功率消耗量，该字线诸如存储器104的代表性字线107。例如，解码器145可配置为决定字线107要读取的部分且选择性地使能对应于该部分的感测放大器的组，并且选择性地禁用不对应于该部分的一个或多个感测放大器，如这里进一步描述。为了说明，解码器145可配置为产生位掩码，在施加到感测放大器144时，其引起第一组感测放大器(耦接到字线107)使能且引起第二组感测放大器(耦接到字线107)禁用。

数据存储装置102可嵌入在主机装置130内，例如根据嵌入式多媒体卡(弗吉尼亚州阿灵顿市的联合电子装置工程委员会JEDEC固态技术协会的商标)配置。可替换地，数据存储装置102可从主机装置130拆卸(即，“可拆卸连接”)。例如，数据存储装置102可为根据可拆卸通用串行总线(USB)配置可拆卸地耦接到主机装置130。在一些实施例中，数据存储装置102可包括或对应于固态驱动器(SSD)，其可用作嵌入式存储驱动器、企业存储驱动器(ESD)或云存储驱动器(CSD)，作为说明性、非限制性示例。

数据存储装置102可配置为经由通信路径110耦接到主机装置130，通信路径110例如为有线通信路径和/或无线通信路径。例如，数据存储装置102可包括接口108(例如，主机接口)，其在数据存储装置102和主机装置130之间使能通信(通过通信路径110)，例如在接口108耦接到主机装置130时。

例如，数据存储装置102可配置为作为嵌入式存储器耦接到主机装置130，例如(弗吉尼亚州阿灵顿市的JEDEC固态技术协会的商标)和eSD，作为说明性示例。为了说明，数据存储装置102可对应于eMMC(嵌入式多媒体卡)装置。作为另一个示例，数据存储装置102可对应于存储卡，诸如安全数字卡、卡、miniSD^TM卡(特拉华州威明顿市的SD-3C LLC的商标)、MultiMediaCard^TM(MMC^TM)卡(弗吉尼亚州阿灵顿市的JEDEC固态技术协会的商标)或(CF)卡(加利福尼亚州苗比达市的SanDisk公司的商标)。数据存储装置102可操作为依据JEDEC工业规范。例如，数据存储装置102可操作为依据JEDEC eMMC规范、JEDEC通用闪存储存(UFS)规范、一个或多个其它规范或其组合。

主机装置130可包括处理器存储器。存储器可配置为储存由处理器可执行的数据和/或指令。存储器可为单个存储器，或者可包括一个或多个存储器，例如一个或多个非易失性存储器、一个或多个易失性存储器或其组合。主机装置130可将一个或多个命令发到数据存储装置102，例如一个或多个请求，以从数据存储装置102的存储器104读取数据或将数据写入到数据存储装置102的存储器104。例如，主机装置130可配置为提供数据(例如用户数据132)以储存在存储器104或者请求从存储器104读取数据。例如，主机装置130可包括移动电话、音乐播放器、影像播放器、游戏控制台、电子图书阅读器、个人数字助理(PDA)、计算机(例如膝上计算机或笔记本计算机)、任何其它电子装置或其任何组合。主机装置130通过存储器接口通信以能从存储器104读取和写入到存储器104。例如，主机装置130可操作为依据联合电子装置工程委员会(JEDEC)工业规范，例如通用闪存储存(UFS)主机控制器主机控制器接口规范。作为其它示例，主机装置130可操作为依据一个或多个其它规范，例如安全数字(SD)主机控制器规范，作为说明性示例。主机装置130可根据任何其它适当的通信协议与存储器104通信。

数据存储装置102包括耦接到存储器裸芯103的控制器120。控制器120可经由总线106、接口(例如接口电路)、另一个结构或其组合耦接到存储器裸芯103。存储器裸芯103可与控制器120分开和耦接到控制器120(例如，经由总线106)。例如，控制器120可包括在与存储器裸芯103不同的特性裸芯中。然而，在其它实施方式中，存储器裸芯103可包括控制器120。

控制器120配置为从主机装置130接收数据和指令且将数据和指令发送到主机装置130，而数据存储装置102可操作地耦接到主机装置130。控制器120还配置为发送数据和命令到存储器104且从存储器104接收数据。例如，控制器120配置为发送数据和写入命令以指令存储器104储存数据到规定的地址。控制器120可配置为发送读取要求162到存储器104以从存储器104的规定地址读取数据。

控制器120可包括地址映射引擎152。地址映射引擎152可配置为使用映射数据150(例如逻辑-物理地址映射数据)以映射逻辑地址到物理地址和/或映射物理地址到逻辑地址。例如，地址映射引擎152可将包括在读取请求中的特定逻辑地址或者从主机装置130接收的写入请求映射到存储器104的物理地址。映射数据150可储存在存储器104且为了使用由控制器120恢复。控制器120可将映射数据150储存在控制器120的存储器(未示出)，诸如在随机存取存储器(RAM)处。尽管地址映射引擎152示出为包括在控制器120中，但是在其它实施例中，地址映射引擎152可包括在存储器裸芯103中。

存储器104可包括非易失性存储器(例如，NAND闪存存储器)。存储器104可包括二维(2D)存储器配置或者三维(3D)存储器配置。为了说明，存储器104的多个储存元件可布置成2D配置或3D配置。分别参考图6和7描述电阻式随机存取存储器(ReRAM)和3D NAND结构的示例。存储器104可包括储存元件组，诸如代表性的储存元件180-185。储存元件组可设置成一个或多个页、一个或多个字线(例如，代表性的字线107，包括储存元件180-185)和/或一个或多个块。例如，字线的每一个可包括一个或多个页(例如，物理页)。另外，多个字线的每一个可包括在存储器104的块中。储存元件组的每个储存元件可配置为单级单元(SLC)或多级单元(MLC)。存储器104可储存数据，例如用户数据132或编码的用户数据，例如码字133，如这里进一步描述。尽管字线107示出为包括六个储存元件，但是在其它实施例中，字线107可包括少于六个储存元件或多于六个储存元件。

存储器104可包括与存储器104的每个操作相关联的支持电路。例如，存储器104可与电路相关联以支持储存元件180-185的操作，诸如感测放大器144、读取电路140、写入电路142和解码器145。存储器104也可与一个或多个阈值电压143相关联，该阈值电压143用于决定储存在储存元件180-185的一个或多个位值。尽管示出为分开的组件，但是感测放大器144、读取电路140、写入电路142和解码器145或其组合可结合成存储器104(例如，存储器裸芯103)的单个组件(例如，硬件和/或软件)。读取电路140和写入电路142可配置为分别使能从存储器104读取数据和写入数据到存储器104的操作。例如，写入电路142可配置为写入数据到存储器104，并且读取电路140可配置为从存储器104读取数据。尽管示出为分开的组件，但是读取电路140和写入电路142可包括在存储器裸芯103的单个组件中。

为了从存储器104(例如，从字线107)读取数据，读取电路140可配置为经由导电路径179施加读取电压到字线107。例如，读取电路140可激活字线驱动器以经由导电路径179施加读取电压到字线。另外，读取电路140可激活位线驱动器，位线驱动器耦接到对应于储存元件180-185的位线。位线驱动器可施加位线读取电压到位线的每一个以使得读取电流流过储存元件的每一个。每个位线可耦接到接收位线中的电流的对应的感测放大器(感测放大器144)，并且将电流转换成经由路径147提供到读取电路140的电压值。读取电路140可配置为比较从感测放大器144到一个或多个阈值电压143的电压值以决定与储存元件180-185相关联的位值。

感测放大器144可耦接到字线107的储存元件180-185。感测放大器144可包括多个感测放大器190-195。尽管感测放大器144示出为包括六个感测放大器，但是在其它实施例中感测放大器144可包括少于六个感测放大器或多于六个感测放大器。多个感测放大器190-195的每个感测放大器可对应于字线107的储存元件180-185的不同储存元件。多个感测放大器190-195的每个感测放大器可独立于感测放大器190-195的任何其它的使能/禁用而个别使能和/或禁用。例如，多个感测放大器190-195可根据由解码器145提供的位掩码160使能/禁用，解码器145包括用于感测放大器190-195的每一个的分开的位，表示对应于该位的感测放大器是否使能或禁用。在使能特定的感测放大器时，特定的感测放大器可接收(经由位线)流过特定的对应储存元件对的位线电流。为了说明，在使能感测放大器191时，感测放大器可接收(经由代表性的位线177)流过特定储存元件181的位线电流，并且可供电，使得感测放大器191中的电路元件(例如开关)使能感测放大器191的操作。

解码器145可配置为根据读取请求决定多个感测放大器190-195的使能/禁用，该读取请求诸如读取要求162，以读取字线107的一部分。例如，解码器145可配置为接收读取要求162，该读取要求162包括要读取的逻辑地址或逻辑地址范围、要读取的物理地址或物理地址范围、要读取的数据量或其组合。根据读取请求，解码器145可识别对应于字线107要读取的部分的存储器104的物理地址。解码器145可决定字线107要读取的第一储存元件和字线107要读取的最后储存元件以识别字线107的第一组储存元件。为了说明，根据物理地址和要读取的数据量，解码器145可决定储存元件181是第一储存元件，并且可决定储存元件183是最后储存元件。因此，第一组储存元件可包括储存元件181-183。

解码器145也可配置为，在识别要读取的第一组储存元件后，决定要使能的第一组感测放大器(例如，选择)、要禁用的第二组感测放大器(例如，不选择)或其组合。例如，当第一组储存元件包括储存元件183时，将要选择性地使能的第一组感测放大器可包括感测放大器191-193，并且要选择性地禁用的第二组感测放大器可包括感测放大器190和194-195。

解码器145可配置为产生位掩码160以使能第一组感测放大器且禁用第二组感测放大器。例如，位值‘0’可禁用对应的感测放大器，并且位值‘1’可使能对应的感测放大器。为了说明，当位掩码160具有值“011100”时，感测放大器190可被禁用，感测放大器191-193可使能，并且感测放大器194-195可禁用。解码器145可提供位掩码160到感测放大器144和/或到读取电路140。

在操作期间，数据存储装置102可耦接到主机装置130。数据存储装置102可从主机装置130接收读取命令，诸如用户数据132。用户数据132可包括要读取的逻辑地址或逻辑地址的范围、要读取的数据量或其组合。读取命令可指令数据存储装置102读取存储器104的字线107的一部分。

控制器120可接收读取命令。地址映射引擎152可将读取命令中包括的逻辑地址或逻辑地址范围根据映射数据150转换成物理地址或物理地址范围。控制器可产生读取要求162，其包括要读取的逻辑地址或逻辑地址范围、要读取的物理地址或物理地址范围、要读取的数据量或其组合。读取要求162可包括指令读取电路140读取字线107的部分，诸如储存在存储器104处的多个码字的一个或多个码字。控制器120可发送读取要求162到解码器145和/或到读取电路140。

解码器145可接收读取要求162且向感测放大器144发信号以选择性地使能对应于字线107要读取部分的一个或多个感测放大器，并且选择性地禁用不对应于字线107要读取部分一个或多个感测放大器。例如，解码器145可产生位掩码160，其施加为选择性地使能/禁用感测放大器144。解码器145也可向(例如，发送位掩码160到)读取电路140发信号以通知读取电路140哪个感测放大器144将在读取操作期间使能。根据位掩码160，读取电路140可感知到哪个感测放大器配置为提供输出值，该输出值用于决定字线107的部分上储存的位值。

读取电路140可根据读取要求162开始读取操作。根据读取操作，读取电路140可决定对应于字线107的部分的读取数据(例如，一个或多个位值)。读取数据可为字线107的部分上储存的一个或多个码字的代表。为了说明，读取数据可包括作为码字133发送到控制器120的特定码字的代表。在发送读取数据的至少一部分到主机装置130前，读取电路140可发送读取数据到误差校正码(ECC)引擎以检测和/或纠正读取数据中的一个或多个误差，例如码字133。

在特定实施例中，读取电路140可接收与感测放大器144的每一个相关联的输出值，与感测放大器的一个或多个是否禁用(例如，不选择)无关。与禁用的感测放大器相关联的输出值可为未限定的，并且读取电路140可配置为在从感测放大器144接收的全部接收值当中提取(例如，解析)与使能的感测放大器相关联的输出值，例如通过参考位掩码160。

尽管解码器145在图1中示出为与读取电路140分开，但是在一些实施例中，解码器145和读取电路140可包括在相同的组件中。尽管解码器145示出为包括在存储器裸芯103中，但是在其它实施例中，解码器145可包括在控制器120中。例如，解码器145和地址映射引擎152可包括在相同的组件中。当解码器145包括在控制器120之中时，读取要求162可包括位掩码160。

解码器145可配置为根据与读取命令相关联的逻辑地址决定物理地址，以读取字线107的一部分，读取命令诸如为从主机装置130接收的读取命令。例如，解码器145可配置为存取储存在控制器120的映射数据150、储存在存储器104的映射数据150的副本或储存在对解码器154可存取的另一个存储装置(例如，另一个存储器)的映射数据150的副本。

具体而言，数据存储装置102可包括多个存储裸芯，其包括存储器裸芯103。例如，多个存储裸芯可堆叠成三维(3D)配置。多个存储裸芯的每一个可包括一个或多个字线和对应的储存元件。多个存储裸芯的每个存储器裸芯可包括对应的解码器，例如解码器145。包括字线的特定存储器裸芯的解码器可根据读取命令(或读取请求)决定耦接到要读取的储存元件的组的感测放大器的组。为了说明，包括字线107的存储器裸芯103的解码器145可根据来自主机装置130的读取命令和/或读取要求162决定耦接到存储器104的储存元件的组(例如，储存元件(181-183)且对应于字线107要读取部分的感测放大器的组(例如，感测放大器191-193)。

映射数据150可储存在存储器104处。另外，映射数据150可储存在存储器(未示出)处，诸如控制器120的随机存取存储器。控制器120的存储器可为单个存储器组件，可包括多个不同的存储器组件和/或多个不同类型(例如，易失性存储器和/或非易失性)的存储器组件。在其它实施方式中，映射数据150的至少一部分可储存在主机装置130的存储器、在耦接到控制器120的另一个存储器或其组合。

在一些实施例中，数据存储装置102可包括误差校正码(ECC)引擎。ECC引擎可配置为接收数据，例如用户数据132，并且根据该数据产生一个或多个误差校正码(ECC)码字(例如，包括数据部分和奇偶校验部分)。例如，ECC引擎可接收用户数据132，并且可产生码字。为了说明，ECC引擎可包括编码器，配置为采用ECC编码技术编码数据。ECC引擎可包括Reed-Solomon编码器、Bose-Chaudhuri-Hocquenghem(BCH)编码器、低密度奇偶校验(LDPC)编码器、turbo编码器、配置为根据一个或多个其它ECC技术编码的编码器或其组合，作为说明性、非限制的示例。

ECC引擎可包括解码器，解码器配置为解码从存储器104读取的数据，以检测和纠正数据中可能存在的位误差。例如，ECC引擎可纠正达到ECC引擎所用ECC技术的误差纠正能力的多个位误差。ECC引擎识别的很多误差可由控制器120跟踪，诸如由ECC引擎跟踪。例如，根据误差数，ECC引擎可决定与存储器104相关联的位误差率(BER)。

解码器145可以响应于字线107要读取部分的识别来使能将被选择性使能和/或选择性禁用的感测放大器144。结果，与不选择性禁用一个或多个感测放大器的数据存储装置相比，在读取操作期间运转感测放大器144所用的功率量可减小。另外，通过选择性地使能耦接到字线107的少于全部的感测放大器144，与使能所有耦接到字线的感测放大器的字线读取操作相比，执行字线107的读取操作的时间可减少。

参见图2，示出了包括感测放大器且总体上由200表示的说明性电路，感测放大器配置为选择性地使能/禁用。电路200可包括在图1的存储器104、一个或多个感测放大器190-195和/或读取电路140中。

电路200可包括感测放大器210、数字-模拟(D/A)转换器220和比较器230。感测放大器210可包括或对应于图1的感测放大器190-195之一。感测放大器210可经由位线耦接到存储器的一个或多个对应储存元件。例如，参见图1，感测放大器191经由位线177耦接到储存元件181。感测放大器210可配置为根据使能/禁用信号选择性地使能或选择性地禁用。例如，使能/禁用信号可对应于位掩码的位值，例如图1的位掩码160。感测放大器210可配置为经由位线接收在耦接到感测放大器210的特定储存元件上执行的读取操作期间读取值，例如读取电流。感测放大器210上接收的读取电流量可对应于特定储存元件上编程的数据值。在使能感测放大器210时，感测放大器210可配置为根据接收的读取值输出读取电压值(Vread)。使能信号可控制感测放大器210到电源或接地的连接，可防止或允许读取值接收，和/或可防止或使能要产生的输出信号。

D/A转换器220可配置为接收数字参考值(Vref Digital)。例如，数字参考值可包括或对应于阈值电压143的特定阈值电压。D/A转换器220可根据接收的数字参考值(Vref Digital)输出参考电压值(Vref)。

比较器230可耦接到感测放大器210以及到D/A转换器220。比较器230可配置为接收读取电压值(Vread)和参考电压值(Vref)。比较器230还可配置为产生与储存在储存元件的数据值相关联的输出值，储存元件对应于感测放大器210。

尽管D/A转换器220和比较器230示出为不接收使能/禁用信号，但是在其它实施例中，D/A转换器220和/或比较器230可在各使能输入(未示出)处接收使能/禁用信号。因此，D/A转换器220和/或比较器230可与感测放大器210一起选择性地使能或选择性地禁用。例如，整个电路200可配置为根据使能/禁用信号而禁用。

参见图3，示出了读取字线的一部分的方法300的说明性实施例。例如，方法300可由图1的数据存储装置102的存储器104(例如，解码器145)或控制器120执行。

方法300包括在302处接收读取命令以读取存储器的字线的一部分。读取命令可包括要读取的逻辑地址、要读取的物理地址、要读取的数据量或其组合或与其相关。字线可配置为储存与多个码字对应的数据。存储器的字线可包括或对应于图1的存储器104的字线107。

方法300还包括在304处决定该部分的第一储存元件和最后储存元件以识别字线的储存元件的组。例如，解码器，如图1的解码器145，可接收读取命令，并且可识别第一储存元件和最后储存元件。第一储存元件和最后储存元件可限定储存元件对应于该部分的范围。储存元件的范围可包括或对应于一个或多个码字。

方法300也可包括在306处决定多个感测放大器的第一组感测放大器和第二组感测放大器。第一组感测放大器可耦接到储存元件的组，并且第二组感测放大器可耦接到字线的储存元件的组之外的字线的一个或多个储存元件。例如，解码器可至少部分地根据所识别的储存元件的组识别感测放大器的组和第二组感测放大器。多个感测放大器可包括或对应于图1的感测放大器144。

方法300还包括在308处通过施加电压到字线且提供感测放大器使能信号到第一组感测放大器的每个感测放大器，而第二组感测放大器的每个感测放大器禁用，而从储存元件的组读取数据。储存在储存元件的组的数据可对应于码字。感测放大器使能信号可根据由解码器产生的感测放大器位掩码施加到第一组感测放大器的每个感测放大器。感测放大器位掩码可配置为使能第一组感测放大器，而禁用第二组感测放大器。

因此，耦接到字线的多个感测放大器可配置为使能第一组感测放大器以读取字线的部分且禁用第二组感测放大器的不对应于字线的该部分。通过选择性地配置(使能和/或禁用)感测放大器用于在读取操作期间使用，与使用全部感测放大器来读取全部字线相比，感测放大器消耗的功率量可以减少。

图3的方法300可由专用集成电路(ASIC)、处理单元或其任何组合开始或控制，处理器诸如为中央处理单元(CPU)、数字信号处理器(DSP)、控制器、另外的硬件装置、固件装置、现场可编程门阵列(FPGA)装置。作为示例，图3的方法300可由一个或多个处理器开始或控制，例如包括在或耦接到控制器或存储器的一个或多个处理器。配置为执行图3的方法300的控制器能选择性地使能/禁用感测放大器以用于在读取操作期间使用。

参见图4，示出了包括数据存储装置的系统的说明性实施例，且总体上表示为400。系统400包括数据存储装置402，数据存储装置402包括耦接到存储组件408的控制器组件404。数据存储装置402可包括或对应于图1的数据存储装置102。存储组件408可包括或对应于图1的存储器裸芯103。

控制器组件404可包括主机接口电路410、控制器412和储存接口电路414。例如，控制器组件404可包括或对应于图1的控制器120。主机接口电路410可包括或对应于主机接口108。

控制器组件404可经由总线406耦接到存储组件408，总线406例如为8位或16位并行数据总线，作为说明性、非限制的示例。总线406可包括或对应于图1的总线106。控制器组件404可经由主机接口电路410与外部主机(未示出)通信指令和数据。控制器412可配置为响应于由主机接口电路410接收的指令，并且还可配置为经由储存接口电路414发送和接收数据和指令到存储组件408。

在特定实施例中，存储组件408包括接口电路420、耦接到接口电路420的控制器430、以及对控制器430可存取的存储器阵列440。例如，存储器阵列440可包括或对应于图1的存储器104。

存储器阵列440可包括多个字线和多个位线。例如，存储器阵列440可包括第一字线WL_i-1、第二字线WL_i、第三字线WL_i+1、第四字线WL_i+2和第五字线WL_i+n。尽管存储器阵列440示出为具有五个字线，但是存储器阵列440可包括多于五个的字线或少于五个的字线。作为另一个示例，存储器阵列440可包括第一位线BL_j-1、第二位线BL_j、第三位线BL_j+i和第四位线BL_j+2。尽管存储器阵列440示出为具有四个位线，但是存储器阵列可包括多于四个的位线或少于四个的位线。

存储组件408可包括行解码器电路450和列解码器电路452，它们对储存在存储器阵列440的一个或多个特定行和特定列的数据使能访问，例如从位线BL_j和字线WL_i处的特定存储器单元442读取值或者将值写入到位线BL_j和字线WL_i处的特定存储器单元442。缓存寄存器460以及数据寄存器和(一个或多个)感测放大器462还可耦接到存储器阵列440，并且可用于缓存或临时储存写入到存储器阵列440的数据或者已经读出存储器阵列440之外的数据。感测放大器，例如图1的感测放大器144或图2的感测放大器210，可耦接到位线BL_j-1-BL_j+2。感测放大器的每一个可配置为选择性地使能和选择性地禁用。在特定实施例中，存储器阵列440可包括闪存存储器。在一些实施例中，存储器阵列440可包括3D存储器，如参考图6-7进一步描述。

在特定实施例中，控制器430包括一个或多个缓冲器432以储存指令、数据或其任何组合。控制器430还可包括一个或多个状态寄存器434、状态机控制电路436、高电压发生器电路438和解码器电路439。控制器430可耦接为提供电信号到行解码器电路450、到列解码器电路452、到缓存寄存器460以及到数据寄存器和感测放大器462。在特定实施例中，控制器430的状态寄存器434可包括储存数值的一个或多个指令器，诸如通过/失败(P/F)值442、繁忙/就绪(B/R)值444、写入保护(WP)值446、一个或多个其它指令器或其组合。状态寄存器434可访问状态机控制电路436。

状态机控制电路436可包括专用硬件和电路以响应于一个或多个接收的指令和内部状态控制控制器430的操作，诸如可以表示在状态寄存器434。状态机控制电路436可包括诸如读取态状态、数据写入状态、数据读取状态，作为说明性、非限制的示例。

在特定实施例中，高电压发生器电路438可响应于状态机控制电路436，并且可配置为产生高电压以将数值编程到存储器阵列440或从其擦除数值。例如，存储器阵列440可为可经由“高”电压编程或擦除(诸如，五伏特(V))的电压的闪存存储器或其它存储器。

控制器430还可包括解码器电路439。解码器电路439可包括地址解码器电路490和感测放大器使能/禁用电路491。地址解码器电路490可包括硬件和逻辑电路以从控制器组件404接收存储器地址信息且解码存储器地址信息到具体行和列以提供到行解码器电路450和列解码器电路452。感测放大器使能/禁用电路491可包括硬件和逻辑以从地址解码器电路490接收存储器地址信息、决定存储器阵列440对应于字线要读取部分的储存元件的组、和/或发送使能/禁用信号(例如，位掩码，例如图1的位掩码160)到数据寄存器和感测放大器462。感测放大器使能/禁用电路491可包括或对应于图1的解码器145。尽管感测放大器使能/禁用电路491示出为包括在控制器430中，但是在其它实施例中感测放大器使能/禁用电路491可与控制器430不同。在一些实施例中，感测放大器使能/禁用电路491可包括在数据寄存器和感测放大器462中。

接口电路420可包括数据总线连接器422、耦接到数据总线连接器422的输出驱动器424、以及输入/输出(I/O)缓冲器和锁存器426。I/O缓冲器和锁存器426可配置为储存或锁存经由数据总线连接器422接收的数据或者经由数据总线连接器422要写入到数据总线406的数据。数据总线连接器422可包括物理电连接器以连接接口电路420到数据总线406。输出驱动器424可包括专用电路和电连接以使能接口电路420驱动总线406上的电信号。在特定实施例中，接口电路420配置为适合于一个或多个总线通信协议或标准。

参见图5，示出了包括数据存储装置的系统的说明性实施例，并且总体上表示为500。系统500包括数据存储装置502，其包括经由总线506耦接到一个或多个存储组件的控制器组件504，例如代表性的存储组件508。数据存储装置502可包括或对应于图1的数据存储装置102或图2的数据存储装置402。总线406可包括或对应于图1的总线106或图4的总线406。控制器组件404可包括或对应于图1的控制器120或图4的控制器组件404。

代表性的存储组件508可包括或对应于图1的存储器裸芯103。代表性的存储组件508包括接口电路590以经由总线506通信。

存储组件508还包括控制器592，其耦接到接口电路590且还耦接到存储器，诸如存储器阵列594。控制器592可配置为接收感测放大器位掩码598，例如图1的位掩码160。感测放大器位掩码598可施加为选择性地使能和/或禁用耦接到存储器阵列594或包括在其中的感测放大器。例如，感测放大器可选择性地使能和/或选择性地禁用以配置感测放大器，以用于在与感测放大器位掩码598相关联的读取操作(读取存储器阵列594的字线的一部分)期间使用。存储器阵列594可包括一个或多个类型的存储介质，例如NAND阵列或ReRAM阵列。例如，存储器阵列594可包括或对应于图1的存储器104或图4的存储器阵列440。在一些实施例中，存储器阵列594可具有2D配置。在其它实施例中，存储器阵列594可具有3D配置，如参考图6-7进一步描述。

在特定实施例中，控制器组件504包括耦接到总线控制器520的主机接口电路510，诸如直接存储器存取(DMA)总线控制器。控制器组件504还包括耦接到总线控制器520的储存接口电路540。例如，主机接口电路510可包括或对应于图1的主机接口108和图4的接口电路410。

在特定实施例中，主机接口电路510包括耦接到输入/输出(I/O)缓冲器和锁存器514的总线连接器512。总线连接器512还耦接到输出驱动器电路516。主机接口电路510还包括控制器518。在特定实施例中，主机接口电路510根据通用串行总线(USB)协议操作。例如，控制器518可编程为通过耦接到通用串行总线的总线连接器512从主机装置(未示出)接收USB协议指令和数据。控制器518可包括硬件处理器，其执行储存在内部存储器(例如只读存储器(未示出))的指令以使能USB指令和数据的接收和确认。可替换地或者额外地，主机接口电路510可配置为支持其它的通信协议，诸如安全数字(SD)协议、小型计算机系统接口(SCSI)、并联接口(SPI)、紧凑闪存(CF)协议、一个或多个其它协议或其任何组合。

控制器组件504可包括处理器核530、随机存取存储器(RAM)522和只读存储器(ROM)524。处理器核530、RAM522和ROM524可经由内部总线521耦接到总线控制器520。在特定实施例中，处理器核530包括指令缓存存储器532、加载/存储单元534、运算逻辑单元(ALU)536和寄存器文档538。处理器核530可包括ARM核或者可与其具有基本上类似的功能，作为说明性、非限制的示例。例如，处理器核530可支持精简指令集计算机(RISC)微型结构。处理器核530可配置为经由加载/存储单元534从只读存储器524取回数据和可执行指令526。

可执行指令526可包括一个或多个指令以使能处理器核530产生位掩码，从而选择性地使能和/或禁用包括在存储组件508中的感测放大器。例如，可执行指令526可包括感测放大器位掩码发生指令527。感测放大器位掩码发生指令527可使能处理器核530产生感测放大器位掩码598。作为另一个示例，可执行指令526可包括使能处理器核530以将逻辑地址转化为物理地址的一个或多个指令、决定存储器阵列594要读取部分的指令、决定字线对应于该部分的第一储存元件和最后储存元件的指令、根据第一储存元件和最后储存元件识别对应于该部分的感测放大器的组的指令、产生且发送位掩码598到存储组件508的指令或其组合。

可替换地或者额外地，至少一些可执行指令526可不储存在ROM 524处，而是可替代地储存在存储器阵列594处。可执行指令526可从存储器阵列594取回且储存在RAM522处。处理器核530可配置为从RAM522取回可执行指令526用于执行。

可执行指令526可由加载/存储单元534取回且储存到指令缓存存储器532。储存在指令缓存存储器532的可执行指令可安排且提供到一个或多个执行流水线，诸如包括ALU单元536的执行流水线。ALU单元536可包括专用电路以执行运算和逻辑操作，诸如加和减、AND、NOT、OR、异-OR(XOR)、其它运算或逻辑操作或其任何组合。

寄存器文档538可包括多个存储器单元，其可对执行指令所用的数据处理器核532提供高速存取。在寄存器文档538处的一个或多个存储器单元可专用于储存状态指示器。另外的数据值，诸如表示存储器类型、存储器写入状态和写入保护状态的数值，也可在处理器核530的可执行指令526的执行期间设定。

因此，在特定实施例中，处理器核530可编程为执行图3的方法300的至少一部分。例如，处理器核530可编程为接收读取命令以读取存储器的字线的一部分。处理器核530可编程为决定该部分的第一储存元件和最后储存元件以识别字线对应于该部分的第一储存元件的组。处理器核530可编程为决定多个感测放大器的第一组感测放大器和第二组感测放大器。例如，第一组感测放大器可耦接到第一储存元件的组，并且第二组感测放大器可耦接到由第一储存元件的组执行的字线的一个或多个储存元件。处理器核530可编程为通过发送控制信号(例如，指令和/或位掩码598)以引起控制器192施加读电压到字线且提供感测放大器使能信号到第一组感测放大器的每个感测放大器而禁用第二组感测放大器的每个感测放大器，以从第一组储存元件读取数据(例如，开始数据读取操作)。

储存接口电路540可包括数据总线连接器542、输出驱动器544、输入/输出缓冲器和锁存器546、以及误差纠错码(ECC)电路548。数据总线连接器542可包括电连接器以经由总线506使能电信号传播。I/O缓冲器和锁存器546可配置为储存数据，数据经由总线控制器520接收，以采用在数据总线连接器542由输出驱动器544产生的电信号经由总线506传输。另外或可替换地，I/O缓冲器和锁存器546可储存通过数据总线506在数据总线连接器542接收的电信号表示的数据值，诸如由存储组件508的接口电路590产生的信号。

误差纠错电路548可包括专用的硬件和电路，其配置为使用对应于作为存储器从存储组件508读取的结果接收的数据执行操作(例如，误差检测操作和/或误差纠错操作)。储存接口电路540可包括闪存存储器接口，并且误差纠错电路548可依据一个或多个闪存误差纠错码协议。

图6是存储器600的特定实施例的示意图。存储器600可包括在图1的数据存储装置102、图4的数据存储装置402和/或图5的数据存储装置502中。图6示出了存储器600的三维结构的一部分，诸如电阻式随机存取存储器(ReRAM)。例如，存储器600可包括图1的存储器104、图4的存储器阵列440和/或图5的存储器594。在图6所示的实施例中，存储器600(例如，ReRAM)包括在衬底之上的物理层中的多个导线(例如，基本上并行于衬底的表面)，诸如代表性的字线620、621、622和623(仅其一部分示出在图6中)，以及通过物理层的多个垂直导线，例如代表性的位线610、611、612和613。

存储器600还包括多个基于电阻的储存元件(例如，存储器单元)，诸如代表性的储存元件630、631、632、640、641和642，其每一个耦接到衬底(例如，硅衬底)之上的多个物理层中的存储器单元的阵列中的位线和字线。存储器600还包括读取/写入电路604，诸如图1的读取电路140、图1的写入电路142、图2的电路200、图4的存储组件408的一个或多个组件或其组合。读取/写入电路604耦接到字线驱动器608和位线驱动器606。读取/写入电路604还可耦接到感测放大器(未示出)，该感测放大器耦接到位线且配置为在读操作期间感测位线中的电流。存储器还包括解码器602。解码器602可包括或对应于图1的解码器145或图4的解码器电路439(例如，感测放大器使能/禁用电路491)。解码器602可配置为产生感测放大器位掩码603，诸如图1的位掩码160或图5的感测放大器位掩码598。感测放大器位掩码603可使将被配置的(例如，选择性地使能和/或选择性地禁用)存储器600的一个或多个感测放大器605与读取操作相关联以读取存储器600的字线的一部分。

在图6所示的实施例中，字线的每一个包括多个指部(例如，第一字线620包括指部624、625、626和627)。每个指部可耦接到一个以上的位线。为了说明，第一字线620的第一指部624经由第一储存元件630在第一指部624的第一端耦接到第一位线610，并且经由第二储存元件640在第一指部624的第二端耦接到第二位线611。

在图6所示的实施例中，每个位线可耦接到一个以上的字线。为了说明，第一位线610经由第一储存元件630耦接到第一字线620，并且经由第三储存元件632耦接到第三字线622。

在写入操作期间，控制器120可产生数据(例如，控制数据)，或者可从主机装置接收数据(例如，用户数据)，例如图1的主机装置130。控制器120可发送数据(或数据的代表)到存储器600。例如，控制器120可在发送编码数据到存储器600前编码数据。

读取/写入电路604可写入数据到对应于数据的目的地的储存元件。例如，读取/写入电路604可施加选择信号到耦接到字线驱动器608和位线驱动器606的选择控制线以引起写入电压施加在选择的储存元件上。例如，为了选择第一储存元件630，读取/写入电路604可激活字线驱动器608和位线驱动器606以驱动通过第一储存元件630编程电流(也称为写入电流)。为了说明，第一写入电流可用于写入第一逻辑值(例如，对应于高电阻状态的值)到第一储存元件630，并且第二写入电流可用于写入第二逻辑值(例如，对应于低电阻状态的值)到第一储存元件630。编程电流可通过施加第一电压到第一位线610和第一字线620之外的字线，并且施加第二电压到第一字线620而通过在第一储存元件630上产生编程电压而施加。在特定实施例中，第一电压施加到其它位线(例如，位线614、615)以在存储器600中减小泄漏电流。

另外，控制器120可存取储存在存储器600的数据。控制器120可引起读取/写入电路604通过施加选择信号到耦接到字线驱动器607和位线驱动器606的选择控制线引起读取电压施加在选择的储存元件上而从存储器600的特定储存元件读取位。例如，为了选择第一储存元件630，读取/写入电路604可激活字线驱动器608和位线驱动器606以施加第一电压(例如，0.7伏特(V))到第一位线610和第一字线620之外的字线。较低的电压(例如，0V)可施加到第一字线620。因此，读电压施加在第一储存元件630上，并且对应于读电压的读电流可在与读取/写入电路604相关联的感测放大器检测。读电流对应于(经由欧姆定律)第一储存元件630的电阻状态，其对应于第一储存元件630上储存的逻辑值。从第一储存元件630读取的逻辑值以及在读取操作期间读取的其它元件可提供到控制器120。

可替换地，存储器600的写入操作和/或读取操作可由图4的控制器412和/或图5的处理器核530开始。从存储器600读取的逻辑值可提供到控制器，诸如图1的控制器120、图4的控制器组件404和图5的控制器组件504。

图7示出了存储装置700的实施例。存储装置700可包括或对应于图1的数据存储装置102、图4的数据存储装置402和/或图5的数据存储装置502。

存储装置700可包括具有3D NAND闪存配置的存储器701。存储器701可包括或对应于图1的存储器104、图4的存储器阵列440和/或图5的存储器阵列594。存储装置700还可包括读取/写入电路760和解码器764。读写入电路760可包括或对应于读取电路140、写入电路142、图2的电路200、图4的存储组件408的一个或多个组件或图6的读取/写入电路604。解码器764可包括或对应于图1的解码器145、图4的解码器电路439(例如，感测放大器使能/禁用电路491)或图6的解码器602。解码器764可配置为产生感测放大器位掩码766，例如图1的位掩码160、图5的感测放大器位掩码598或图6的感测放大器位掩码603。感测放大器位掩码766可使能存储器701的一个或多个感测放大器762，以配置为(例如，选择性地使能和/或选择性地禁用)与读取操作相关而读取存储器701的字线的一部分。

存储器701包括多个物理层702，该多个物理层702单片地形成在衬底704之上，衬底704例如为硅衬底。储存元件(例如，存储器单元)，例如代表性的存储单元710，设置成在物理层702中的阵列。

代表性的存储单元710包括在字线/控制栅极(WL4)728和导电沟道712之间的电荷陷阱结构714。电荷可通过相对于字线728偏压导电沟道712而注入电荷陷阱结构714中或从其排掉。例如，电荷陷阱结构714可包括氮化硅，并且可由诸如氧化硅的栅极介电层与字线728和导电沟道712分开。电荷陷阱结构714中的电荷量影响存储单元710的读取操作期间通过导电沟道712的电流量且表示存储单元710中储存的一个或多个位值。

存储器104包括多个擦除块，包括第一块(块0)750、第二块(块1)752和第三块(块2)754。每个块750-754包括物理层702包括字线堆叠的"竖直薄片"，示出为第一字线(WL0)720、第二字线(WL1)722、第三字线(WL2)724、第四字线(WL3)726和第五字线(WL4)728。多个导电沟道(相对于图7具有基本上竖直的定向)延伸通过字线的堆叠。每个导电沟道耦接到每个字线720-728中的储存元件，其形成储存元件的NAND串。为了说明的清楚性起见，图7示出了三个块750-754、在每个块中的五个字线720-728以及在每个块中的三个导电沟道。然而，存储器104可具有三个以上的块、每个块五个以上的字线、以及每个块三个以上的导电沟道。

读取/写入电路760经由多个导电线耦接到导电沟道，示出为在导电沟道的“顶端”(例如，远离衬底704)的第一位线(BL0)730、第二位线(BL1)732和第三位线(BL2)734以及在导电沟道的“底端”(例如，靠近衬底704或在衬底704内)的第一源极线(SL0)740、第二源极线(SL1)742和第三源极线(SL2)744。读取/写入电路760示出为经由“P”控制线耦接到位线730-734，经由“M”控制线耦接到源极线740-744，并且经由“N”控制线耦接到字线720-728。P、M和N的每一个根据存储器701的具体配置可具有正整数。在图7的说明性示例中，P＝3，M＝3，且N＝5。

在特定实施例中，位线的每一个和源极线的每一个可耦接到不同导电沟道的相同端(例如，顶端或底端)。例如，特定的位线可耦接到导电沟道792的顶部，并且特定的源极线可耦接到导电沟道712的顶部。导电沟道792的底部可连接(例如，电连接)到导电沟道712的底部。因此，导电沟道792和导电沟道712可串联连接，并且可耦接到特定的位线和特定的源极线。

读取/写入电路760可操作为如相对于图1的写入电路142、图2的电路200、图4的存储组件408的一个或多个组件、图6的读取/写入电路604或其组合所描述。例如，数据可储存到耦接到字线728的储存元件，并且读取/写入电路760可从储存元件读取位值。作为另一个示例，读取/写入电路760可施加选择信号到耦接到字线720-728、位线730-734和源极线740-742的控制线以引起编程电压(例如，电压脉冲或系列电压脉冲)施加在选择字线(例如，第四字线728)的选择储存元件上。

在读取操作期间，控制器120可从主机装置接收请求，主机装置例如为图1的主机装置130。解码器764可产生感测放大器位掩码766，其可施加为选择性地使能/禁用存储器701的感测放大器。控制器120可通过施加适当的信号到控制线以引起所选的字线的储存元件被感测而引起读取/写入电路760从存储器104的特定储存元件读取位。因此，存储器104可配置为从一个或多个储存元件读取数据或将数据写入到一个或多个储存元件。

尽管图1的数据存储装置102和主机装置130、图2的数据存储装置402、图5的数据存储装置502、图6的存储器600以及图7的存储装置700的各种组件这里示出为块组件且以通常的术语进行了描述，但是这样的组件可包括一个或多个微处理器、状态机或配置为使能各种组件以执行这里描述的操作其它电路。各种组件的一个或多个方面可采用微处理器或微控制器实施，其编程为执行这里描述的操作，例如图3的方法300的一个或多个操作。在特定实施例中，图1的控制器120、存储器裸芯103(例如，读取电路140、解码器145)、图4的控制器430、图5的处理器核530、图6的解码器602、读取/写入电路604、图7的读取/写入电路760和/或解码器764包括处理器以执行存储器上储存的指令，例如主机装置130或数据存储装置102的非易失性存储器。可替换地或者额外地，由处理器执行的可执行指令可储存在分开的存储器位置，其不是非易失性存储器的部分，例如在图1的数据存储装置102或主机装置130的只读存储器(ROM)、图4的数据存储装置402或图5的数据存储装置502。

在说明性示例中，处理器可执行接收读取命令的指令以读取存储器的字线的一部分。接收读取指令的指令可包括决定逻辑地址或逻辑地址范围的指令、决定物理地址或物理地址范围的指令、将逻辑地址或逻辑地址范围转换成物理地址或物理地址范围的指令、决定读取数据量的指令和/或根据读取指令开始读取操作的指令，作为说明性、非限制的示例。处理器可执行指令以决定该部分的第一储存元件和最后储存元件，从而识别字线对应于该部分的第一储存元件的组。

决定第一储存元件和最后储存元件的指令可包括决定逻辑地址或逻辑地址范围的指令、决定物理地址或物理地址范围的指令、将逻辑地址或逻辑地址范围转成物理地址或物理地址范围的指令、决定读取数据量的指令、根据物理地址决定第一储存元件的指令和/或根据物理地址、第一储存元件和/或要读取的数据量决定最后储存元件的指令，作为说明性、非限制的示例。处理器可执行指令决定多个感测放大器的第一组感测放大器和第二组感测放大器。例如，第一组感测放大器可耦接到第一储存元件的组，并且第二组感测放大器可耦接到由第一储存元件的组执行的字线的一个或多个储存元件。决定第一组感测放大器和第二组感测放大器的指令可包括决定感测放大器对应于字线要读取部分的范围的指令、决定对应于第一储存元件的第一感测放大器的指令、决定对应于最后储存元件的另一个感测放大器的指令、和/或根据第一组感测放大器和/或第二组感测放大器产生位掩码的指令，作为说明性的、非限制的示例。处理器可通过施加读电压到字线且提供感测放大器使能信号到第一组感测放大器的每个感测放大器而禁用第二组感测放大器的每个感测放大器执行从第一组储存元件读取数据(例如，开始数据读取操作)的指令。读取数据的指令可包括开始读取操作的指令、产生感测放大器使能/禁用信号的指令、施加感测放大器位掩码的指令、施加读电压到字线的指令、激活字线驱动器的指令、激活一个或多个位线驱动器的指令、施加读电压到一个或多个位线的指令、使能第一组感测放大器的指令、和/或禁用第二组感测放大器的指令，作为说明性、非限制的示例。

半导体存储装置，诸如图1的存储器104、图4的存储器阵列440、图5的存储器阵列595、RAM 522或ROM 524、图6的存储器600或图7的存储器701包括易失性存储装置——诸如动态随机存取存储("DRAM")或静态随机存取存储("SRAM")装置；非易失性存储装置——诸如电阻式随机存取存储器("ReRAM")、电可擦除可编程只读存储器("EEPROM")、闪存存储器(其也可看作EEPROM的子集)、铁电随机存取存储器("FRAM")、磁电阻式随机存取存储器("MRAM")；以及能储存信息的其它半导体元件。每种类型的存储装置可具有不同的配置。例如，闪存存储装置可配置在NAND或NOR配置中。

存储装置可由无源和/或有源元件以任何组合的方式构成。作为非限制的示例，无源半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率转换存储器元件——诸如反熔丝、相变材料等、以及选择性的操作元件——诸如二极管等。此外，作为非限制的示例，有源半导体存储器元件包括EEPROM和闪存存储装置元件，其在一些实施例中包括含有电荷存储区域的元件——诸如浮置栅极、导电纳米粒子或电荷存储介电材料。

多个存储器元件可配置为使它们串联连接或者使每个元件可被独立地访问。作为非限制的示例，NAND配置(NAND存储器)中的闪存存储装置典型地包含串联连接的存储器元件。NAND存储器阵列可配置为使阵列由存储器的多个串组成，其中串由共享单个位线且作为组存取的多个存储器元件组成。可替换地，存储器元件可配置为使每个元件个别地可存取，例如，在NOR存储器阵列中。所描述的NAND和NOR存储器配置已经表示为示例，并且存储器元件可另外配置。

设置在衬底内和/或之上的半导体存储器元件可设置成二维或三维，诸如二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件设置在单个平面中或单个存储装置级中。典型地，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的衬底的主表面而延伸的平面中(例如，在x-z方向平面中)。衬底可以是在其上或其中形成存储器元件的层的晶片，或者它可以是在存储器元件形成之后附接到存储器元件的载体衬底。作为非限制性示例，衬底可以包括诸如硅的半导体。

存储器元件可以布置在有序的阵列中的单个存储器装置级中——诸如在多个行和/或列中。但是，存储器元件在不规则或者非正交的配置中形成阵列。存储器元件的每一个具有两个或多个电极或接触线——诸如位线和字线。

三维存储器阵列被布置为使得存储器元件占据多个平面或多个存储器装置级，从而在三维中形成结构(即，在x、y和z方向中，其中y方向基本上垂直于衬底的主表面，并且x和z方向基本上平行于衬底的主表面)。

作为非限制的示例，三维存储器结构可垂直地设置为多个二维存储器装置级的堆叠。作为另一个非限制的示例，三维存储器阵列可设置为多个垂直列(例如，基本上垂直于衬底的主表面延伸的列，即在y方向上)，其每个列具有在每个列中的多个存储器元件。列可设置成二维配置(例如，在x-z平面)，产生具有元件在多个垂直地堆叠的存储器平面上的存储器元件的三维布置。存储器元件在三维中的其它配置也可以组成三维存储器阵列。

作为非限制的示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起以在单个水平的(例如，x-z)存储器装置级中形成NAND串。可替换地，存储器元件可以耦接在一起以形成横穿多个水平的存储器装置级的垂直的NAND串。可以设想其它三维配置，其中一些NAND串在单个存储器级中包含存储器元件，而其它串在跨过多个存储器级的存储器元件。三维存储器阵列也可以设计在NOR配置中和在ReRAM配置中。

典型地，在单片式三维存储器阵列中，一个或多个存储装置级形成在单个衬底之上。可选地，单片三维存储器阵列也可以具有至少部分在单个衬底中的一个或多个存储器层。作为非限制的示例，衬底可包括诸如硅的半导体材料。在单片式三维阵列中，构成阵列的每个存储装置级的层典型地形成在阵列的下层存储装置级的层上。然而，单片式三维存储器阵列的相邻存储器装置级的层可以被共享或者具有在存储器装置级之间相互介入的层。

二维阵列可分开形成，然后封装在一起以形成具有多层存储器的非单片式存储装置。例如，非单片式堆叠存储器可通过在分开的衬底上形成存储器级然后彼此堆叠存储器级而构成。为了说明，存储装置级的每一个可具有在堆叠存储装置级前被薄化或者去除的对应的衬底以形成存储器阵列。因为存储装置级的每一个开始形成在分开的衬底之上，所以所形成的存储器阵列不是单片式的三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片式或非单片式)可形成在分开的裸芯上，并且然后封装在一起以形成堆叠的裸芯式存储装置。

在一些实施方式中，图1的存储器104、图4的存储器阵列440、图5的存储器阵列595、RAM 522或ROM 524、图6的存储器600、或者图7的存储器701是具有三维(3D)存储器配置的非易失性存储器，其单片地形成在存储器单元的阵列的一个或多个物理级中，存储器单元具有设置在硅衬底之上的有源区域。存储单元的有源区域可为由存储单元的电荷陷阱部分导电地调节的存储单元的一个区域。图1的数据存储装置102和/或主机装置130、图2的数据存储装置402、图2的数据存储装置502、图6的存储器600和/或图7的存储装置700可包括电路，例如读取/写入电路，作为说明性、非限制的示例，与存储器单元的操作相关。

相关联的电路典型地用于存储器元件的操作以及与存储器元件的通信。作为非限制的示例，存储装置可具有用于控制和驱动存储器元件的电路以执行诸如编程和读取的功能。相关联的电路可作为存储器元件在相同的衬底上和/或在分开的衬底上。例如，用于存储器读取-写入操作的控制器可设置在分开的控制裸芯上和/或在与存储器元件相同的衬底上。

本领域的技术人员将认识到，本公开不限于所描述的二维和三维结构，而是覆盖这里描述且如本领域技术人员理解的本公开的精神和范围内的所有相关联的存储器结构。

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