具有第一和第二字线的多端口SRAM电路的制作方法

本文所描述的各种实施例涉及存储器电路，且更确切地说，涉及多端口存储器电路。

背景技术：

已针对包含静态随机存取存储器(SRAM)的随机存取存储器(RAM)设计各种电路布局。此外，已进行各种尝试以设计支持更高存储器带宽(即，更高存储器吞吐或速度)的存储器电路，同时尝试避免增大电路佈局的表面面积的必要性(也被称为区域损失)。举例来说，用以增大存储器带宽的一种类型的常规方案被称作双抽运，也就是说，按核心频率(即，存储器阵列借以操作的处理器的时钟速率)的频率两倍运行存储器阵列。然而，即使在双抽运的情况下，存储器存取的速度通常限制最大核心频率。用以增大存储器带宽的另一种类型的常规方案为通过存储器地址将存储器分割成多个小组。如果不存在地址冲突，那么可同时存取存储器的多个组。然而，具有多个小组的结构的经分割存储器可能引发区域损失，这是因为此存储器可能需要比具有相同电晶体大小和相同容量的未分割存储器大的表面面积。

此外，已针对SRAM单元设计各种常规电路，其在存储器速度、电路面积与用于存储器存取的读取/写入埠的数目之间达到权衡。举例来说，具有单个字线驱动器的常规摆幅6T存储器单元(“T”之前的数字指定每单元晶体管的数目)可占据相对小电路面积，但可能仅能够在既定时间处支持一个读取抑或一个写入，且存储器存取的速度可能相对慢速。作为另一实例，具有单独读取和写入字线驱动器的常规全摆幅8T存储器单元可能够对于不同项同时支持一个读取和一个写入并在相对快存储器速度下操作。然而，此常规全摆幅8T存储器单元可能相比于低速存储器电路需要增大的电路面积。

常规8T存储器单元设计的另一实例为低摆幅8T存储器单元，其具有可能够对于不同项同时支持两个读取或一个写入和一个读取或两个写入的共享式读取/写入位线。虽然此常规低摆幅8T存储器单元可能够支持多个同时读取/写入，但是其可能具有相对慢存储器速度同时引发相对大的电路面积损失。常规存储器单元设计的另一实例为全摆幅10T存储器单元，其具有可能够对于不同项同时支持多达两个读取和一个写入和在相对快存储器速度下操作的单独读取/写入位线。然而，此常规全摆幅10T存储器单元通常占据比常规6T或8T存储器单元显著大的电路面积。通常难以在单个存储器电路设计中满足对于快存储器速度、小电路大小和同时多个读取/写入操作的竞争性需求。

技术实现要素：

本发明的示范性实施例是针对一种能够支持用于高速存储器存取和多个同时读取/写入操作的大存储器带宽而不引发相当大电路面积损失的存储器装置。

在一实施例中，一种存储器电路包括：第一字线驱动器，其包括读取字线驱动器；第二字线驱动器，其包括选自由读取字线驱动器和读取/写入字线驱动器组成的群组的驱动器；存储器单元，其耦合到所述第一和第二字线驱动器；读出放大器，其耦合到所述存储器单元；以及锁存器，其耦合到所述存储器单元。

在另一实施例中，一种装置包括：静态随机存取存储器(SRAM)，其包括：第一字线驱动器，其包括读取字线驱动器；第二字线驱动器，其包括选自由读取字线驱动器和读取/写入字线驱动器组成的群组的驱动器；SRAM单元，其耦合到所述第一和第二字线驱动器；读出放大器，其耦合到所述存储器单元；以及锁存器，其耦合到所述存储器单元。

在另一实施例中，一种存储器装置包括：用于驱动位线和所述位线的补码的装置；用于驱动第一字线的装置；用于驱动第二字线的装置；存储器单元，其耦合到用于驱动所述位线的所述装置、用于驱动所述第一字线的所述装置和用于驱动所述第二字线的所述装置；用于读出放大来自所述位线和所述位线的所述补码的信号的装置；以及用于锁存来自所述存储器单元的读出的装置。

在又另一个实施例中，一种操作存储器单元的方法包括：驱动位线和所述位线的补码耦合到所述存储器单元；驱动第一字线耦合到所述存储器单元；驱动第二字线耦合到所述存储器单元；读出放大来自所述位线和所述位线的所述补码的信号；以及锁存来自所述存储器单元的读出。

附图说明

呈现附图以辅助描述实施例，且仅仅提供用于说明实施例而不对其进行限制。

图1是根据一实施例的多端口存储器的电路图。

图2是图1的电路图中的触发器的一实施例的电路图。

图3是说明根据一实施例的操作存储器单元的方法的流程图。

具体实施方式

在针对于具体实施例的以下描述和相关图式中揭示本发明的各方面。可在不脱离本发明范围的情况下设计替代性实施例。另外，熟知元件将不被详细地描述或将被省略以免混淆本发明的相关细节。

词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中被描述为“示范性”的任何实施例不必须被理解为比其它实施例优选或有利。同样地，术语“实施例”并不要求所有实施例包含所论述特征、优势或操作模式。

本文中使用的术语仅用于描述具体实施例的目的，且并不希望限制实施例。如本文中所使用，除非上下文另作明确指示，否则单数形式“一”和“所述”意图也包含复数形式。应进一步理解，术语“包括(comprises/comprising)”和/或“包含(includes/including)”在于本文中使用时指定所陈述特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。另外，应理解，除非另外明确陈述，否则词语“或”具有与布尔(Boolean)运算子“OR”相同的涵义，也就是说，其涵盖“或”和“皆”的可能性，且不限于“异或”(“XOR”)。还应理解，除非另外明确陈述，否则两个邻接词之间的符号“/”具有与“或”相同的涵义。另外，除非另外明确陈述，否则例如“连接到”、“耦合到”或“与…连通”的短语不限于直接连接。

图1是说明多端口存储器电路的一实施例的电路图。此存储器电路可实施于(例如)静态随机存取存储器(SRAM)装置中。在图1中所展示的实施例中，存储器电路包含第一字线驱动器102、第二字线驱动器104、耦合到第一字线驱动器102和第二字线驱动器104的存储器单元106、耦合到存储器单元106的读出放大器108和耦合到存储器单元106的锁存器110。在一实施例中，第一字线驱动器102包括读取字线驱动器，而第二字线驱动器104可为读取字线驱动器抑或读取/写入字线驱动器。在另一实施例中，第一字线驱动器102和第二字线驱动器104分别包含第一反相器112和第二反相器114。在一实施例中，实施第一字线驱动器102和第二字线驱动器104以用于分别驱动第一字线113和第二字线115。

在一实施例中，存储器电路进一步包括耦合到存储器单元106的数据输入驱动器116。在另一实施例中，数据输入驱动器116包括写入数据输入驱动器。在图1中所展示的实施例中，数据输入驱动器116包含数据输入118、耦合到数据输入118的反相器120、和耦合到数据输入118和反相器120的两个金属氧化物半导体(MOS)晶体管122和124。

在一实施例中，第一MOS晶体管122包括N沟道MOS晶体管，所述N沟道MOS晶体管具有耦合到数据输入118的漏极122a、耦合到存储器单元106的源极122b、和栅极122c。在另一实施例中，第二MOS晶体管124也包括N沟道MOS晶体管，所述N沟道MOS晶体管具有耦合到反相器120的输出的漏极124a、耦合到存储器单元106的源极124b、和耦合到第一MOS晶体管122的栅极122c的栅极124c。在一实施例中，将第一MOS晶体管122的漏极122b馈入到位线126，而将第二MOS晶体管124的漏极124b馈入到位线126的补码128，这是因为耦合于第一N沟道MOS晶体管122的源极122a与第二N沟道MOS晶体管124的源极124a之间的反相器120使来自数据输入118的每一输入位反相。在一实施例中，实施数据输入驱动器116以用于驱动位线126和位线126的补码128。

在一实施例中，可实施为SRAM单元的存储器单元106包括：第一MOS晶体管130、第二MOS晶体管132、第三MOS晶体管134、第四MOS晶体管136和触发器138。在另一实施例中，第一MOS晶体管130、第二MOS晶体管132、第三MOS晶体管134和第四MOS晶体管136各自包括N沟道MOS晶体管。在一实施例中，第一N沟道MOS晶体管130包括耦合到位线126的漏极130a、耦合到触发器138的源极130b和耦合到第一字线113的栅极130c。在一实施例中，第二N沟道MOS晶体管132包括耦合到触发器138的漏极132a、耦合到位线126的补码128的源极132b和耦合到第一字线113的栅极132c。因此，分别属于第一N沟道MOS晶体管130和第二N沟道MOS晶体管132的栅极130c和132c两者经由第一字线113耦合到第一字线驱动器102。

在一实施例中，第三N沟道MOS晶体管134包括漏极134a、源极134b和经由第二字线115耦合到第二字线驱动器104的栅极134c。在一实施例中，第四N沟道MOS晶体管136包括耦合到第三N沟道MOS晶体管134的源极134b的漏极136a、源极136b和耦合到触发器138的栅极136c。

在一实施例中，读出放大器108具有分别耦合到位线126和位线126的补码128的输入108a和108b。在图1中所展示的实施例中，读出放大器108的输入108a和108b也分别耦合到第一N沟道MOS晶体管130的漏极130a和第二N沟道MOS晶体管132的源极132b。在一实施例中，实施读出放大器108用于按单个读取操作的两倍带宽或两倍频率在低摆幅读出放大读操作中读出放大来自位线126和位线126的补码128的信号，藉此通过不需要位线126和其补码128摆幅到N沟道晶体管的完全漏极电压来引起功率节省。在此实施例中，实施读出放大器108以扩大来自位线126和其补码128的低摆幅电压以产生全摆幅逻辑输出。

在一实施例中，实施锁存器110用于锁存来自存储器单元106的读出。在图1中所展示的实施例中，锁存器110耦合到存储器单元106中的第三N沟道MOS晶体管134的漏极134a。如果不需要高带宽或高频存储器操作，那么锁存器110可用作用于全摆幅读取操作的全摆幅锁存器，而非使用用于读出放大低摆幅读出以产生全摆幅逻辑输出的读出放大器108。因此，如图1中所展示且上文所描述的存储器单元106能够借由两个字线驱动器102和104支持两个读取操作抑或一个读取操作和一个写入操作，以及借由对低摆幅读出的双带宽读出放大操作抑或对全摆幅读出的单带宽锁存操作支持高速存储器存取。

在图1中所展示的实施例中，触发器138包括交叉耦合到彼此的第一反相器140与第二反相器142。然而，在本发明的范围内，也可在存储器单元106中实施其它类型的触发器。在图1中，触发器138具有通过连接第一反相器140的输入与第二反相器142的输出所形成的第一端子138a，和通过连接第一反相器140的输出与第二反相器142的输入所形成的第二端子138b。在一实施例中，触发器138的第一端子138a耦合到第一N沟道MOS晶体管130的源极130b，而触发器138的第二端子138b耦合到第二N沟道MOS晶体管132的漏极132a。

图2是说明图1的交叉耦合式反相器触发器138的一实施例的电路图。在图2中所展示的实施例中，第一反相器140包括耦合到彼此的P沟道MOS晶体管202与N沟道MOS晶体管204。在一实施例中，P沟道MOS晶体管202包括源极202a、漏极202b和栅极202c，而N沟道MOS晶体管204包括漏极204a、源极204b和栅极204c。在一实施例中，P沟道MOS晶体管202的漏极202b与N沟道MOS晶体管204的漏极204a彼此连接，同时P沟道MOS晶体管202的栅极202c与N沟道MOS晶体管204的栅极204c也彼此连接。

以类似方式，第二反相器142也包括耦合到彼此的P沟道MOS晶体管212与N沟道MOS晶体管214。在一实施例中，P沟道MOS晶体管212包括源极212a、漏极212b和栅极212c，而N沟道MOS晶体管214包括漏极214a、源极214b和栅极214c。在一实施例中，P沟道MOS晶体管212的漏极212b与N沟道MOS晶体管214的漏极214a彼此连接，同时P沟道MOS晶体管212的栅极212c与N沟道MOS晶体管214的栅极214c也彼此连接。

在图2中所展示的实施例中，将第二反相器142中的P沟道MOS晶体管212和N沟道MOS晶体管214的经连接漏极212b与214a耦合到第一反相器140中的P沟道MOS晶体管202和N沟道MOS晶体管204的经连接栅极202c与204c以形成第一端子138a。以类似方式，将第一反相器140中的P沟道MOS晶体管202和N沟道MOS晶体管204的经连接漏极202b与204a耦合到第二反相器142中的P沟道MOS晶体管212和N沟道MOS晶体管214的经连接栅极212c与214c以形成第二端子138b。在图1和2中所展示的实施例中，在存储器单元106中实施总共八个晶体管，包含如图1中所展示的四个N沟道MOS晶体管130、132、134和136，和如图2中所展示的交叉耦合式反相器触发器138中的两个P沟道MOS晶体管202和212以及两个N沟道MOS晶体管204和214。因此，存储器单元106可在图1和2中所展示且上文所描述的实施例中被视为8T混合型全摆幅/低摆幅存储器单元。然而，还可在本发明的范围内实施其它电路布局。

图3是说明操作存储器单元的方法的一实施例的流程图。在一实施例中，操作存储器单元的方法包含以下步骤：如框302中所展示驱动耦合到存储器单元的位线和位线的补码；如框304中所展示驱动耦合到存储器单元的第一字线；如框306中所展示驱动耦合到存储器单元的第二字线；如框308中所展示的读出放大来自位线和位线的补码的信号；和如框310中所展示的锁存来自存储器单元的读出。在一实施例中，第一字线包括读取字线而第二字线包括读取字线抑或读取/写入字线。操作如图3中所展示的实施例中所说明的存储器单元的方法可应用于如图1和2中所展示的存储器电路，虽然所述方法还可适用于本发明的范围内的其它电路布局。

尽管前述揭示内容展示说明性实施例，但应注意，在不脱离随附权利要求书的范围的情况下，可在本文中做出各种改变和修改。除非另外明确陈述，否则根据本文中描述的实施例的方法主张的功能、步骤或动作不必以任何具体顺序加以执行。此外，虽然可以单数形式描述或主张元件，但除非明确地陈述对单数形式的限制，否则涵盖复数形式。