存储模块和包括存储模块的存储系统的制作方法

相关申请的交叉引用

本申请要求2015年12月28日在韩国知识产权局提交的申请号为10-2015-0187653的韩国申请的优先权，其通过引用如全文阐述一样整体并入。

各种实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种存储模块和包括存储模块的存储系统。

背景技术：

参见图1，相关领域的存储系统1包括多个存储模块3以及控制多个存储模块3的控制器2。

多个存储模块3中的每个包括双列直插式存储模块(dimm)。

存储模块3包括多个存储器芯片4，例如，动态随机存取存储器(dram)芯片、快闪ram芯片、磁性ram(mram)芯片和铁电ram(fram)芯片。

多个存储模块3与控制器2经由输入/输出(i/o)总线5而耦接。

在相关领域的存储系统1中，虽然可以增大存储模块3的数量以增大存储器密度，但是可能因多分支总线结构(即，i/o总线5在垂直方向上共同地耦接至存储器芯片4)而引起速度限制、操作性能降低等。

根据i/o总线5在垂直方向上共同地连接至存储器芯片4可以导致电容增大等，从而可以降低操作速度和操作性能。

技术实现要素：

根据一个实施例，可以提供一种存储系统。该存储系统可以包括控制器。该存储系统可以包括多个存储模块。所述多个存储模块中的每个可以包括缓冲器芯片和分别经由独立的输入/输出(i/o)线而耦接至缓冲器芯片的多个存储器芯片。所述多个存储模块中的缓冲器芯片可以分别经由独立的i/o总线来耦接至控制器，且缓冲器芯片可以被配置为控制所述多个存储模块和控制器的数据i/o操作。

根据一个实施例，可以提供一种存储系统。该存储系统可以包括：控制器；以及多个存储模块，所述多个存储模块中的每个可以包括沿行方向布置的缓冲器芯片和多个存储器芯片。所述多个存储模块中的所述多个存储器芯片之中的沿列方向的存储器芯片可以被划分成单列电路的排或多列电路的排。缓冲器芯片可以经由独立的输入/输出(i/o)总线来耦接至控制器，且可以被配置为以排电路来控制所述多个存储模块的数据i/o操作。

根据一个实施例，可以提供一种存储系统。该存储系统可以包括：控制器；以及多个存储模块，所述多个存储模块中的每个可以包括缓冲器芯片以及分布并布置在基于缓冲器芯片而在左侧和右侧的多个存储器芯片。基于缓冲器芯片而在左侧和右侧的存储器芯片可以被划分成第一通道和第二通道。缓冲器芯片可以经由独立的输入/输出(i/o)总线而耦接至控制器，且被配置为关于第一通道和第二通道来独立地控制所述多个存储模块的数据i/o操作。

附图说明

图1是图示相关领域的存储系统的配置的视图。

图2是图示根据一个实施例的存储系统的配置的示例代表的视图。

图3是图示图2中的存储系统的示例代表的平面图。

图4是图示根据示例性实施例的存储系统的存储器芯片选择方法的示例代表的视图。

图5是图示图2中的缓冲器芯片的配置的示例代表的视图。

图6是图示图4中的第一读取多路复用电路的配置的示例代表的视图。

图7是图示图4中的第一写入多路复用电路的配置的示例代表的视图。

图8是根据一个实施例的存储系统的读取操作时序图的示例代表的示图。

图9是根据一个实施例的存储系统的写入操作时序图的示例代表的示图。

图10是图示根据一个实施例的存储系统的配置的示例代表的视图。

图11是图示图10中的缓冲器芯片的配置的示例代表的视图。

图12是根据一个实施例的存储系统的读取操作时序图的示例代表的示图。

图13是根据一个实施例的存储系统的配置的示例代表的视图。

图14是根据一个实施例的存储系统的读取操作时序图的示例代表的示图。

图15图示采用根据关于图2-图14讨论的各种实施例的存储模块或包括存储模块的存储系统的系统的代表示例的框图。

具体实施方式

一个或更多个示例性实施例可以提供一种能够改善集成度和操作速度的存储模块以及包括其的存储系统。

在下文中，将参照附图来描述实施例的示例。本文中参照为实施例(和中间结构)的示例的示意图的剖视图来描述实施例的示例。这样，可预期由于例如制造技术和/或容限而导致的图示形状的变化。因此，实施例的示例不应当被解释为局限于本文中所图示的区域的特定形状，而是可以包括由例如制造所导致的形状上的偏差。在附图中，可能为了清楚而夸大了层和区域的长度和大小。在附图中相同的附图标记表示相同的元件。还要理解的是，当一层被称作在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者也可以存在中间层。

本文中参照为实施例的示意图的剖视图和/或平面图来描述构思。然而，实施例不应当被解释为局限于此。虽然将图示并描述若干实施例，但本领域技术人员将认识到，在不脱离本公开的原理和精神的情况下，可以在实施例的这些示例中做出改变。

参见图2，根据一个实施例的存储系统100可以包括控制器200和多个存储模块300。

多个存储模块300中的每个可以包括沿行方向布置的缓冲器芯片500和多个存储器芯片310。

多个存储器芯片310可以分别经由独立的输入/输出(i/o)线400而耦接至缓冲器芯片500。

缓冲器芯片500可以被配置为控制多个存储器芯片310与控制器200之间的数据i/o操作。

参见图3，多个存储模块300中的每个存储模块中的缓冲器芯片500可以分别经由i/o总线800之中的对应的i/o总线而不经由其他存储模块300来直接耦接至控制器200。

例如，可以以使用64个i/o线的x64方式来操作控制器200，以及可以经由对应 的缓冲器芯片500而以使用8个i/o线的x8方式来操作多个存储模块300中的每个存储模块。

由于多个存储模块300中的每个可以通过控制器200而经由以8个i/o线为单位的总共64个i/o线来执行数据i/o操作，因此存储系统100可以以使用64个i/o线的x64方式来执行数据i/o。图3也图示了存储器芯片310。

参见图4和图2，根据一个实施例的存储系统100可以使用选择信号cs来选择排(rank)，并对选中排执行读取操作/写入操作。

在图4的左侧图示的相关领域的存储系统1中，存储模块可以被划分成彼此不同的排，且可以使用选择信号cs0至cs7来选择排。

在图4的右侧图示的根据一个实施例的存储系统100中，存储模块可以不被划分成排，但是不同存储模块的位于列单元中(即，在同一线上(例如，垂直方向))的存储器芯片可以被划分成排，且可以经由选择信号cs0至cs7来选择排。

根据一个实施例的存储系统100可以使用选择信号cs0至cs7来从存储模块逐一选择存储器芯片，图4图示了以列为单位的存储器芯片被选择为排的示例。

缓冲器芯片500可以使用选择信号cs0至cs7来控制多个存储器芯片310与控制器200之间的数据i/o操作。

根据一个实施例的缓冲器芯片500可以采用8:1多路复用/多路分解电路配置来控制多个存储器芯片310(即，8个存储器芯片310)与控制器200(参见图2)之间的数据i/o。

缓冲器芯片500可以布置在存储模块300的中心以使因每个存储器芯片310的物理距离差而导致的信号传输效率的降低最小。

参见图5，缓冲器芯片500可以包括第一驱动器510至第三驱动器530、控制器540、读取多路复用电路550和560、写入多路复用电路590和600以及第一开关570和第二开关580。

第一驱动器510可以将从控制器200提供的时钟信号clk、地址信号add和选择信号cs<0:7>传送给缓冲器芯片500。

第二驱动器520和第三驱动器530可以将时钟信号clk、地址信号add和选择信号cs<0:7>分配给基于缓冲器芯片500而在左侧和右侧的存储器芯片310。

第二驱动器520可以接收第一驱动器510的输出，并为缓冲器芯片500的左侧的存储器芯片310输出时钟信号clk_l、地址信号add_l和选择信号cs<0:3>。

第三驱动器530可以接收第一驱动器510的输出，并为缓冲器芯片500的右侧的存储器芯片输出时钟信号clk_r、地址信号add_r和选择信号cs<4:7>。

控制器540可以根据时钟信号clk、地址信号add和选择信号cs<0:7>来产生控制多个存储器芯片310与控制器200的数据i/o的控制信号rd_cs<0:3>、rd_cs<4:7>、wt_cs<0:3>、wt_cs<4:7>、rd_cs、wt_cs和dqs_mod。

控制器540可以使用地址信号add来划分读取操作/写入操作，以及产生限定读取操作的控制信号rd_cs和限定写入操作的控制信号wt_cs。

控制器540可以使用地址信号add和选择信号cs<0:7>来产生控制信号rd_cs<0:3>和rd_cs<4:7>，控制信号rd_cs<0:3>和rd_cs<4:7>限定存储器芯片310之中的与当前根据读取操作而选中的排相对应的存储器芯片。

控制器540可以使用地址信号add和选择信号cs<0:7>来产生控制信号wt_cs<0:3>和wt_cs<4:7>，控制信号wt_cs<0:3>和wt_cs<4:7>限定存储器芯片310之中的与当前根据写入操作而选中的排相对应的存储器芯片。

读取多路复用电路550和560可以响应于控制信号rd_cs<0:7>而根据选通信号dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3以及dqs_cs4、dqs_cs5、dqs_cs6和dqs_cs7来选择性地输出数据dq_cs0、dq_cs1、dq_cs2和dq_cs3以及dq_cs4、dq_cs5、dq_cs6和dq_cs7。

读取多路复用电路550和560可以包括第一读取多路复用电路550和第二读取多路复用电路560。

写入多路复用电路590和600可以响应于控制信号wt_cs<0:7>而将第二开关580的输出作为数据dq_cs0、dq_cs1、dq_cs2和dq_cs3以及dq_cs4、dq_cs5、dq_cs6和dq_cs7之中的一个传送给对应的存储器芯片310。

写入多路复用电路590和600可以包括第一写入多路复用电路590和第二写入多路复用电路600。

由于缓冲存储器芯片500布置在存储模块300的中心，因此与选择信号cs<0:3>相对应的第一读取多路复用电路550和第一写入多路复用电路590可以布置在缓冲器芯片 500的左侧，而与选择信号cs<4:7>相对应的第二读取多路复用电路560和第二写入多路复用电路600可以布置在缓冲器芯片500的右侧。

第一读取多路复用电路550可以响应于控制信号rd_cs<0:3>而根据选通信号dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3来选择性地输出数据dq_cs0、dq_cs1、dq_cs2和dq_cs3。

参见图4，数据dq_cs0、dq_cs1、dq_cs2和dq_cs3以及选通信号dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3可以根据选择信号cs<0:3>而从缓冲器芯片500的左侧的存储器芯片310输出。

例如，当选择信号cs0、cs1、cs2和cs3中的选择信号cs0被激活时，数据dq_cs0和选通信号dqs_cs0可以从最左侧的存储器芯片310输出给缓冲器芯片500。

第二读取多路复用电路560可以响应于控制信号rd_cs<4:7>而根据选通信号dqs_cs4、dqs_cs5、dqs_cs6和dqs_cs7来选择性地输出数据dq_cs4、dq_cs5、dq_cs6和dq_cs7。

参见图4，数据dq_cs4、dq_cs5、dq_cs6和dq_cs7以及选通信号dqs_cs4、dqs_cs5、dqs_cs6和dqs_cs7可以根据选择信号cs<4:7>而从缓冲器芯片500的右侧的存储器芯片310输出。

例如，当选择信号cs4、cs5、cs6和cs7中的选择信号cs7被激活时，数据dq_cs7和选通信号dqs_cs7可以从最右侧的存储器芯片310输出给缓冲器芯片500。

当控制信号rd_cs被激活时，第一开关570可以经由i/o总线800(参见图2)来将第一读取多路复用电路550或第二读取多路复用电路560的输出作为数据dq_mod传送给控制器200。

当控制信号wt_cs被激活时，第二开关580可以将经由i/o总线800而从控制器200提供的数据dq_mod传送给第一写入多路复用电路590或第二写入多路复用电路600。

第一写入多路复用电路590可以响应于控制信号wt_cs<0:3>而将第二开关580的输出作为dq_cs0、dq_cs1、dq_cs2和dq_cs3之一传送给对应的存储器芯片310。

例如，当选择信号cs0、cs1、cs2和cs3中的选择信号cs0被激活时，第二开关580的输出作为dq_cs0可以经由相应的i/o线400(参见图2)而传送给在缓冲器芯片 500最左侧的存储器芯片310。

第二写入多路复用电路600可以响应于控制信号wt_cs<4:7>而将第二开关580的输出作为数据dq_cs4、dq_cs5、dq_cs6和dq_cs7之一传送给对应的存储器芯片310。

参见图6，第一读取多路复用电路550可以包括多个锁存器551、多路复用器552和驱动器553。

当控制信号rd_cs<0:3>被激活时，多个锁存器551可以通过根据选通信号dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3而锁存数据dq_cs0、dq_cs1、dq_cs2和dq_cs3来产生锁存信号do_cs0、do_cs1、do_cs2和do_cs3。

多路复用器552可以根据控制信号rd_cs<0:3>来选择性地输出多个锁存器551的锁存信号do_cs0、do_cs1、do_cs2和do_cs3。

驱动器553可以通过驱动多路复用器552的输出而输出多路复用器552的输出作为输出信号out。

除了其输入信号和输出信号之外，第二读取多路复用电路560可以具有与图6的第一读取多路复用电路550的配置基本上相同的配置。相应地，在下文中将省略对第二读取多路复用电路560的描述以避免重复说明。

参见图7，第一写入多路复用电路590可以包括驱动器591、多路复用器592和多个可变延迟器593。

驱动器591可以通过驱动第二开关580的输出信号in、然后输出驱动的输出信号in来接收第二开关580的输出信号in。

多路复用器592可以根据控制信号wt_cs<0:3>而输出驱动器591的输出信号作为输出信号din_cs0、din_cs1、din_cs2和din_cs3。

多个可变延迟器593可以根据控制信号wt_cs0、wt_cs1、wt_cs2和wt_cs3而将从多路复用器592输出的输出信号din_cs0、din_cs1、din_cs2和din_cs3延迟预设时间，并输出延迟的信号作为数据dq_cs0、dq_cs1、dq_cs2和dq_cs3。

由于存储器芯片110与缓冲器芯片500之间的物理距离不同，因此用于将数据dq_cs0、dq_cs1、dq_cs2和dq_cs3传输至对应的存储器芯片310的时间也可以彼此不同。

相应地，在一个实施例中，可以以使将数据dq_cs0、dq_cs1、dq_cs2和dq_cs3传输至对应的存储器芯片310的时间彼此基本上匹配的方式来不同地设置多个可变延迟器593的延迟时间。

除其输入信号和输出信号之外，第二写入多路复用电路600可以具有与图7的第一写入多路复用电路590的配置基本上相同的配置。相应地，在下文中将省略对第二写入多路复用电路600的描述以避免重复说明。

下面将参照图8来描述根据一个实施例的存储系统100的读取操作。

使用读取命令read以及选择信号cs0和cs1来执行的连续读取操作的示例将被用作示例。

参见图2，可以经由i/o总线800而从控制器200提供读取命令read以及选择信号cs0和cs1给多个存储模块300中的缓冲器芯片500。

当在选择信号cs0被激活的状态下读取命令read被输入时，可以在读取延时readlatency之后执行从与选择信号cs0相对应的排的数据输出。

即，参见图4，可以根据选通信号dqs_cs0而从多个存储模块300中的存储器芯片310之中的与选择信号cs0相对应的最左侧存储器芯片310输出数据dq_cs0。

在从数据dq_cs0的输出被终止时的时间点开始的预设时序裕度tdqsck之后，可以根据第二读取命令read来执行与选择信号cs1相对应的排中的数据输出。

即，参见图4，可以根据选通信号dqs_cs1来从多个存储模块300中的存储器芯片310之中的与选择信号cs1相对应的次最左侧的芯片310输出数据dq_cs1。

在从数据dq_cs0被输出时的时间点开始的缓冲器延时bufferlatency之后，缓冲器芯片500可以根据缓冲器选通信号dqs_mod来顺序地输出数据dq_cs0和dq_cs1作为数据dq_mod。

缓冲器延时可以指用于经由缓冲器芯片500而将从存储器芯片310输出的数据dq_cs0和dq_cs1多路复用的时间。

缓冲器选通信号dqs_mod可以为根据缓冲器延时而将选通信号dqs_cs0和dqs_cs1延迟了的信号。

下面将参照图9来描述根据一个实施例的存储系统100的写入操作。

使用写入命令以及选择信号cs0和cs1来执行的连续写入操作的示例将被用作示例。

参见图2，可以经由i/o总线800而从控制器200提供写入命令write、选择信号cs0和cs1以及数据dq_mod给多个存储模块300的缓冲器芯片500。

当在选择信号cs0被激活的状态下写入命令write被输入时，可以在写入延时writelatency之后与缓冲器选通信号dqs_mod一起从控制器200输入与选择信号cs0和cs1相对应的数据dq_mod。

在缓冲器延时bufferlatency和预设时序裕度tdqsck之后，缓冲器芯片500可以将数据dq_cs0和dq_cs1连同选通信号dqs_cs0和dqs_cs1顺序地输入至与选择信号cs0和cs1相对应的排。

缓冲器延时可以指用于经由缓冲器芯片500而将从控制器200提供的作为数据dq_cs0和dq_cs1的数据dq_mod多路复用的时间。

即，参见图4，数据dq_cs0可以储存在多个存储模块300的存储器芯片310之中的与选择信号cs0相对应的次最左侧芯片310中，随后，数据dq_cs1可以储存在多个存储模块300的存储器芯片310之中的与选择信号cs1相对应的次最左侧芯片310中。

参见图10，根据一个实施例的存储系统101可以包括控制器201和多个存储模块301。

根据一个实施例的存储系统101可以以以如下的方式按照x16方式来执行数据i/o操作：通过将存储器芯片沿列方向划分成排而创建多个列单元来为每个存储模块301从芯片311选择两个存储器芯片。

缓冲器芯片501可以通过经由管道锁存器将两个存储器芯片311的并行数据串行化来以x8方式执行数据i/o操作，从而可以提升存储模块301的操作速度。

即，缓冲器芯片510可以以与存储器芯片311的操作速度的多倍(例如，两倍)相对应的速度来操作。如上所述，可以通过经由管道锁存器将两个存储器芯片311的并行数据串行化来实现速度提升。

图10仅图示了多个存储模块301中的任意一个。

多个存储模块301中的每个可以包括多个存储器芯片311和缓冲器芯片501。

缓冲器芯片501可以被配置为控制多个存储器芯片311和控制器201的数据i/o操作。

多个存储模块301的每个存储模块中的缓冲器芯片501可以不经由存储模块301而经由i/o总线直接耦接至控制器201，且可以将图3中描述的方法应用于其。

多个存储器芯片311可以分别经由独立的i/o线401耦接至缓冲器芯片501。

可以以两个不同的存储器芯片311共享同一选择信号cs的方式来实现在一个存储模块301中选择两个存储器芯片311。

图10图示了一种配置示例，在该配置示例中，通过选择信号cs<0:3>从每个存储模块301的8个存储器芯片311之中选择两个不同的存储器芯片311。

例如，当选择信号cs0被激活时，可以从存储模块301选择两个存储器芯片311。

参见图11，缓冲器芯片501可以包括数据处理器710和串行化/并行化电路720。

串行化/并行化电路720可以对多个存储器芯片311的i/o信号dq_cs<0:3>和dqs_cs<0:3>以及数据处理器710的i/o信号执行串行化和并行化。

串行化/并行化电路720可以包括串行化/并行化逻辑和管道锁存器。

数据处理器710可以经由串行化/并行化(串行化和并行化)电路720而根据时钟信号clk、地址信号add和选择信号cs<0:7>来控制多个存储器芯片311和控制器201的信号i/o。

数据处理器710可以根据选择信号cs<0:7>而对串行化/并行化电路720的i/o信号以及控制器201的i/o信号dq_mod和dqs_mod执行多路复用。

数据处理器710可以具有与图5的缓冲器芯片500的配置相同的配置。

下面将参照图12来描述根据一个实施例的存储系统101的读取操作。

使用读取命令read以及选择信号cs0和cs1来执行的顺序读取操作的示例将被用作示例。

可以从控制器201将读取命令read以及选择信号cs0和cs1提供给多个存储模块301中的缓冲器芯片501。

当在选择信号cs0被激活的状态下读取命令read被输入时，可以在读取延时read latency之后执行与选择信号cs0相对应的排中的数据输出。

即，参见图10，可以根据选通信号dqs_cs0_a和dqs_cs0_b来从多个存储模块301中的存储器芯片311之中的与选择信号cs0相对应的两个存储器芯片cs0_a和cs0_b输出数据dq_cs0_a和dq_cs0_b。

在从数据dq_cs0_a的输出被终止时的时间点开始的预设时序裕度tdqsck之后，可以根据第二读取命令read而基于选通信号dqs_cs1_a和dqs_cs1_b来从与选择信号cs1相对应的两个存储器芯片cs1_a和cs1_b输出数据dq_cs1_a和dq_cs1_b。

在从数据dq_cs0_a被输出时的时间点开始的缓冲器延时之后，缓冲器芯片501可以根据缓冲器选通信号dqs_mod来顺序地输出数据dq_cs0_a和dq_cs0_b以及dq_cs1_a和dq_cs1_b作为数据dq_mod。

缓冲器选通信号dqs_mod可以指根据缓冲器延时将选通信号dqs_cs0_a、dqs_cs0_b、dqs_cs1_a和dqs_cs1_b延迟的信号，且可以具有为选通信号dqs_cs0_a、dqs_cs0_b、dqs_cs1_a和dqs_cs1_b的频率的两倍的频率。

如上所述，通过从一个存储模块301选择两个存储器芯片311并经由缓冲器芯片501中的管道锁存器将这两个存储器芯片311的并行数据串行化，根据一个实施例的存储系统101可以将存储模块301的操作速度增大为从一个存储模块301逐一选择存储器芯片311的方法的操作速度的两倍。

参见图13，根据一个实施例的存储系统102可以包括控制器202和多个存储模块302。

多个存储模块302中的每个可以包括多个存储器芯片312和缓冲器芯片502。

多个存储器芯片312可以分别经由独立的i/o线402而耦接至缓冲器芯片502。

缓冲器芯片502可以被配置为控制多个存储器芯片312和控制器202的数据i/o操作。

根据一个实施例的存储系统102可以将多个存储器芯片作为两个不同的通道来操作，图13图示了通过基于缓冲器芯片502而将缓冲器芯片502的左侧的存储器芯片312和缓冲器芯片502的右侧的存储器芯片划分成彼此不同的两个不同的通道(即，第一通道和第二通道)来控制存储器芯片312的缓冲器芯片502的示例。

例如，当存储系统102的数据i/o操作采用使用64个i/o线的x64方式时，第一 通道(即，基于缓冲器芯片502而在左侧的存储器芯片312)的数据i/o操作可以使用32个i/o线以x32方式来执行，以及第二通道(即，基于缓冲器芯片502而在右侧的存储器芯片312)的数据i/o操作可以使用其余的32个i/o线以x32方式来执行。

在每个通道中，即，对于第一通道和第二通道，缓冲器芯片502可以具有与图5的缓冲器芯片500的配置相同的配置。

每个通道中的缓冲器芯片502可以不经由其他存储模块302而经由用于第一通道的i/o线802和用于第二通道的i/o线803来直接耦接至控制器202。

例如，当选择信号cs0与读取命令一起被激活时，第一通道的与选择信号cs0相对应的存储器芯片312可以输出数据dq<0:31>。

当选择信号cs1与读取命令一起被激活时，第二通道的与选择信号cs1相对应的存储器芯片312可以输出数据dq<32:63>。

缓冲器芯片502可以将从第一通道的存储器芯片312输出的数据dq<0:31>和从第二通道的存储器芯片312输出的数据dq<32:63>作为数据dq_mod<0:31>和数据dq_mod<32:63>独立地输出给控制器202。

多个存储模块302中的每个可以被划分成能够彼此独立地控制数据i/o的第一通道和第二通道。相应地，控制器202可以为第一通道和第二通道指定不同的地址(例如，行地址)，以及通过同时激活不同的选择信号(例如，cs0和cs1)来操作第一通道和第二通道。

下面将参照图14来描述根据一个实施例的存储系统102的读取操作。

使用读取命令read以及选择信号cs0和cs1来执行的针对第一通道和第二通道的顺序读取操作的示例将被用作示例。

可以将读取命令read以及选择信号cs0和cs1从控制器202提供给多个存储模块302中的缓冲器芯片502。

当读取命令read与激活的选择信号cs0一起输入时，可以在读取延时readlatency之后执行第一通道中的与选择信号cs0相对应的数据输出。

即，可以根据选通信号dqs_cs0而从缓冲器芯片502的左侧的第一通道的与选择信号cs0相对应的存储器芯片312输出数据dq_cs0<0:31>。

当读取命令read与激活的选择信号cs1一起输入时，可以在读取延时之后执行第二通道中的与选择信号cs1相对应的数据输出。

即，可以根据选通信号dqs_cs1而从缓冲器芯片502的右侧的第二通道的与选择信号cs1相对应的存储器芯片312输出数据dq_cs0<32:63>。

由于通道执行独立的数据输出，因此与上述的图8和图12的排结构中的数据输出不同的是，无论时序裕度tdqsck如何，都可以完成数据输出。

在从数据dq_cs0<0:31>被输出时的时间点开始的缓冲器延时bufferlatency之后，缓冲器芯片502可以根据选通信号dqs_mod_a而将数据dq_cs0<0:31>输出作为数据dq_mod<0:31>。

在从数据dq_cs0<32:63>被输出时的时间点开始的缓冲器延时之后，缓冲器芯片502可以根据选通信号dqs_mod_b而将数据dq_cs0<32:63>输出作为数据dq_mod<32:63>。

上面讨论的存储模块或包括存储模块的存储系统(参见图2-图14)在存储器件、处理器和计算机系统的设计中尤其有用。例如，参见图15，采用根据各种实施例的存储模块或包括存储模块的存储系统的系统的框图被示出，且一般地通过附图标记1000来指定。系统1000可以包括一个或更多个处理器(即，处理器)或者例如但不限于中央处理单元(cpu)1100。处理器(即，cpu)1100可以单独使用或者可以与其他处理器(即，cpu)结合来使用。虽然将主要以单数来提及处理器(即，cpu)1100，但本领域技术人员将理解的是，可以实施具有任意数量的物理或逻辑处理器(即，cpu)的系统1000。

芯片组1150可以可操作地耦接至处理器(即，cpu)1100。芯片组1150是用于处理器(即，cpu)1100与系统1000的其他组件之间的信号的通信路径。系统1000的其他组件可以包括存储器控制器1200、输入/输出(i/o)总线1250和盘驱动器控制器1300。根据系统1000的配置，可以经由芯片组1150传输若干不同信号中的任意一个，且本领域技术人员将认识到，在不改变系统1000的基本性质的情况下，可以容易地调节系统1000中的信号的路径。

如上所述，存储器控制器1200可以可操作地耦接至芯片组1150。存储器控制器1200可以包括至少一个以上参照图2-图14所讨论的存储模块或包括存储模块的存储系统。因此，存储器控制器1200可以经由芯片组1150接收从处理器(即，cpu)1100提供的请求。在可选实施例中，存储器控制器1200可以集成至芯片组1150中。存储器控制器1200可以可操作地耦接至一个或更多个存储器件1350。在一个实施例中，存储器件1350可 以包括至少一个以上关于图2-图14而讨论的存储模块或包括存储模块的存储系统，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以为若干工业标准存储器类型中的任意一种，包括但不限于：单列直插式存储模块(simm)和双列直插式存储模块(dimm)。此外，存储器件1350可以通过储存指令和数据二者来辅助外部数据储存设备的安全移除。

芯片组1150也可以耦接至i/o总线1250。i/o总线1250可以用作信号从芯片组1150至i/o设备1410、1420和1430的通信路径。i/o设备1410、1420和1430可以包括例如但不限于：鼠标1410、视频显示器1420或键盘1430。i/o总线1250可以采用若干通信协议中的任意一种来与i/o设备1410、1420和1430通信。在一个实施例中，i/o总线1250可以集成至芯片组1150中。

盘驱动器控制器1300可以可操作地耦接至芯片组1150。盘驱动器控制器1300可以用作芯片组1150与一个内部盘驱动器1450或多于一个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者来辅助外部数据储存设备的断开。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任意类型的通信协议(包括例如但不限于以上关于i/o总线1250所提及的全部协议)来彼此通信或与芯片组1150通信。

重要的是要注意，以上关于图15而描述的系统1000仅为采用以上关于图2-图14而讨论的存储模块或包括存储模块的存储系统的系统1000的一个示例。在可选实施例中(诸如，例如但不限于：蜂窝电话或数字相机)，组件可以与图15中所示的实施例不同。

以上实施例是说明性的而非限制性的。各种替代和等价是可能的。说明书不局限于本文中描述的实施例。说明书也不局限于任何特定类型的半导体器件。基于本公开，其他添加、删减或修改是明显的，且意在落入所附权利要求的范围之内。