存储系统、存储模块及其操作方法
【专利摘要】一种存储系统可以包括：数据总线，适用于传送数据；控制总线，适用于传送包括CAL的命令和地址；第一存储器件和第二存储器件，第一存储器件和第二存储器件耦接至数据总线和控制总线；以及控制器，适用于通过数据总线和控制总线来控制第一存储器件和第二存储器件，其中，第一存储器件和第二存储器件具有不同值的CAL，以及其中，CAL值的差大于或等于tRCD。
【专利说明】存储系统、存储模块及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2015年4月14日提交的申请号为10-2015-0052427的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本专利文件涉及一种存储系统和存储模块。
【背景技术】
[0004]在大部分情况下，单个控制器用于控制多个存储器件。
[0005]如图1A中所示，当控制器100与存储器件110_0之间的控制总线CMD/ADDR_BUS0和数据总线DATA_BUS O与控制器100与存储器件110_1之间的控制总线CMD/ADD_BUS1和数据总线DATA_BUS0分离时，控制器100能够单独地控制存储器件110_0和110_1。命令和地址通过控制总线来传输。例如，当存储器件110_0执行读取操作时，存储器件110_1可以执行写入操作。
[0006]如图1B中所示，当控制总线CMD/ADDR_BUS和数据总线DATA_BUS由存储器件110_0和110_1共享时，设置用于传输用来区分存储器件110_0和110_1的信号CSO和CSl的线。为相应的存储器件110_0和110_1单独地设置用于传输控制总线CMD/ADDR_BUS的信号之中的信号CSO和CSl的线。在这种情况下，在存储器件110_0和110_1之间由信号CSO和CSl选中的存储器件可以响应于通过控制总线CMD/ADDR_BUS传送来的命令来执行操作，并且通过数据总线DATA_BUS与控制器100交换信号。信号CSO和CSl是被传输至控制总线CMD/ADD_BUS的命令信号，但是与通过控制总线CMD/ADDR_BUS传输的其他通用命令信号不同，信号CSO和CSl被独立地分配至存储器件110_0和110_1。因此，在图1中单独地图示了信号CSO和CSl。
[0007]随着耦接至控制器的存储器件的数量增大，所需要的线的数量增大。这导致增大系统设计上的困难以及增大制造成本。
【发明内容】
[0008]各种实施例是针对包括控制器的存储系统，所述控制器能够在减少控制器与存储器件之间的线的数量时单独地访问存储器件。
[0009]在实施例中，一种存储系统可以包括:数据总线，适用于传送数据；控制总线，适用于传送包括命令地址时延(CAL)的命令和地址；第一存储器件和第二存储器件，共同地耦接至数据总线和控制总线；以及控制器，适用于通过数据总线和控制总线来控制第一存储器件和第二存储器件，其中，第一存储器件和第二存储器件具有不同值的CAL，以及其中，CAL值的差大于或等于RAS至CAS延迟时间(tRCD)。
[0010]CAL值的差小于行预充电时间(tRP)。
[0011]在实施例中，一种存储模块可以包括:第一数据总线，适用于传送数据；控制总线，适用于传送包括命令地址时延(CAL)的命令和地址；多个第一易失性存储器件，共同地耦接至第一数据总线和控制总线；一个或更多个非易失性存储器件；以及控制器，适用于在触发条件被满足时，通过控制总线和第一数据总线来提供命令和地址以将多个第一易失性存储器件的数据储存在非易失性存储器件中，其中，当触发条件被满足时，控制器控制多个第一易失性存储器件中的特定一个第一易失性存储器件以具有第一值的CAL，并且控制多个第一易失性存储器件中的其他第一易失性存储器件以具有第二值的CAL。
[0012]当控制器访问多个第一易失性存储器件中的特定一个第一易失性存储器件时，命令和地址可以包括第一值的CAL。
[0013]存储系统还可以包括:第二数据总线，适用于传送数据；以及多个第二易失性存储器件，共同地耦接至第二数据总线和控制总线，其中，当触发条件被满足时，控制器还通过控制总线和第二数据总线来提供命令和地址以将多个第二易失性存储器件的数据储存在非易失性存储器件中，以及其中，当触发条件被满足时，控制器控制多个第二易失性存储器件中的特定一个第二易失性存储器件以具有第一值的CAL，并且控制多个第二易失性存储器件中的其他第二易失性存储器件以具有第二值的CAL。
[0014]当控制器访问多个第二易失性存储器件中的特定一个第二易失性存储器件时，命令和地址可以包括第一值的CAL。
[0015]在实施例中，提供一种存储模块的操作方法，所述存储模块包括第一易失性存储器组至第N易失性存储器组，第一易失性存储器组至第N易失性存储器组中的每个包括一个或更多个易失性存储器件、一个或更多个非易失性存储器件和控制器。所述操作方法可以包括:在第一易失性存储器组至第N易失性存储器组与主机的存储器控制器之间交换数据；当满足触发条件时，通过控制器控制第一易失性存储器组至第N易失性存储器组中的特定一个易失性存储器组以具有第一值的命令地址时延(CAL)，并且控制第一易失性存储器组至第N易失性存储器组中的其他易失性存储器组以具有第二值的CAL ;以及当满足触发条件时，提供包括第一值的CAL的命令和地址以将第一易失性存储器组至第N易失性存储器组中的特定一个易失性存储器组的数据储存在非易失性存储器件中。
[0016]所述操作方法还可以包括:当满足恢复条件时，通过控制器控制第一易失性存储器组至第N易失性存储器组中的特定一个易失性存储器组以具有第三值的CAL，并且控制第一易失性存储器组至第N易失性存储器组中的其他易失性存储器组以具有第四值的CAL ;以及当满足恢复条件时，提供包括第三值的CAL的命令和地址以将非易失性存储器件的数据恢复至第一易失性存储器组至第N易失性存储器组中的特定一个易失性存储器组中。
【附图说明】
[0017]图1是图示在传统存储系统中耦接在控制器与存储器件之间的总线的示图。
[0018]图2是图示在存储器件中的PDA模式期间根据MRS的操作的时序图。
[0019]图3是图示存储器件的命令地址时延CAL的示图。
[0020]图4是图示根据本发明的实施例的存储系统的框图。
[0021]图5是图示图4的存储系统的操作的流程图。
[0022]图6是图示图5的步骤512和步骤513的时序图。
[0023]图7是图示图5的步骤521和步骤522的时序图。
[0024]图8是图示存储器件之间的CAL差(dCAL) ,RAS至CAS延迟时间(tRCD)和行预充电时间(tRP)的示图。
[0025]图9是图示根据本发明的一个实施例的存储模块的框图。
[0026]图10是图示图9中图示的存储模块的操作的流程图。
[0027]图11是图示根据本发明的另一个实施例的存储模块的框图。
【具体实施方式】
[0028]以下将参照附图更详细地描述各种实施例。然而，本发明可以以不同的形式实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，提供这些实施例，使得本公开将是彻底和完整的，并且将本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。
[0029]在描述本发明的实施例之前，存储器件的每DARM可寻址能力(PDA，Per DRAMAddressability)模式和命令地址时延(CAL)将描述如下。
[0030]图2是图示在存储器件中在PDA模式期间根据模式寄存器组(MRS)的操作的时序图。
[0031]在PDA模式期间，存储器件可以被使能以执行单独的MRS操作。当PDA模式被设置时，所有MRS命令的有效性能够根据第零数据焊盘DQO的信号电平来确定。当在从MRS命令被施加的时间点的写入时延WL(其为附加时延(AL)与CAS写入时延(CWL)之和)之后第零数据焊盘DQO的信号电平是“O”时，被施加的MRS组命令可以被确定为有效。当在从MRS命令被施加的时间点的写入时延WL之后第零数据焊盘DQO的信号电平是“I”时，被施加的MRS命令可以被确定为无效，然后被忽略。
[0032]参照图2，在时间点201处，MRS命令MRS可以被施加至存储器件。在时间点202或时间点201之后的写入时延(WL = AL+CWL)处，第零数据焊盘DQO的信号电平可以在预定时段期间转变为“O”。因此，在时间点201处施加的MRS命令MRS可以被确定为有效，并且可以在从时间点203的MRS命令周期时间tMRD_PDA期间执行存储器件的设置操作，所述设置操作使用与MRS命令一起输入的地址(未示出)。
[0033]当在时间点202处第零数据焊盘DQO的信号电平被持续保持为“I ”时，在时间点201处施加的MRS命令MRS可以被确定为无效并且被忽略。S卩，可以不执行存储器件的设置操作。
[0034]图3是图示存储器件的CAL的示图。
[0035]CAL指示被传输至控制总线CMD/ADDR_BUS的控制信号的芯片选择信号与其他控制信号之间的定时差。当CAL被设置时，存储器件可以得到在使能芯片选择信号CS之后的CAL输入的有效控制信号。CAL的值可以由MRS来设置。
[0036]图3图示当CAL被设置为3个时钟周期时的操作。芯片选择信号CS可以在时间点301和305处被低使能。在从时间点301已经过去三个时钟的时间点302处，除了芯片选择信号CS以外，命令CMD和地址ADDR可以被施加至存储器件。然后，存储器件可以识别在时间点302处施加的命令CMD和地址ADDR是有效的。虽然在与时间点301相同的时间点处或在从时间点301已经过去一个或两个时钟的时间点处命令CMD和地址ADDR被施加至存储器件，但是存储器件可以识别命令CMD和地址ADDR是无效的。
[0037]由于命令CMD和地址ADDR在时间点304和306处或在时间点303和305之后的三个时钟的CAL处被施加，因此存储器件可以识别在时间点304和306处施加的命令CMD和地址ADDR是有效的。
[0038]图4是图示根据本发明的实施例的存储系统的框图。
[0039]参照图4，存储系统可以包括控制器400、第一存储器件410_0、第二存储器件410_2、控制总线CMD/ADDR_BUS和数据总线DATA_BUS。
[0040]通过控制总线CMD/ADDR_BUS，控制信号可以从控制器400传送至存储器件410_0和410_1。控制信号可以包括命令CMD、地址ADDR和时钟CK。命令CMD可以包括多个信号。例如，命令可以包括激活命令ACT、行地址选通信号RAS、列地址选通信号CAS和芯片选择信号CS。虽然芯片选择信号CS被包括在命令CMD中，但是图4单独地图示芯片选择信号CS以指示存储器件410_0和410_1共享同一芯片选择信号CS。地址ADDR可以包括多个信号。例如，地址ADDR可以包括多位存储体组地址(mult1-bit bank group address)、多位存储体地址(mult1-bit bank address)和多位正常地址(mult1-bit normal address)。为了存储器件的同步操作，时钟CK可以从控制器400传输至存储器件410_0和410_1。可以通过差分方法来传输包括主时钟CK_t和通过反相主时钟CK_t而得到的子时钟CK_c的时钟CK0
[0041]数据总线DATA_BUS可以在控制器400与存储器件410_0和410_1之间传送多位数据DATAO至DATA3。存储器件410_0和410_1中的每个可以包括耦接至数据总线DATA_BUS的数据线DATAO至DATA3的数据焊盘DQO至DQ3。存储器件410_0和410_1可以共享数据总线DATA_BUS，但是可以用不同的数据焊盘DQO至DQ3来耦接至数据总线DATA_BUS。例如，存储器件410_0和410_1的数据焊盘DQO至DQ3之中的数据焊盘DQO可以分别耦接至不同的数据线DATAO和DATA1。特定数据焊盘DQO可以用于设置用来识别控制总线CMD/ADDR_BUS的控制信号的时延。
[0042]控制器400可以通过控制总线CMD/ADDR_BUS来控制存储器件410_0和410_1，并且通过数据总线DATA_BUS与存储器件410_0和410_1交换数据。控制器400可以被包括在处理器(诸如，中央处理单元(CPU)、图形处理单元(GPU)或应用处理器(AP))中，或者存在于存储模块(诸如，双列直插式存储模块(DIMM))上。此外，控制器400可以以各种类型存在。例如，控制器400可以存在于包括存储器件的系统(例如，计算设备或移动电话)中的单独的芯片上。控制器400可以设置具有不同值的时延，在该时延处存储器件410_0和410_1识别控制总线CMD/ADDR_BUS上的信号。然后，控制器400可以使用时延来访问存储器件410_0和410_1之间的期望的存储器件。将参照图5至图7来详细描述该操作。
[0043]第一存储器件410_0和第二存储器件410_1可以共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS。第一存储器件410_0和第二存储器件410_1也可以共享用于芯片选择信号CS的线。第一存储器件410_0和第二存储器件410_1可以具有不同的时延以控制通过控制总线CMD/ADDR_BUS传输的信号。时延可以指示控制总线CMD/ADDR_BUS的信号的芯片选择信号CS与其他信号CMD和ADDR之间的定时差。由于对控制总线CMD/ADDR设置不同的时延，因此能够通过控制器400独立地访问第一存储器件410_0和第二存储器件410_1。将参照图5至图7来详细描述该操作。
[0044]如图4中所示，当控制器400能够单独地访问第一存储器件410_0和第二存储器件410_1时，用于第一存储器件410_0和第二存储器件410_1中的每个的单独的信号传输线可以不被分配至第一存储器件410_0和第二存储器件410_1。在下文中，将描述该操作。
[0045]图5是图示参照图4描述的存储系统的操作的流程图。
[0046]参照图5，存储系统的操作可以包括操作510和操作520，在操作510中，控制器400不同地设置用于通过第一存储器件410_0和第二存储器件410_1的控制总线CMD/ADDR_BUS传输的控制信号的时延，在操作520中，控制器400单独地访问第一存储器件410_0和第二存储器件410_1。操作510可以包括步骤511至步骤514，并且操作520可以包括步骤521和步骤522。
[0047]在步骤511处，控制器400可以通过施加与MRS相对应的命令CMD以及通过施加与进入PDA模式相对应的地址ADDR来控制第一存储器件410_0和第二存储器件410_1进入I3DA模式。
[0048]在步骤512处，控制器400可以例如通过施加与MRS相对应的命令CMD、通过施加与被设置为“O”的CAL相对应的地址ADDR以及通过施加与第一存储器件410_0的第零数据焊盘DQO相对应的第零数据线DATAO的信号来将对应于第一存储器件410_0的控制总线CMD/ADDR_BUS的命令地址时延(CAL)设置为“O”。在命令CMD被施加的时间点之后的写入时延(WL = AL+CWL)，第零数据线DATAO的信号可以具有电平“O”。参照图6，可以在时间点601处设置用于将CAL设置为“O”水平的命令/地址CMD/ADDR，并且在从时间点601已经过去写入时延WL的时间点602处数据线DATAO可以具有电平“O”。由于数据线DATAl在时间点602处具有电平“1”，因此第二存储器件410_1可以忽略在时间点601处施加的命令。
[0049]在步骤513处，可以通过施加与MRS相对应的命令CMD、通过施加与被设置为“3”的CAL相对应的地址ADDR以及通过施加与第二存储器件410_1的第零数据焊盘DQO相对应的第一数据线DATAl的信号来将与第二存储器件410_0的控制总线CMD/ADDR_BUS相对应的时延(S卩，CAL)设置为“3”。在命令CMD被施加的时间点之后的写入时延(WL = AL+CWL)，第一数据线DATAl的信号可以具有电平“O”。参照图6，可以在时间点603处设置用于将CAL设置为水平“3”的命令/地址CMD/ADDR，并且在从时间点603已经过去写入时延WL的时间点604处数据线DATAl可以具有电平“O”。由于数据线DATAO在时间点604处具有电平“1”，因此第一存储器件410_1可以忽略在时间点603处施加的命令。当存储器件410_0和410_1的时延设置完成时，在步骤514处PDA模式可以结束。
[0050]由于第一存储器件410_0和第二存储器件410_1的CAL被不同地设置，因此在步骤521处，控制器400可以通过在使能芯片选择信号CS时施加命令/地址CMD/ADDR来访问第一存储器件410_0，以及在步骤522处，通过在从使能芯片选择信号CS的三个时钟之后施加命令/地址CMD/ADDR来访问第二存储器件410_1。
[0051]图7示出图示参照图5描述的步骤521和步骤522的时序图。参照图7，第一存储器件410_0可以接收在与芯片选择信号CS的使能时间点相同的时间点701、703、705、707、709和711处施加的命令，并且可以开始操作。此外，第二存储器件410_1可以接收在芯片选择信号CS的使能时间点之后三个时钟的时间点702、704、706、708、710和712处施加的命令，并且可以开始操作。在图7中，NOP表示其中没有操作被下达的非操作状态。在时间点701、702、703、704、707、708、709和710处，控制器400可以访问第一存储器件410_0和第二存储器件410_1中的一个。然而，在时间点705、706、711和712处，控制器400可以通过在使能芯片选择信号CS时施加有效命令CMD以及在使能芯片选择信号CS之后的三个时钟处施加有效命令CMD来访问第一存储器件410_0和第二存储器件410_1 二者。
[0052]根据实施例，存储器件410_0和410_1可以共享控制总线CMD/ADDR_BUS和数据总线DAT_BUS，但是具有用于控制总线CMD/ADDR_BUS的不同的时延。此外，控制器400可以通过改变被施加至控制总线CMD/ADDR_BUS的信号的时延来访问存储器件410_0和410_1中的一个。因此，不需要添加任何更多的线以单独地控制存储器件410_0和410_1。
[0053]在上述实施例中，已经描述了控制器400控制存储器件410_0和410_1以具有用于控制总线CMD/ADDR_BUS的不同的时延，但这只是示例。存储器件410_0和410_1可以被编程以永久地具有不同的时延。例如，当存储器件410_0和410_1被制造时，可以设置用于控制总线CMD/ADDR_BUS的时延。可替代地，在存储器件410_0和410_1被制造之后，可以通过熔丝电路来永久地设置存储器件410_0和410_1的用于控制总线CMD/ADDR_BUS的时延。
[0054]存储器件410_0和410_1之间的CAL差可以大于或等于RAS至CAS延迟时间(tRCD) ο此外，存储器件410_0和410_1之间的CAL差可以小于行预充电时间(tRP)。即，可以建立以下关系=CAL差dCAL彡tRCD且dCAL < tRP。图8是图示第一存储器件410_0与第二存储器件410_1之间的CAL差(dCAL)、RAS至CAS延迟时间(tRCD)和行预充电时间(tRP)的示图。在图8中，假设存储器件410_0的CAL差(dCAL)被设置为0，存储器件410_1的CAL被设置为3，CAL差(dCAL)被设置为3，RAS至CAS延迟时间(tRCD)被设置为3，以及行预充电时间(tRP)被设置为4。
[0055]参照图8，在时间点801处，芯片选择信号CS可以被使能，并且激活命令ACT可以通过命令/地址CMD/ADDR来传送。然后，在时间点801处，存储器件410_0可以响应于激活命令ACT来执行激活操作。
[0056]在时间点802处，芯片选择信号CS可以被使能，并且读取命令RD可以通过命令/地址CMD/ADDR来传送。然后，在时间点802处，存储器件410_0可以响应于读取命令RD来执行读取操作。此外，在时间点802 (其是芯片选择信号CS的使能时间点801之后的三个时钟)处，存储器件410_1可以识别命令/地址CMD/ADDR的读取命令RD。然而，由于存储器件410_1从未执行过激活操作，因此存储器件410_1可以将通过命令/地址CMD/ADDR下达的读取命令RD无效，而不执行读取操作。当CAL差dCAL小于行预充电时间tRP时，可能发生故障。例如，存储器件410_1可以识别为存储器件410_0下达的激活命令ACT。然而，当CAL差dCAL大于或等于RAS至CAS延迟时间tRCD时，可以防止这种故障。此外，在时间点803 (其是芯片选择信号CS的使能时间点802之后的三个时钟)处，存储器件410_1可以识别命令/地址CMD/ADDR的读取命令RD。然而，由于存储器件410_1从未执行过激活操作，因此存储器件410_1可以将通过命令/地址CMD/ADDR下达的读取命令无效，而不执行读取操作。
[0057]在时间点804处，芯片选择信号CS可以被使能，并且预充电命令PCG可以通过命令/地址CMD/ADDR来下达。然后，在时间点804处，存储器件410_0可以响应于预充电命令PCG来执行预充电操作。此外，在时间点805 (其是芯片选择信号CS的使能时间点804之后的三个时钟)处，存储器件410_1可以识别命令/地址CMD/ADDR的预充电命令PCG，并且执行预充电操作。预充电操作可以被执行而不管先前激活操作是否被执行。因此，存储器件410_1也能够执行预充电操作。
[0058]在时间点806处，芯片选择信号CS可以被使能，并且激活命令ACT可以通过命令/地址CMD/ADDR来下达。然后，在时间点806处，存储器件410_0可以响应于激活命令ACT来执行激活操作。当CAL差dCAL被设置为大于tRP时，可能发生故障。例如，存储器件410_1可以从时间点806响应于通过命令/地址CMD/ADDR下达的激活命令ACT来执行激活操作。然而，由于CAL差dCAL小于行预充电时间tRP，因此可以防止这种故障。
[0059]在时间点807处，芯片选择信号CS可以被使能，并且写入命令WT可以通过命令/地址CMD/ADDR来下达。然后，在时间点807处，存储器件410_0可以响应于写入命令WT来执行写入操作。此外，在时间点807 (其是芯片选择信号CS的使能时间点806之后的三个时钟)处，存储器件410_1可以识别命令/地址CMD/ADDR的写入命令WT。然而，由于存储器件410_1从未执行过激活操作，因此存储器件410_1可以将通过命令/地址CMD/ADDR下达的写入命令WT作为非法的而无效，而不执行读取操作。此外，在时间点808(其是芯片选择信号CS的使能时间点807之后的三个时钟)处，存储器件410_1可以识别命令/地址CMD/ADDR的写入命令WT。然而，存储器件410_1可以将通过命令/地址CMD/ADDR下达的写入命令WT无效，而不执行读取操作。
[0060]如参照图8所述，存储器件410_0和410_1的CAL可以被设置为满足dCAL彡tRCD且dCAL < tRP的关系，这使防止存储器件410_0和410_1的故障成为可能。
[0061]图9是图示根据本发明的实施例的存储模块900的框图。图9图示其中用于通过不同地设置存储器件(其共享数据总线和控制总线)的CAL来单独地访问该存储器件的方案被施加至存储模块900的示例。除了存储模块900之外，图9还图示存储器控制器9和紧急供电单元10。存储模块900可以包括NVDIMM (非易失性双列直插式存储模块)。当主机的电源不稳定时，NVDIMM可以备份易失性存储器件的数据，从而在电源故障期间防止数据丢失。
[0062]参照图9，存储模块900可以包括多个第一易失性存储器件911至914、多个第二易失性存储器件921至924、非易失性存储器件930、控制器940、寄存器950、电源故障检测器960、第一数据总线DATA_BUS1、第二数据总线DATA_BUS2、控制总线CMD/ADDR_BUS、多个第三数据总线DATA_BUS3_1至DATA_BUS3_4以及多个第四数据总线DATA_BUS4_1至DATA_BUS4_40
[0063]当主机电源H0ST_VDD和H0ST_VSS正常时，寄存器950可以缓冲通过主机控制总线HOST_CMD/ADDR_BUS从主机的存储器控制器9提供的命令、地址和时钟，并且通过控制总线CMD/ADDR_BUS来将缓冲的命令、地址和时钟提供给第一易失性存储器件911至914和第二易失性存储器件921至924。当主机电源H0ST_ADD和H0ST_VSS正常时，第一易失性存储器件911至914可以通过第三数据总线DATA_BUS3_1至DATA_BUS3_4之中的对应的第三数据总线来与主机的存储器控制器9交换数据，并且第二易失性存储器件921至924可以通过第四数据总线DATA_BUS4_1至DATA_BUS4_4之中的对应的第四数据总线来与主机的存储器控制器9交换数据。即，当主机电源H0ST_VDD和H0ST_VSS正常时，第一易失性存储器件911至914和第二易失性存储器件921至924可以通过第三数据总线DATA_BUS3_1至DATA_BUS3_4和第四数据总线DATA_BUS4_1至DATA_BUS4_4之中的对应的数据总线来与主机的存储器控制器9通信。
[0064]当检测到主机电源H0ST_VDD和H0ST_VSS的故障或者检测到形成主机电源H0ST_VDD和H0ST_VSS的电压的电平不稳定时，电源故障检测器960可以切断主机电源H0ST_VDD和H0ST_VSS的供应，并且使用紧急供电单元10的紧急电源EMG_VDD和MEG_VSS来操作存储模块900。紧急供电单元10可以用具有大电容的电容器(例如，超级电容)来实施。在将第一易失性存储器件911至914和第二易失性存储器件921至924的数据备份在非易失性存储器件930中时，紧急供电单元10可以供应紧急电源EMG_VDD和EMG_VSS。图9示例性地图示了紧急供电单元10被设置在存储模块900的外部。然而，紧急供电单元10可以被设置在存储模块900中。当检测到主机电源H0ST_VDD和H0ST_VSS的故障时，电源故障检测器960可以将该故障通知控制器940。
[0065]当从电压故障检测器960通知了主机电源H0ST_VDD和H0ST_VSS的故障时，对第一易失性存储器件911至914和第二易失性存储器件921至924的控制可以从主机的存储器控制器9切换至控制器940。寄存器950可以缓冲从控制器940 (代替主机的存储器控制器9)提供的命令、地址和时钟，并且可以通过控制总线CMD/ADDR_BUS来将缓冲的命令、地址和时钟提供至第一易失性存储器件911至914和第二易失性存储器件921至924。第一易失性存储器件911至914可以通过第一数据总线DATA_BUS1与控制器940交换数据，而第二易失性存储器件921至924可以通过第二数据总线DATA_BUS2与控制器940交换数据。控制器940可以通过控制总线CMD/ADDR_BUS、第一数据总线DATA_BUS1和第二数据总线DATA_BUS2来读取第一易失性存储器件9211至924和第二易失性存储器件921至924的数据，并且将读取数据备份在非易失性存储器件930中。
[0066]当主机电源H0ST_ADD和H0ST_VSS的故障发生时备份在非易失性存储器件930中的第一易失性存储器件911至914和第二易失性存储器件921至924的数据可以在主机电源H0ST_VDD和H0ST_VSS恢复之后被传输至第一易失性存储器件911至914和第二易失性存储器件921至924。这种恢复操作可以根据控制器940的控制来执行。在恢复操作完成之后，对第一易失性存储器件911至914和第二易失性存储器件921至924的控制可以从控制器940切换至主机的存储器控制器9。
[0067]在控制器940与第一易失性存储器件911至914之间仅设置控制总线CMD/ADDR_BUS和第一数据总线DATA_BUS1。S卩，第一易失性存储器件911至914可以共享用于与控制器940通信的同一控制总线和数据总线。类似地，在控制器940与第二易失性存储器件921至924之间仅设置控制总线CMD/ADDR_BUS和第二数据总线DATA_BUS2。即，第二易失性存储器件921至924可以共享用于与控制器940通信的同一控制总线和数据总线。然而，控制器940能够独立地访问第一易失性存储器件911至914，并且独立地访问第二易失性存储器件921至924。将参照图10来详细描述该操作。
[0068]第一易失性存储器件911至914和第二易失性存储器件921至924可以包括DRAM或不同类型的易失性存储器件。非易失性存储器件930可以包括NAND快闪存储器(NAND FLASH)。然而，非易失性存储器件930不局限于此，而是可以包括所有类型的非易失性存储器件，例如，NOR快闪存储器(NOR FLASH)、电阻式RAM (RRAM)、相变RAM (PRAM)JIT^RAM (MRAM)或自旋转移矩 MRAM (STT-MARM)。
[0069]图9中图示的存储模块900之内的组件可以彼此集成或彼此分离。例如，控制器940、寄存器950和电源故障检测器960可以被实施为单个芯片或被实施为多个芯片。包括在存储模块900中的第一易失性存储器件911至914、第二易失性存储器件921至924和非易失性存储器件930的数量可以改变。
[0070]图10是图示参照图9描述的存储模块900的操作的流程图。
[0071]参照图10，在步骤S1010处，第一易失性存储器件911至914和第二易失性存储器件921至924可以与主机的存储器控制器9通信。由于第一易失性存储器件911至914和第二易失性存储器件921至924共享同一控制总线CMD/ADDR_BUS，因此第一易失性存储器件911至914和第二易失性存储器件921至924可以执行相同的操作。然而，由于为相应的易失性存储器件911至914和921至924设置了单独的数据总线DATA_BUS3_1至DATA_BUS3_4和DATA_BUS4_1至DATA_BUS4_4，因此主机的存储器控制器9能够与易失性存储器件911至914和921至924中的每个交换不同的数据。
[0072]在步骤S1020处，触发条件可以被满足。触发条件可以指示用于将第一易失性存储器件911至914和第二易失性存储器件921至924的数据备份在非易失性存储器件930中的条件。例如，当检测到主机电源H0ST_VDD和H0ST_VSS的故障时，故障检测可以满足触发条件。可替代地，当通过主机的存储器控制器9的命令来执行备份操作时，主机的存储器控制器9的备份操作命令可以满足触发条件。
[0073]在步骤S1030处，对第一易失性存储器件911至914和第二易失性存储器件921至924的控制可以从主机的存储器控制器9切换至控制器940。此外，由存储模块900使用的电源可以从主机电源H0ST_VDD和H0ST_VSS切换至由紧急供电单元10供应的紧急电源EMG_VDD和EMG_VSS。此外，根据控制器940的控制，由第一易失性存储器件911至914使用的数据总线可以从第三数据总线DATA_BUS3_1至DATA_BUS3_4切换至第一数据总线DATA_BUS1，并且由第二易失性存储器件921至924使用的数据总线可以从第四数据总线DATA_BUS4_1至DATA_BUS4_4切换至第二数据总线DATA_BUS2。第一易失性存储器件911至914和第二易失性存储器件921至924中的每个可以包括八个数据焊盘DQO至DQ7。在数据焊盘DQO至DQ7之中，四个数据焊盘DQO至DQ3可以耦接至第一数据总线DATA_BUS1和第二数据总线DATA_BUS2，而其他四个数据焊盘DQ4至DQ7可以耦接至第三数据总线DATA_BUS3_1至DATA_BUS3_4和第四数据总线DATA_BUS4_1至DATA_BUS4_4。由第一易失性存储器件911至914和第二易失性存储器件921至924使用的数据总线可以响应于控制器940的命令而改变。第一易失性存储器件911至914的第零数据焊盘DQO可以耦接至第一数据总线DATA_BUS1的不同的数据线，并且第二易失性存储器件921至924的第零数据焊盘DQO可以耦接至第二数据总线DATA_BUS2的不同的数据线。通过该配置，第一易失性存储器件911至914可以独立地进入PDA模式，并且第二易失性存储器件921至924可以独立地进入I3DA模式。
[0074]在步骤S1041处，第一易失性存储器件911和第二易失性存储器件921 (以下被称为第一易失性存储器组)的数据可以被备份在非易失性存储器件930中。该操作可以被执行如下。首先，第一易失性存储器组911和921的CAL可以被设置为第一值(例如，“O”)，而其他易失性存储器件912至914和922至924的CAL可以被设置为与第一值不同的第二值(例如，“3”)。然后，控制器940可以使用第一值的CAL从第一易失性存储器组911和921读取数据，并且将读取数据储存在非易失性存储器件930中。
[0075]在步骤S1042处，第一易失性存储器件912和第二易失性存储器件922 (以下被称为第二易失性存储器组)的数据可以被备份在非易失性存储器件930中。该操作可以被执行如下。首先，第二易失性存储器组912和922的CAL可以被设置为第一值(例如，“O”)，而其他易失性存储器件911、913和914以及921、923和924的CAL可以被设置为第二值(例如，“3”)。然后，控制器940可以使用第一值的CAL从第二易失性存储器组912和922读取数据，并且将读取数据储存在非易失性存储器件930中。
[0076]在步骤S1043处，第一易失性存储器件913和第二易失性存储器件923 (以下被称为第三易失性存储器组)的数据可以被备份在非易失性存储器件930中。该操作可以被执行如下。首先，第三易失性存储器组913和923的CAL可以被设置为第一值(例如，“O”)，而其他易失性存储器件911、912和914以及921、922和924的CAL可以被设置为第二值(例如，“3”)。然后，控制器940可以使用第一值的CAL从第三易失性存储器组913和923读取数据，并且将读取数据储存在非易失性存储器件930中。
[0077]在步骤S1044处，第一易失性存储器件914和第二易失性存储器件924 (以下被称为第四易失性存储器组)的数据可以被备份在非易失性存储器件930中。该操作可以被执行如下。首先，第四易失性存储器组914和924的CAL可以被设置为第一值(例如，“O”)，而其他易失性存储器件911至913和921至923的CAL可以被设置为第二值(例如，“3”)。然后，控制器940可以使用第一值的CAL从第四易失性存储器组914和924读取数据，并且将读取数据储存在非易失性存储器件930中。通过步骤S1044可以完成备份操作。
[0078]可以参照图4至图7来理解该方法，在该方法中，在步骤S1041至步骤S1044处，控制器940以各种方式来设置第一易失性存储器件911至914和第二易失性存储器件921至924的CAL并且仅访问具有特定CAL的第一易失性存储器件和第二易失性存储器件。此外，如参照图9所述，CAL的第一值与第二值之间的CAL差dCAL可以被设置为满足dCAL ^ tRCD且dCAL < tRP的关系。
[0079]在备份操作完成之后，在步骤S1050处，恢复条件可以被满足。恢复条件可以指示用于将备份在非易失性存储器件930中的数据恢复至第一易失性存储器件911至914和第二易失性存储器件921至924的条件。例如，当主机电源H0ST_VDD和H0ST_VSS被恢复正常时，其可以满足恢复条件。可替代地，当恢复操作响应于主机的存储器控制器9的命令来执行时，主机的存储器控制器9的恢复操作命令可以满足恢复条件。由于主机电源H0ST_VDD和H0ST_VSS被恢复正常，因此可以使用主机电源H0ST_VDD和H0ST_VSS来执行以下恢复操作。
[0080]在步骤S1061处，可以恢复第一易失性存储器组911和921的数据。该操作可以被执行如下。首先，第一易失性存储器组911和921的CAL可以被设置为第三值(例如，“O”)，而其他易失性存储器件912至914和922至924的CAL可以被设置为与第三值不同的第四值(例如，“3”)。然后，控制器940可以从非易失性存储器件930读取数据，并且将读取数据写入至第一易失性存储器组911和921。
[0081]在步骤S1062处，可以恢复第二易失性存储器组912和922的数据。该操作可以被执行如下。首先，第二易失性存储器组912和922的CAL可以被设置为第三值，而其他易失性存储器件911、913和914以及921、923和924的CAL可以被设置为第四值。然后，控制器940可以从非易失性存储器件930读取数据，并且将读取数据写入至第二易失性存储器组912和922。
[0082]在步骤S1063处，可以恢复第三易失性存储器组913和923的数据。该操作可以被执行如下。首先，第三易失性存储器组913和923的CAL可以被设置为第三值，而其他易失性存储器件911、912和914以及921、922和924的CAL可以被设置为第四值。然后，控制器940可以从非易失性存储器件930读取数据，并且将读取数据写入至第三易失性存储器组913和923。
[0083]在步骤S1064处，可以恢复第四易失性存储器组914和924的数据。该操作可以被执行如下。首先，第四易失性存储器组914和924的CAL可以被设置为第三值，而其他易失性存储器件911至913和921至923的CAL可以被设置为第四值。然后，控制器940可以从非易失性存储器件930读取数据，并且将读取数据写入至第四易失性存储器组914和924。通过步骤S1064可以完成恢复操作。
[0084]在恢复操作完成之后，在步骤S1070处，对第一易失性存储器件911至914和第二易失性存储器件921至924的控制可以从控制器940切换至主机的存储器控制器9。此夕卜，由第一易失性存储器件911至914使用的数据总线可以从第一数据总线DATA_BUS1切换至第三数据总线DATA_BUS3_1至DATA_BUS3_4，并且由第二易失性存储器件921至924使用的数据总线可以从第二数据总线DATA_BUS2切换至第四数据总线DATA_BUS4_1至DATA_BUS4_40
[0085]如上所述，第一易失性存储器件911至914可以共享用于与控制器940通信的控制总线CMD/ADDR_BUS和第一数据总线DATA_BUS1。然而，由于控制器940将CAL设置为不同的值，因此控制器940可以单独地访问第一易失性存储器件911至914以备份或恢复数据。此外，第二易失性存储器件921至924可以共享用于与控制器940通信的控制总线CMD/ADDR_BUS和第二数据总线DATA_BUS2。然而，由于控制器940将CAL设置为不同的值，因此控制器940可以单独地访问第二易失性存储器件921至924以备份或恢复数据。
[0086]图11是图示根据本发明的另一个实施例的存储模块900的框图。
[0087]参照图9和图11，除了图11中所示的存储模块还可以包括多路复用器1101至1108之外，图11中所示的存储模块900可以与参照图9描述的存储模块900基本上相同，并且四个数据焊盘DQO至DQ3可以用在第一易失性存储器件911至914和第二易失性存储器件921至924中。
[0088]当第一易失性存储器件911至914与主机的存储器控制器9通信时，第一易失性存储器件911至914的数据焊盘DQO至DQ3可以通过多路复用器1101至1104耦接至第三数据总线DATA_BUS3_1至DATA_BUS3_4。当第一易失性存储器件911至914与控制器940通信时，第一易失性存储器件911至914的数据焊盘DQO至DQ3可以通过多路复用器1101至1104耦接至第一数据总线DATA_BUS1。
[0089]当第二易失性存储器件921至924与主机的存储器控制器9通信时，第二易失性存储器件921至924的数据焊盘DQO至DQ3可以通过多路复用器1105至1108耦接至第四数据总线DATA_BUS4_1至DATA_BUS4_4。当第二易失性存储器件921至924与控制器940通信时，第二易失性存储器件921至924的数据焊盘DQO至DQ3可以通过多路复用器1105至1108耦接至第二数据总线DATA_BUS2。
[0090]根据本发明的实施例，在控制器与存储器件之间的线的数量被减少时，控制器能够单独地访问存储器件。
[0091 ] 虽然出于说明的目的已经描述各种实施例，但是对于本领域技术人员来说将明显的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
[0092]通过以上实施例可以看出，本发明提供以下技术方案。
[0093]技术方案1.一种存储系统，包括:
[0094]数据总线，适用于传送数据；
[0095]控制总线，适用于传送包括命令地址时延CAL的命令和地址；
[0096]第一存储器件和第二存储器件，第一存储器件和第二存储器件耦接至数据总线和控制总线；以及
[0097]控制器，适用于通过数据总线和控制总线来控制第一存储器件和第二存储器件，
[0098]其中，第一存储器件和第二存储器件具有不同值的CAL，以及
[0099]其中，CAL值的差大于或等于RAS至CAS延迟时间tRCD。
[0100]技术方案2.如技术方案I所述的存储系统，其中，CAL值的差小于行预充电时间tRP ο
[0101]技术方案3.—种存储模块，包括:
[0102]第一数据总线，适用于传送数据；
[0103]控制总线，适用于传送包括命令地址时延CAL的命令和地址；
[0104]多个第一易失性存储器件，耦接至第一数据总线和控制总线；
[0105]—个或更多个非易失性存储器件；以及
[0106]控制器，适用于在触发条件被满足时，通过控制总线和第一数据总线来提供命令和地址以将所述多个第一易失性存储器件的数据储存在非易失性存储器件中，
[0107]其中，当触发条件被满足时，控制器控制所述多个第一易失性存储器件中的特定一个第一易失性存储器件以具有第一值的CAL，并且控制所述多个第一易失性存储器件中的其他第一易失性存储器件以具有第二值的CAL。
[0108]技术方案4.如技术方案3所述的存储模块，其中，当控制器访问所述多个第一易失性存储器件中的所述特定一个第一易失性存储器件时，命令和地址包括第一值的CAL。
[0109]技术方案5.如技术方案3所述的存储系统，还包括:
[0110]第二数据总线，适用于传送数据；以及
[0111]多个第二易失性存储器件，耦接至第二数据总线和控制总线，
[0112]其中，当触发条件被满足时，控制器还通过控制总线和第二数据总线来提供命令和地址以将所述多个第二易失性存储器件的数据储存在非易失性存储器件中，以及
[0113]其中，当触发条件被满足时，控制器控制所述多个第二易失性存储器件中的特定一个第二易失性存储器件以具有第一值的CAL，并且控制所述多个第二易失性存储器件中的其他第二易失性存储器件以具有第二值的CAL。
[0114]技术方案6.如技术方案5所述的存储系统，其中，当控制器访问所述多个第二易失性存储器件中的所述特定一个第二易失性存储器件时，命令和地址包括第一值的CAL。
[0115]技术方案7.如技术方案3所述的存储系统，其中，第二值大于第一值，并且第一值与第二值之间的差大于或等于RAS至CAS延迟时间tRCD。
[0116]技术方案8.如技术方案7所述的存储系统，其中，第一值与第二值之间的差小于行预充电时间tRP。
[0117]技术方案9.如技术方案3所述的存储系统，还包括寄存器，寄存器适用于在主机的存储器控制器与控制总线之间传送命令和地址。
[0118]技术方案10.如技术方案5所述的存储系统，还包括多个第三数据总线，所述多个第一易失性存储器件通过所述多个第三数据总线来独立地执行与主机的存储器控制器的数据通信。
[0119]技术方案11.如技术方案10所述的存储系统，还包括多个第四数据总线，所述多个第二易失性存储器件通过所述多个第四数据总线来独立地执行与主机的存储器控制器的数据通信。
[0120]技术方案12.—种存储模块的操作方法，所述存储模块包括第一易失性存储器组至第N易失性存储器组，第一易失性存储器组至第N易失性存储器组中的每个包括一个或更多个易失性存储器件、一个或更多个非易失性存储器件和控制器，所述操作方法包括:
[0121]在第一易失性存储器组至第N易失性存储器组与主机的存储器控制器之间交换数据；
[0122]当满足触发条件时，通过控制器控制第一易失性存储器组至第N易失性存储器组中的特定一个易失性存储器组以具有第一值的命令地址时延CAL，并且控制第一易失性存储器组至第N易失性存储器组中的其他易失性存储器组以具有第二值的CAL ;以及
[0123]当满足触发条件时，提供包括第一值的CAL的命令和地址以将第一易失性存储器组至第N易失性存储器组中的所述特定一个易失性存储器组的数据储存在非易失性存储器件中。
[0124]技术方案13.如技术方案12所述的操作方法，还包括重复下列过程:控制第一值的CAL和第二值的CAL，以及为第一易失性存储器组至第N易失性存储器组中的每个提供包括第一值的CAL的命令和地址。
[0125]技术方案14.如技术方案12所述的操作方法，还包括:
[0126]当满足恢复条件时，通过控制器控制第一易失性存储器组至第N易失性存储器组中的所述特定一个易失性存储器组以具有第三值的CAL，并且控制第一易失性存储器组至第N易失性存储器组中的其他易失性存储器组以具有第四值的CAL ;以及
[0127]当满足恢复条件时，提供包括第三值的CAL的命令和地址以将非易失性存储器件的数据恢复至第一易失性存储器组至第N易失性存储器组中的所述特定一个易失性存储器组中。
[0128]技术方案15.如技术方案14所述的操作方法，还包括重复下列过程:控制第三值的CAL和第四值的CAL，以及为第一易失性存储器组至第N易失性存储器组中的每个提供包括第三值的CAL的命令和地址。
[0129]技术方案16.如技术方案12所述的操作方法，其中，第二值大于第一值，并且第一值与第二值之间的差大于或等于RAS至CAS延迟时间tRCD。
[0130]技术方案17.如技术方案16所述的操作方法，其中，第一值与第二值之间的差小于行预充电时间tRP。
[0131]技术方案18.如技术方案14所述的操作方法，其中，第四值大于第三值，并且第三值与第四值之间的差大于或等于RAS至CAS延迟时间tRCD。
[0132]技术方案19.如技术方案18所述的操作方法，其中，第三值与第四值之间的差小于行预充电时间tRP。
【主权项】
1.一种存储系统，包括: 数据总线，适用于传送数据； 控制总线，适用于传送包括命令地址时延CAL的命令和地址； 第一存储器件和第二存储器件，第一存储器件和第二存储器件耦接至数据总线和控制总线；以及 控制器，适用于通过数据总线和控制总线来控制第一存储器件和第二存储器件， 其中，第一存储器件和第二存储器件具有不同值的CAL，以及 其中，CAL值的差大于或等于RAS至CAS延迟时间tRCD。2.如权利要求1所述的存储系统，其中，CAL值的差小于行预充电时间tRP。3.一种存储模块，包括: 第一数据总线，适用于传送数据； 控制总线，适用于传送包括命令地址时延CAL的命令和地址； 多个第一易失性存储器件，耦接至第一数据总线和控制总线； 一个或更多个非易失性存储器件；以及 控制器，适用于在触发条件被满足时，通过控制总线和第一数据总线来提供命令和地址以将所述多个第一易失性存储器件的数据储存在非易失性存储器件中， 其中，当触发条件被满足时，控制器控制所述多个第一易失性存储器件中的特定一个第一易失性存储器件以具有第一值的CAL，并且控制所述多个第一易失性存储器件中的其他第一易失性存储器件以具有第二值的CAL。4.如权利要求3所述的存储模块，其中，当控制器访问所述多个第一易失性存储器件中的所述特定一个第一易失性存储器件时，命令和地址包括第一值的CAL。5.如权利要求3所述的存储系统，还包括: 第二数据总线，适用于传送数据；以及 多个第二易失性存储器件，耦接至第二数据总线和控制总线， 其中，当触发条件被满足时，控制器还通过控制总线和第二数据总线来提供命令和地址以将所述多个第二易失性存储器件的数据储存在非易失性存储器件中，以及 其中，当触发条件被满足时，控制器控制所述多个第二易失性存储器件中的特定一个第二易失性存储器件以具有第一值的CAL，并且控制所述多个第二易失性存储器件中的其他第二易失性存储器件以具有第二值的CAL。6.如权利要求5所述的存储系统，其中，当控制器访问所述多个第二易失性存储器件中的所述特定一个第二易失性存储器件时，命令和地址包括第一值的CAL。7.如权利要求3所述的存储系统，其中，第二值大于第一值，并且第一值与第二值之间的差大于或等于RAS至CAS延迟时间tRCD。8.如权利要求7所述的存储系统，其中，第一值与第二值之间的差小于行预充电时间tRP ο9.如权利要求3所述的存储系统，还包括寄存器，寄存器适用于在主机的存储器控制器与控制总线之间传送命令和地址。10.一种存储模块的操作方法，所述存储模块包括第一易失性存储器组至第N易失性存储器组，第一易失性存储器组至第N易失性存储器组中的每个包括一个或更多个易失性存储器件、一个或更多个非易失性存储器件和控制器，所述操作方法包括: 在第一易失性存储器组至第N易失性存储器组与主机的存储器控制器之间交换数据；当满足触发条件时，通过控制器控制第一易失性存储器组至第N易失性存储器组中的特定一个易失性存储器组以具有第一值的命令地址时延CAL，并且控制第一易失性存储器组至第N易失性存储器组中的其他易失性存储器组以具有第二值的CAL ;以及 当满足触发条件时，提供包括第一值的CAL的命令和地址以将第一易失性存储器组至第N易失性存储器组中的所述特定一个易失性存储器组的数据储存在非易失性存储器件中。
【文档编号】G06F13/16GK106055493SQ201510756080
【公开日】2016年10月26日
【申请日】2015年11月9日
【发明人】尹铉柱
【申请人】爱思开海力士有限公司