本发明涉及半导体领域，尤其涉及一种SRAM单元及其检测方法、SRAM单元的检测系统和SRAM器件。
背景技术：
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。
一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器(Static Random Access Memory，SRAM)、动态随机存储器(Dynamic Random Access Memory，DRAM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only，EEPROM)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。
因此亟需提供一种新的SRAM单元结构及其测试方法，以及时侦测到失效SRAM单元。
技术实现要素：
本发明解决的问题是提供一种SRAM单元及其检测方法、SRAM单元的检测系统和SRAM器件，便于侦测失效SRAM单元。
为解决上述问题，本发明提供一种SRAM单元，包括：存储单元，所述存储单元包括第一反相器和第二反相器；其中，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的漏极和所述第一下拉晶体管的源极电连接，且所述第一上拉晶体管的漏极和所述第一下拉晶体管的源极的连接点为第一节点，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接，且所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极的连接点为第二节点；所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和所述第二下拉晶体管的源极电连接，且所述第二上拉晶体管的漏极和所述第二下拉晶体管的源极的连接点为第三节点，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接，且所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极的连接点为第四节点；其中，所述第二节点与所述第三节点电连接，所述第一节点与所述第四节点电连接；传送单元，包括第一传送门晶体管和第二传送门晶体管，所述第一传送门晶体管的漏极与所述第一节点电连接，所述第二传送门晶体管的漏极与所述第三节点电连接；字线，与所述第一传送门晶体管的栅极以及所述第二传送门晶体管的栅极电连接；位线，包括第一位线和第二位线，所述第一位线与所述第一传送门晶体管的源极电连接，所述第二位线与所述第二传送门晶体管的源极电连接；与所述位线电连接的驱动单元，所述驱动单元用于通过所述位线和所述传送单元同时向所述第二节点和所述第四节点加载低电平；与所述位线电连接的读取单元，所述读取单元用于通过所述位线和所述传送单元读取所述第一上拉晶体管的第一输出电流以及所述第二上拉晶体管的第二输出电流之和。
相应的，本发明还提供一种SRAM单元的检测方法，包括：提供前述的SRAM单元；提供上拉晶体管的阈值电压参考值；提供上拉晶体管的阈值电压与输出电流之间的关系式；开启所述第一传送门晶体管和第二传送门晶体管；所述驱动单元通过所述第一位线和第一传送门晶体管向所述第四节点加载低电平，使所述第二上拉晶体管开启、所述第二下拉晶体管关闭，所述第二上拉晶体管输出第二输出电流；所述驱动单元同时还通过所述第二位线和第二传送门晶体管向所述第二节点加载低电平，使所述第一上拉晶体管开启、所述第一下拉晶体管关闭，所述第一上拉晶体管输出第一输出电流；所述读取单元通过所述第一传送门晶体管、第一位线、第二传送门晶体管和第二位线读取所述第一输出电流和第二输出电流之和；将所述第一输出电流和第二输出电流之和除以二，获得输出电流检测值；根据所述关系式和所述输出电流检测值，获得所述第一上拉晶体管和所述第二上拉晶体管的阈值电压检测值；比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第一上拉晶体管和所述第二上拉晶体管失效。
相应的，本发明还提供一种SRAM单元的检测系统，包括：前述的SRAM单元；与所述SRAM单元相连的计算单元，用于将所述SRAM单元的第一输出电流和第二输出电流之和除以二，获得输出电流检测值，并根据上拉晶体管的阈值电压与输出电流之间的关系式，获得所述第一上拉晶体管和所述第二上拉晶体管的阈值电压检测值；与所述计算单元相连的判断单元，用于提供上拉晶体管的阈值电压参考值，并比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第一上拉晶体管和所述第二上拉晶体管失效。
相应的，本发明还提供一种SRAM器件，包括：呈矩阵排列的多个存储模块，所述存储模块包括存储单元和传送单元；所述存储单元包括第一反相器和第二反相器；所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的漏极和所述第一下拉晶体管的源极电连接，且所述第一上拉晶体管的漏极和所述第一下拉晶体管的源极的连接点为第一节点，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接，且所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极的连接点为第二节点；所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和所述第二下拉晶体管的源极电连接，且所述第二上拉晶体管的漏极和所述第二下拉晶体管的源极的连接点为第三节点，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接，且所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极的连接点为第四节点；所述第二节点与所述第三节点电连接，所述第一节点与所述第四节点电连接；所述传送单元包括第一传送门晶体管和第二传送门晶体管，所述第一传送门晶体管的漏极与所述第一节点电连接，所述第二传送门晶体管的漏极与所述第三节点电连接；多根字线，每一根字线与所述矩阵中同一行的所述第一传送门晶体管和第二传送门晶体管的栅极对应电连接；多根位线，包括多根交替排布的第一位线和第二位线，每一根第一位线与所述矩阵中同一列的所述第一传送门晶体管的源极对应电连接，每一根第二位线与所述矩阵中同一列的所述第二传送门晶体管的源极对应电连接；与所述多根位线电连接的驱动单元，所述驱动单元用于通过所述位线和所述传送单元同时向所述第二节点和所述第四节点加载低电平；与所述多根位线电连接的读取单元，所述读取单元用于通过所述位线和所述传送单元读取所述第一上拉晶体管的第一输出电流以及所述第二上拉晶体管的第二输出电流之和。
与现有技术相比，本发明的技术方案具有以下优点：
本发明所述SRAM单元包括与位线电连接的驱动单元，所述驱动单元用于通过所述位线和所述传送单元同时向所述第二节点和所述第四节点加载低电平，因此当SRAM单元工作时，可以使第一反相器中的第一下拉晶体管以及第二反相器中的第二下拉晶体管均关断，相应使第一反相器中的第一上拉晶体管和第二反相器中的第二上拉晶体管均开启，所以所述第一上拉晶体管输出第一输出电流，即所述第一节点的电流为第一输出电流，所述第二上拉晶体管输出第二输出电流，即所述第三节点的电流为第二输出电流；所述SRAM单元还包括与所述位线电连接的读取单元，所述读取单元用于通过所述位线和所述传送单元读取所述第一上拉晶体管的第一输出电流以及所述第二上拉晶体管的第二输出电流之和；通过将所述读取单元读取到的第一输出电流和第二输出电流之和除以二，获得输出电流检测值，从而可以通过所述输出电流检测值获得阈值电压检测值；其中，由于所述第一反相器和第二反相器为对称结构，因此可视为所述第一输出电流和第二输出电流相等，相应的，所述第一输出电流所对应的第一上拉晶体管阈值电压为所述阈值电压检测值，所述第二输出电流所对应的第二上拉晶体管阈值电压为所述阈值电压检测值；通过比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，可判定所述第一上拉晶体管和所述第二上拉晶体管失效；因此，通过本发明所述SRAM单元可以及时侦测到失效SRAM单元，从而可以及时做出相应改进措施，以改善SRAM器件性能。
附图说明
图1是一种SRAM读写最小工作电压的累积分布函数图；
图2是本发明SRAM单元一实施例的电路图；
图3是本发明SRAM单元的检测方法一实施例中第一上拉晶体管阈值电压与第一输出电流的关系曲线图；
图4是本发明SRAM单元的检测系统一实施例的功能框图；
图5是本发明SRAM器件一实施例的电路图。
具体实施方式
由背景技术可知，亟需提供一种新的SRAM单元结构及其测试方法，以及时侦测到失效SRAM单元。分析其原因在于：
目前，负偏压温度不稳定性(Negative Bias Temperature Instability，NBTI)成为了SRAM性能下降的主要原因，在NBTI影响下，PMOS相应会出现阈值电压(Vt)增加的问题。结合参考图1，示出了一种SRAM读写最小工作电压的累积分布函数图(CDF plot)，横坐标表示工作电压值，纵坐标表示在某一工作电压值下的比例。
曲线201和曲线301表示第一SRAM器件，曲线202和曲线302表示第二SRAM器件，所述第一SRAM器件为正常SRAM器件，所述第二SRAM器件的上拉晶体管阈值电压大于所述第一SRAM器件的上拉晶体管阈值电压，通过曲线202和曲线302以表征NBTI对SRAM器件的影响。
具体地，曲线201表示第一SRAM器件的读取功能最小工作电压(Vccmin_Read)的累积分布函数图，曲线202表示第二SRAM器件的读取功能最小工作电压的累积分布函数图，曲线301表示第二SRAM器件的写入功能最小工作电压(Vccmin_Write)的累积分布函数图，曲线302表示第一SRAM器件的写入功能最小工作电压(Vccmin_Write)的累积分布函数图。
由图1可知，当上拉晶体管的阈值电压增加时，导致SRAM器件的读取功能最小工作电压增加、写入功能最小工作电压减小，也就是说，NBIT导致SRAM器件的读取功能最小工作电压和写入功能最小工作电压发生偏移，从而导致SRAM器件的性能下降。
因此，亟需提供一种新的SRAM单元结构及其测试方法，以及时侦测到阈值电压发生偏移的上拉晶体管所对应的SRAM单元，从而可以根据实际情况做出相应改进措施，及时优化SRAM器件，降低损失程度。
为了解决所述技术问题，本发明提供一种SRAM单元，所述SRAM单元包括与位线电连接的驱动单元，所述驱动单元用于通过所述位线和所述传送单元同时向所述第二节点和所述第四节点加载低电平，因此当SRAM单元工作时，可以使第一反相器中的第一下拉晶体管以及第二反相器中的第二下拉晶体管均关断，相应使第一反相器中的第一上拉晶体管和第二反相器中的第二上拉晶体管均开启，所以所述第一上拉晶体管输出第一输出电流，即所述第一节点的电流为第一输出电流，所述第二上拉晶体管输出第二输出电流，即所述第三节点的电流为第二输出电流；所述SRAM单元还包括与所述位线电连接的读取单元，所述读取单元用于通过所述位线和所述传送单元读取所述第一上拉晶体管的第一输出电流以及所述第二上拉晶体管的第二输出电流之和；通过将所述读取单元读取到的第一输出电流和第二输出电流之和除以二，获得输出电流检测值，从而可以通过所述输出电流检测值获得阈值电压检测值；其中，由于所述第一反相器和第二反相器为对称结构，因此可视为所述第一输出电流和第二输出电流相等，相应的，所述第一输出电流所对应的第一上拉晶体管阈值电压为所述阈值电压检测值，所述第二输出电流所对应的第二上拉晶体管阈值电压为所述阈值电压检测值；通过比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，可判定所述第一上拉晶体管和所述第二上拉晶体管失效；因此，通过本发明所述SRAM单元可以及时侦测到失效SRAM单元，从而可以及时做出相应改进措施，以改善SRAM器件性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2，示出了本发明SRAM单元一实施例的电路图。
所述SRAM单元包括：
存储单元(未标示)，所述存储单元包括第一反相器(未标示)和第二反相器(未标示)；其中，所述第一反相器包括第一上拉晶体管PUL和第一下拉晶体管PDL，所述第一上拉晶体管PUL的漏极和所述第一下拉晶体管PDL的源极电连接，且所述第一上拉晶体管PUL的漏极和所述第一下拉晶体管PDL的源极的连接点为第一节点A，所述第一上拉晶体管PUL的栅极和所述第一下拉晶体管PDL的栅极电连接，且所述第一上拉晶体管PUL的栅极和所述第一下拉晶体管PDL的栅极的连接点为第二节点C；所述第二反相器包括第二上拉晶体管PUR和第二下拉晶体管PDR，所述第二上拉晶体管PUR的漏极和所述第二下拉晶体管PDR的源极电连接，且所述第二上拉晶体管PUR的漏极和所述第二下拉晶体管PDR的源极的连接点为第三节点B，所述第二上拉晶体管PUR的栅极和所述第二下拉晶体管PDR的栅极电连接，且所述第二上拉晶体管PUR的栅极和所述第二下拉晶体管PDR的栅极的连接点为第四节点D；其中，所述第二节点C与所述第三节点B电连接，所述第一节点A与所述第四节点D电连接；
传送单元(未标示)，包括第一传送门晶体管PGL和第二传送门晶体管PGR，所述第一传送门晶体管PGL的漏极与所述第一节点A电连接，所述第二传送门晶体管PGR的漏极与所述第三节点B电连接；
字线WL，与所述第一传送门晶体管PGL的栅极以及所述第二传送门晶体管PGR的栅极电连接；
位线(未标示)，包括第一位线BL和第二位线BLb，所述第一位线BL与所述第一传送门晶体管PGL的源极电连接，所述第二位线BLb与所述第二传送门晶体管PGR的源极电连接；
与所述位线电连接的驱动单元300，所述驱动单元300用于通过所述位线和所述传送单元同时向所述第二节点C和所述第四节点D加载低电平；
与所述位线电连接的读取单元200，所述读取单元200用于通过所述位线和所述传送单元读取所述第一上拉晶体管PUL的第一输出电流IL以及所述第二上拉晶体管PUR的第二输出电流IR之和。
以下将结合附图，对所述SRAM单元做具体描述。
本实施例中，所述存储单元和传送单元可构成一个存储模块，矩阵排列的多个重复存储模块可用于构成SRAM器件。
所述存储单元用于存储数据。本实施例中，以所述SRAM单元为6T结构为例，所述存储单元包括第一反相器(未标示)和第二反相器(未标示)，且所述第一反相器和第二反相器为对称结构。
所述第一反相器包括第一上拉晶体管PUL和第一下拉晶体管PDL，所述第一上拉晶体管PUL的漏极和所述第一下拉晶体管PDL的源极电连接，且所述第一上拉晶体管PUL的漏极和所述第一下拉晶体管PDL的源极的连接点为第一节点A；所述第一上拉晶体管PUL的栅极和所述第一下拉晶体管PDL的栅极电连接，且所述第一上拉晶体管PUL的栅极和所述第一下拉晶体管PDL的栅极的连接点为第二节点C。
所述第二反相器包括第二上拉晶体管PUR和第二下拉晶体管PDR，所述第二上拉晶体管PUR的漏极和所述第二下拉晶体管PDR的源极电连接，且所述第二上拉晶体管PUR的漏极和所述第二下拉晶体管PDR的源极的连接点为第三节点B；所述第二上拉晶体管PUR的栅极和所述第二下拉晶体管PDR的栅极电连接，且所述第二上拉晶体管PUR的栅极和所述第二下拉晶体管PDR的栅极的连接点为第四节点D。
本实施例中，所述SRAM单元还包括工作电压电源Vdd以及公共电压电源Vss；所述第一上拉晶体管PUL和第二上拉晶体管PUR的源极均与所述工作电压电源Vdd电连接，所述第一下拉晶体管PDL和第二下拉晶体管PDR的漏极均与所述公共电压电源Vss电连接。所述工作电压电源Vdd的电压值大于所述公共电压电源Vss的电压值，所述公共电压电源Vss还可以是接地端(GND)。
继续参考图2，所述SRAM单元还包括：传送单元(未标示)，所述传送单元包括第一传送门晶体管PGL和第二传送门晶体管PGR，所述第一传送门晶体管PGL的漏极与所述第一节点A电连接，所述第二传送门晶体管PGR的漏极与所述第三节点B电连接；字线WL，所述字线WL与所述第一传送门晶体管PGL的栅极以及所述第二传送门晶体管PGR的栅极电连接；位线(未标示)，所述位线包括第一位线BL和第二位线BLb，所述第一位线BL与所述第一传送门晶体管PGL的源极电连接，所述第二位线BLb与所述第二传送门晶体管PGR的源极电连接。
相应的，所述第一上拉晶体管PUL和所述第二上拉晶体管PUR为对称结构，所述第一下拉晶体管PDL和所述第二下拉晶体管PDR为对称结构，所述第一传送门晶体管PGL和所述第二传送门晶体管PGR为对称结构。
本实施例中，所述第一上拉晶体管PUL和第二上拉晶体管PUR为PMOS，所述第一下拉晶体管PDL、第二下拉晶体管PDR、第一传送门晶体管PGL和第二传送门晶体管PGR为NMOS。
本实施例中，所述SRAM单元用于实现失效第一上拉晶体管PUL或第二上拉晶体管PUR的检测。
需要说明的是，由于所述第一上拉晶体管PUL和所述第二上拉晶体管PUR为对称结构，因此可视为所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的结构和性能相同。同理，可视为所述第一下拉晶体管PDL和所述第二下拉晶体管PDR的结构和性能相同，所述第一传送门晶体管PGL和所述第二传送门晶体管PGR的结构和性能相同。
采用所述SRAM单元进行检测时，所述字线WL用于加载高电位，使所述第一传送门晶体管PGL和第二传送门晶体管PGR开启，从而使所述第一位线BL通过所述第一传送门晶体管PGL与所述第一节点A和第四节点D实现电连接，使所述第二位线BLb通过所述第二传送门晶体管PGR与所述第三节点B和第二节点C实现电连接。
继续参考图2，所述SRAM单元还包括：与所述位线(未标示)电连接的驱动单元300，所述驱动单元300用于通过所述位线和所述传送单元(未标示)同时向所述第二节点C和所述第四节点D加载低电平。
由前述分析可知，当所述第一传送门晶体管PGL和第二传送门晶体管PGR开启时，所述第一位线BL通过所述第一传送门晶体管PGL与所述第一节点A和第四节点D实现电连接，所述第二位线BLb通过所述第二传送门晶体管PGR与所述第三节点B和第二节点C实现电连接，因此所述驱动单元300可以同时向所述第一位线BL和第二位线BLb加载低电平，从而通过所述第一位线BL和所述第一传送门晶体管PGL向所述第四节点D加载低电平、通过所述第二位线BLb和所述第二传送门晶体管PGR向所述第二节点C加载低电平。
需要说明的是，由于所述第二节点C与所述第三节点B电连接，所述第一节点A与所述第四节点D电连接，因此所述驱动单元300还用于同时向所述第一节点A和所述第三节点B加载低电位。
继续参考图2，所述SRAM单元还包括：与所述位线(未标示)电连接的读取单元200，所述读取单元200用于通过所述位线和所述传送单元(未标示)读取所述第一上拉晶体管PUL的第一输出电流IL以及所述第二上拉晶体管PUR的第二输出电流IR之和。
当对NMOS的栅极加载高电位时，NMOS开启，当对PMOS的栅极加载低电位时，PMOS开启。本实施例中，所述驱动单元300用于同时向所述第二节点C和所述第四节点D加载低电平，因此所述驱动单元300可以使所述第一上拉晶体管PUL和第二上拉晶体管PUR均开启，并使所述第一下拉晶体管PDL和第二下拉晶体管PDR均关断；相应的，所述第一节点A的电流为所述第一上拉晶体管PUL的第一输出电流IL，所述第三节点B的电流为所述第二上拉晶体管PUR的第二输出电流IR。
此外，当所述第一传送门晶体管PGL和第二传送门晶体管PGR开启时，则可以使所述第一位线BL通过所述第一传送门晶体管PGL与所述第一节点A电连接，所述第二位线BLb通过所述第二传送门晶体管PGR与所述第三节点B实现电连接；而所述读取单元200与所述位线(未标示)电连接，因此所述读取单元200可以通过所述第一位线BL和所述第一传送门晶体管PGL读取所述第一节点A处的第一输出电流IL，还可以通过所述第二位线BLb和所述第二传送门晶体管PGR读取所述第三节点B处的第二输出电流IR。相应的，所述读取单元200用于读取所述第一输出电流IL和所述第二输出电流IR之和。
需要说明的是，所述SRAM单元不仅用于进行检测，还用于进行正常运作。因此为了避免对SRAM单元的正常运作产生不良影响，所述SRAM单元还包括：用于电连接所述驱动单元300和位线(未标示)的第一使能单元(未标示)、用于电连接所述读取单元200和位线的第二使能单元(未标示)、以及同时与所述第一使能单元和第二使能单元电连接的选择单元100。
其中，所述SRAM单元中的存储单元和传送单元可构成一个存储模块，矩阵排列的多个重复存储模块可用于构成SRAM器件，即SRAM器件包括多个重复结构的存储单元和传送单元，因此所述第一使能单元和选择单元100用于从所述矩阵中选择待检测的存储模块，以避免所述存储模块长期受到所述驱动单元300的影响，还可以避免所述读取单元200同时获取多个存储模块所对应的第一输出电流IL和第二输出电流IR之和；所述第二使能单元和选择单元100用于从所述矩阵中读取待检测存储模块所对应的第一输出电流IL和第二输出电流IR之和。
本实施例中，所述选择单元100用于控制所述第一使能单元和第二使能单元的同时开启或同时关断；所述第一使能单元用于控制所述驱动单元300同时向所述第二节点C和所述第四节点D加载低电平；所述第二使能单元用于控制所述读取单元200读取所述第一输出电流IL以及所述第二输出电流IR之和。
SRAM器件包括多个矩阵排列的重复结构存储模块，所述选择单元100用于寻址，通过所述选择单元100可以确定待检测存储模块在矩阵中的行地址和列地址，从而确定待检测存储模块在所述矩阵中的具体地址。
本实施例中，所述第一使能单元包括第一晶体管T1，所述第二使能单元包括第二晶体管T2，且所述第一晶体管T1和第二晶体管T2的晶体管类型相同。因此，所述选择单元100用于控制所述第一晶体管T1和第二晶体管T2的同时开启或者同时关断。
因此，所述第一晶体管T1和第二晶体管T2和矩阵中的存储模块一一对应，即所述第一晶体管T1的数量与所述存储模块的数量相等，所述第二晶体管T2的数量和所述存储模块的数量相等。
需要说明的是，本实施例中，所述选择单元100不仅用于确定待检测存储模块在所述矩阵中的具体地址，还用于开启所述具体地址所对应存储模块的第一晶体管T1和第二晶体管T2，关断剩余存储模块所对应的第一晶体管T1和第二晶体管T2，从而使所述驱动单元300和读取单元200作用于待检测存储模块。
本实施例中，所述第一晶体管T1和第二晶体管T2均为PMOS。在其他实施例中，所述第一晶体管和第二晶体管均为NMOS。其中，当所述选择单元100用于提供高电位时，则所述第一晶体管T1和第二晶体管T2均为NMOS，当所述选择单元100用于提供低电位时，则所述第一晶体管T1和第二晶体管T2均为PMOS。
具体地，所述第一晶体管T1包括第一栅极、第一源极和第一漏极，所述第二晶体管T2包括第二栅极、第二源极和第二漏极；所述第一栅极和第二栅极均与所述选择单元100电连接；所述第一源极与所述驱动单元300电连接；所述第一漏极与所述第一位线BL和第二位线BLb电连接；所述第二源极与所述第一位线BL和第二位线BLb电连接；所述第二漏极与所述读取单元200电连接。
因此，当所述选择单元100确定待检测存储模块在所述矩阵中的具体地址，并开启所对应存储模块的第一晶体管T1和第二晶体管T2后，所述驱动单元300通过所述第一晶体管T1、第一位线BL和第一传送门晶体管PGL向所述第四节点D加载低电平，以开启所述第二上拉晶体管PUR；所述驱动单元300还通过所述第一晶体管T1、第二位线BLb和第二传送门晶体管PGR向所述第二节点C加载低电平，以开启所述第一上拉晶体管PUL，从而达到使所述第一上拉晶体管PUL输出第一输出电流IL、使所述第二上拉晶体管PUR输出第二输出电流IR的目的，并通过所述读取单元200读取所述第一输出电流IL和第二输出电流IR之和。
继续参考图2，相应的，本发明还提供一种SRAM单元的检测方法，包括：提供前述实施例所述的SRAM单元；提供上拉晶体管的阈值电压参考值；提供上拉晶体管的阈值电压与输出电流之间的关系式；开启所述第一传送门晶体管PGL和第二传送门晶体管PGR；所述驱动单元300通过所述第一位线BL和第一传送门晶体管PGL向所述第四节点D加载低电平，使所述第二上拉晶体管PUR开启、所述第二下拉晶体管PDR关闭，所述第二上拉晶体管PUR输出第二输出电流IR；所述驱动单元300同时还通过所述第二位线BLb和第二传送门晶体管PGR向所述第二节点C加载低电平，使所述第一上拉晶体管PUL开启、所述第一下拉晶体管PDL关闭，所述第一上拉晶体管PUL输出第一输出电流IL；所述读取单元200通过所述第一传送门晶体管PGL、第一位线BL、第二传送门晶体管PGR和第二位线BLb读取所述第一输出电流IL和第二输出电流IR之和；将所述第一输出电流IL和第二输出电流IR之和除以二，获得输出电流检测值；根据所述关系式和所述输出电流检测值，获得所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的阈值电压检测值；比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第一上拉晶体管PUL和所述第二上拉晶体管PUR失效。
以下将结合附图对本发明实施例提供的检测方法进行详细说明。
所述SRAM单元中的存储单元和传送单元可构成一个存储模块，多个矩阵排列的重复存储模块可用于构成SRAM器件，即SRAM器件包括多个重复结构的存储单元和传送单元，所述检测方法用于检测所述SRAM器件中待检测的存储模块。
具体地，对所述SRAM单元的描述可参考前述本发明SRAM单元的实施例中的相应描述，在此不再赘述。
本实施例中，所述检测方法用于检测所述SRAM单元中所述第一上拉晶体管PUL的第一输出电流IL、以及所述第二上拉晶体管PUR的第二输出电流IR之和，从而将所述第一输出电流IL和第二输出电流IR之和除以二，以获得所述第一上拉晶体管PUL和第二上拉晶体管PUR的输出电流检测值，并根据所述关系式和所述输出电流检测值，获得所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的阈值电压检测值，进而判断所述第一上拉晶体管PUL或所述第二上拉晶体管PUR是否失效。
需要说明的是，由于所述第一上拉晶体管PUL和所述第二上拉晶体管PUR为对称结构，因此可视为所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的结构和性能相同；相应的，可视为所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的输出电流值均为输出电流检测值。因此，当所述第一上拉晶体管PUL和所述第二上拉晶体管PUR中任一晶体管失效时，则判定所对应SRAM单元失效。
具体地，所述检测方法的步骤包括：提供上拉晶体管的阈值电压参考值，即提供所述第一上拉晶体管PUL和第二上拉晶体管PUR的阈值电压参考值；后续获得所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的阈值电压检测值后，将所述阈值电压检测值与所述阈值电压参考值进行比较。其中，所述上拉晶体管的阈值电压参考值可根据实际工艺需求而定。
本实施例中，所述第一上拉晶体管PUL和第二上拉晶体管PUR的源极均与工作电压电源Vdd电连接，所述第一下拉晶体管PDL和第二下拉晶体管PDR的漏极均与公共电压电源Vss电连接。所述工作电压电源Vdd的电压值大于所述公共电压电源Vss的电压值，所述公共电压电源Vss还可以是接地端(GND)。
本实施例中，使所述第一上拉晶体管PUL输出第一输出电流IL，使所述第二上拉晶体管PUR输出第二输出电流IR的步骤包括：对所述字线WL施加高电位，使所述第一传送门晶体管PGL和第二传送门晶体管PGR开启，从而使所述第一位线BL通过所述第一传送门晶体管PGL与所述第一节点A和第四节点D实现电连接，使所述第二位线BLb通过所述第二传送门晶体管PGR与所述第三节点B和第二节点C实现电连接；所述驱动单元300通过所述位线(未标示)和所述传送单元(未标示)同时向所述第二节点C和所述第四节点D加载低电平。
具体地，所述驱动单元300通过所述第一位线BL和所述第一传送门晶体管PGL向所述第四节点D加载低电平，同时通过所述第二位线BLb和所述第二传送门晶体管PGR向所述第二节点C加载低电平。
其中，由于所述第一上拉晶体管PUL的栅极和所述第一下拉晶体管PDL的栅极的连接点为第二节点C，所述第二上拉晶体管PUR的栅极和所述第二下拉晶体管PDR的栅极的连接点为第四节点D，且当对NMOS的栅极加载高电位时NMOS开启，当对PMOS的栅极加载低电位时PMOS开启。因此，所述驱动单元300使所述第一上拉晶体管PUL和第二上拉晶体管PUR均开启，同时使所述第一下拉晶体管PDL和第二下拉晶体管PDR均关断。
本实施例中，所述驱动单元300向所述第四节点D和所述第二节点C加载低电平的步骤中，所述驱动单元300使所述第一位线BL和第二位线BLb接地(GND)。
相应的，所述第一反相器的输出电流为所述第一上拉晶体管PUL的第一输出电流IL，所述第二反相器的输出电流为所述第二上拉晶体管PUR的第二输出电流IR；且由于所述第二节点C与所述第三节点B电连接，所述第一节点A与所述第四节点D电连接，因此所述第三节点B和所述第一节点A也均为低电位，因此所述第一上拉晶体管PUL向所述第一节点A输出电流，所述第二上拉晶体管PUR向所述第三节点B输出电流，也就是说，所述第一节点A的电流为所述第一上拉晶体管PUL的第一输出电流IL，所述第三节点B的电流为所述第二上拉晶体管PUR的第二输出电流IR。
由于所述第一传送门晶体管PGL和第二传送门晶体管PGR呈开启状态，因此所述第一位线BL通过所述第一传送门晶体管PGL与所述第一节点A实现电连接，所述第二位线BLb通过所述第二传送门晶体管PGR与所述第三节点B实现电连接；而所述读取单元200与所述位线(未标示)电连接，因此所述读取单元200通过所述第一位线BL读取到所述第一节点A处的第一输出电流IL，还通过所述第二位线BLb读取到所述第三节点B处的第二输出电流IR。具体地，所述读取单元200读取到的电流为所述第一输出电流IL和所述第二输出电流IR之和。
需要说明的是，所述待检测的SRAM单元还用于进行正常运作。因此为了避免对SRAM单元的正常运作产生不良影响，所述SRAM单元还包括：用于电连接所述驱动单元300和位线(未标示)的第一使能单元(未标示)、用于电连接所述读取单元200和位线的第二使能单元(未标示)、以及同时与所述第一使能单元和第二使能单元电连接的选择单元100。
本实施例中，所述第一使能单元包括第一晶体管T1，所述第二使能单元包括第二晶体管T2，且所述第一晶体管T1和第二晶体管T2的晶体管类型相同。
对所述选择单元100、第一使能单元、第二使能单元、第一晶体管T1和第二晶体管T2的详细描述可参考前述本发明SRAM单元的实施例中的相应描述，在此不再赘述。
本实施例中，所述选择单元100确定待检测存储模块在所述矩阵中的具体地址后，所述选择单元100控制所述具体地址所对应存储模块的第一晶体管T1和第二晶体管T2同时开启，并关闭剩余的第一晶体管T1和第二晶体管T2。
因此，所述驱动单元300通过所述第一位线BL和第一传送门晶体管PGL向所述第四节点D加载低电平的步骤中，所述第一晶体管T1、第一位线BL和第一传送门晶体管PGL之间形成第一电路回路，所述驱动单元300通过所述第一电路回路向所述第四节点D加载低电平；且由于所述第二上拉晶体管PUR的源极与工作电压电源Vdd电连接，因此所述第二上拉晶体管PUR呈开启状态；此外，由于所述第四节点D为低电位，因此所述第二下拉晶体管PDR呈关断状态。
同理，所述驱动单元300通过所述第二位线BLb和第二传送门晶体管PGR向所述第二节点C加载低电平的步骤中，所述第一晶体管T1、第二位线BLb和第二传送门晶体管PGR之间形成第二电路回路，所述驱动单元300通过所述第二电路回路向所述第二节点C加载低电平；且由于所述第一上拉晶体管PUL的源极与工作电压电源Vdd电连接，因此所述第一上拉晶体管PUL呈开启状态；此外，由于所述第二节点C为低电位，因此所述第一下拉晶体管PDL呈关断状态。
由于所述第二节点C与所述第三节点B电连接，所述第一节点A与所述第四节点D电连接，所述第一节点A和第三节点B也相应为低电位，所述第一上拉晶体管PUL的第一输出电流IL流至所述第一节点A处，所述第二上拉晶体管PUR的第二输出电流IR流至所述第三节点B处；因此，所述读取单元200通过所述第一传送门晶体管PGL、第一位线BL、第二传送门晶体管PGR和第二位线BLb读取所述第一输出电流IL和第二输出电流IR之和的步骤中，所述第一上拉晶体管PUL、第一传送门晶体管PGL、第一位线BL和第二晶体管T2之间形成第三电路回路，所述第二上拉晶体管PUR、第二传送门晶体管PGR、第二位线BLb和第二晶体管T2之间形成第四电路回路，所述读取单元200通过所述第三电路回路和所述第四电路回路读取所述第一输出电流IL和所述第二输出电流IR之和。
需要说明的是，所述读取单元200读取所述第一输出电流IL和所述第二输出电流IR之和后，所述检测方法还包括：将所述第一输出电流IL和第二输出电流IR之和除以二，获得输出电流检测值。
由于所述第一上拉晶体管PUL和所述第二上拉晶体管PUR为对称结构，因此可视为所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的结构和性能相同，相应的，可视为所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的输出电流值均为所述输出电流检测值。
还需要说明的是，由于所述第一节点A和第三节点B为接地，因此所述第一上拉晶体管PUL和第二上拉晶体管PUR均处于饱和区(Saturation Region)。此时，上拉晶体管的阈值电压与输出电流之间具有关系式，所述关系式为晶体管饱和电流(Idsat)公式。
以所述第一上拉晶体管PUL的阈值电压Vth，PUL为例，所述第一上拉晶体管PUL的阈值电压Vth，PUL与所述第一输出电流IL之间具有第一关系式，且根据晶体管饱和电流(Idsat)公式，所述第一关系式为：IL＝1/2*Kp*(Vdd-VB-Vth，PUL)^2*(1+λp(Vdd-VA))。其中，Kp＝μCoxW/L，λp为沟道长度调制效应(channel length modulation)，VB为所述第三节点B的电位，VA为所述第一节点A的电位，Vdd为常数。且由于所述第一位线BL和第二位线BLb接地，因此VB和VA可视为零，相应的，所述第一关系式为：IL＝1/2*Kp*(Vdd-Vth，PUL)^2*(1+λp*Vdd)。
结合参考图3，以所述第一上拉晶体管PUL为例，示出了所述第一上拉晶体管PUL的阈值电压Vth，PUL与第一输出电流IL的关系曲线图。其中，横坐标表示所述第一上拉晶体管PUL的阈值电压Vth，PUL，纵坐标表示阈值电压Vth，PUL所对应的第一输出电流IL。由所述关系曲线图可知，所述第一上拉晶体管PUL的第一输出电流IL与所述第一上拉晶体管PUL的阈值电压Vth，PUL相关。
同理，所述第二上拉晶体管PUR的阈值电压Vth，PUR与所述第二输出电流IR之间具有第二关系式，所述第二关系式为IR＝1/2*Kp*(Vdd-Vth，PUR)^2*(1+λp*Vdd)。
也就是说，所述上拉晶体管的阈值电压与输出电流之间的关系式为：IPU＝1/2*Kp*(Vdd-Vth，PU)^2*(1+λp*Vdd)。
此外，由于所述第一节点A和第三节点B为低电位，因此所述第一传送门晶体管PGL和第二传送门晶体管PGR均处于线性区(Linear Region)。根据线性区电流公式，获得所述第一传送门晶体管PGL的输出电流IPGL与第一传送门晶体管PGL的阈值电压Vth，PGL之间的关系式为：IPGL＝Kp*[(VGS-Vth，PGL)*VDS-1/2*VDS^2]＝Kp*[(Vdd-Vth，PGL)VA]；因此dI/dVth,PGL＝-Kp*VA。
由于所述驱动单元300使所述第一位线BL接地，因此VA可视为零，相应的，dI/dVth,PGL≈0，即所述第一传送门晶体管PGL阈值电压Vth，PGL的变化不会导致所述第一传送门晶体管PGL的输出电流IPGL发生变化。同理，所述第二传送门晶体管PGR阈值电压Vth，PGR的变化不会导致所述第二传送门晶体管PGR的输出电流IPGR发生变化。
所以，所述第一传送门晶体管PGL和第二传送门晶体管PGR不会对所述读取单元200获取到的电流产生干扰，即所述读取单元200获取到的电流仅受到所述第一上拉晶体管PUL和第二上拉晶体管PUR的影响，即所述输出电流检测值仅受到所述第一上拉晶体管PUL和第二上拉晶体管PUR的影响。
相应的，本实施例中，可以根据所述关系式和所述输出电流检测值，获得所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的阈值电压检测值。
具体地，将所述输出电流检测值代入至所述第一关系式中，以获得所述第一上拉晶体管PUL的第一阈值电压检测值Vth，PUL_Test；将所述输出电流检测值代入至所述第二关系式中，以获得所述第二上拉晶体管PUR的第二阈值电压检测值Vth，PUR_Test。
本实施例中，由于所述输出电流检测值为所述第一输出电流IL和所述第二输出电流IR之和的一半，即输出电流检测值＝(第一输出电流IL+第二输出电流IR)/2，因此所述Vth，PUL_Test＝Vth，PUR_Test。
获得所述阈值电压检测值后，比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第一上拉晶体管PUL和第二上拉晶体管PUR失效。
以所述第一上拉晶体管PUL为例，获得所述第一阈值电压检测值Vth，PUL_Test后，比较所述第一阈值电压检测值Vth，PUL_Test和阈值电压参考值，当所述第一阈值电压检测值Vth，PUL_Test和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第一上拉晶体管PUL失效。
同理，获得所述第二阈值电压检测值Vth，PUR_Test后，比较所述第二阈值电压检测值Vth，PUR_Test和阈值电压参考值，当所述第二阈值电压检测值Vth，PUR_Test和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第二上拉晶体管PUR失效。
本实施例中，所述预设差值为75mV为125mV。
相应的，本发明还提供一种SRAM单元的检测系统。参考图4，示出了本发明SRAM单元的检测系统一实施例的功能框图。
所述SRAM单元的检测系统包括：前述的SRAM单元510；与所述SRAM单元510相连的计算单元520，用于将所述SRAM单元510的第一输出电流IL和第二输出电流IR之和除以二，获得输出电流检测值，并根据上拉晶体管的阈值电压与输出电流之间的关系式，获得所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的阈值电压检测值；与所述计算单元520相连的判断单元530，用于提供上拉晶体管的阈值电压参考值，并比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第一上拉晶体管PUL和所述第二上拉晶体管PUR失效。
对所述SRAM单元510的详细描述可参考前述本发明SRAM单元的实施例中的相应描述，在此不再赘述。
本实施例中，所述计算单元520用于将所述第一输出电流IL和第二输出电流IR之和除以二，以获得输出电流检测值。由于所述第一上拉晶体管PUL和所述第二上拉晶体管PUR为对称结构，因此可视为所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的结构和性能相同，相应的，可视为所述第一上拉晶体管PUL和所述第二上拉晶体管PUR的输出电流值均为所述输出电流检测值。
需要说明的是，由于所述第一节点A和第三节点B为接地，因此所述第一上拉晶体管PUL和第二上拉晶体管PUR均处于饱和区(Saturation Region)。此时，上拉晶体管的阈值电压与输出电流之间具有关系式，所述关系式为晶体管饱和电流(Idsat)公式。
具体地，所述第一上拉晶体管PUL的阈值电压Vth，PUL与所述第一输出电流IL之间具有第一关系式，所述第一关系式为：IL＝1/2*Kp*(Vdd-Vth，PUL)^2*(1+λp*Vdd)；同理，所述第二上拉晶体管PUR的阈值电压Vth，PUR与所述第二输出电流IR之间具有第二关系式，所述第二关系式为IR＝1/2*Kp*(Vdd-Vth，PUR)^2*(1+λp*Vdd)。
因此，所述计算单元520还用于将所述输出电流检测值代入至所述第一关系式中，以获得所述第一上拉晶体管PUL的第一阈值电压检测值Vth，PUL_Test；将所述输出电流检测值代入至所述第二关系式中，以获得所述第二上拉晶体管PUR的第二阈值电压检测值Vth，PUR_Test。
本实施例中，由于所述输出电流检测值为所述第一输出电流IL和所述第二输出电流IR之和的一半，即输出电流检测值＝(第一输出电流IL+第二输出电流IR)/2，因此所述Vth，PUL_Test＝Vth，PUR_Test。
对获得所述输出电流检测值和上拉晶体管的阈值电压检测值方法的详细描述，可参考前述本发明SRAM单元的检测方法的实施例中的相应描述，在此不再赘述。
获得所述阈值电压检测值后，通过判断单元530比较所述阈值电压检测值和阈值电压参考值，当所述阈值电压检测值和阈值电压参考值之间差值的绝对值大于预设差值时，判定所述第一上拉晶体管PUL和第二上拉晶体管PUR失效。本实施例中，所述预设差值为75mV为125mV。
本实施例中，对判定所述第一上拉晶体管PUL和第二上拉晶体管PUR是否失效的具体描述，可参考前述本发明SRAM单元的检测方法的实施例中的相应描述，在此不再赘述。
参考图5，示出了本发明SRAM器件一实施例的电路图。相应的，本发明还提供一种SRAM器件。
结合参考图2，所述SRAM器件包括：呈矩阵排列的多个存储模块600，所述存储模块包括存储单元和传送单元；所述存储单元包括第一反相器和第二反相器；所述第一反相器包括第一上拉晶体管PUL和第一下拉晶体管PDL，所述第一上拉晶体管PUL的漏极和所述第一下拉晶体管PDL的源极电连接，且所述第一上拉晶体管PUL的漏极和所述第一下拉晶体管PDL的源极的连接点为第一节点A，所述第一上拉晶体管PUL的栅极和所述第一下拉晶体管PDL的栅极电连接，且所述第一上拉晶体管PUL的栅极和所述第一下拉晶体管PDL的栅极的连接点为第二节点C；所述第二反相器包括第二上拉晶体管PUR和第二下拉晶体管PDR，所述第二上拉晶体管PUR的漏极和所述第二下拉晶体管PDR的源极电连接，且所述第二上拉晶体管PUR的漏极和所述第二下拉晶体管PDR的源极的连接点为第三节点B，所述第二上拉晶体管PUR的栅极和所述第二下拉晶体管PDR的栅极电连接，且所述第二上拉晶体管PUR的栅极和所述第二下拉晶体管PDR的栅极的连接点为第四节点D；所述第二节点C与所述第三节点B电连接，所述第一节点A与所述第四节点D电连接；所述传送单元包括第一传送门晶体管PGL和第二传送门晶体管PGR，所述第一传送门晶体管PGL的漏极与所述第一节点A电连接，所述第二传送门晶体管的漏极与所述第三节点B电连接；多根字线WL，每一根字线WL与所述矩阵中同一行的所述第一传送门晶体管PGL和第二传送门晶体管PGR的栅极对应电连接；多根位线(未标示)，包括多根交替排布的第一位线BL和第二位线BLb，每一根第一位线BL与所述矩阵中同一列的所述第一传送门晶体管PGL的源极对应电连接，每一根第二位线BLb与所述矩阵中同一列的所述第二传送门晶体管PGR的源极对应电连接；与所述多根位线电连接的驱动单元300，所述驱动单元300用于通过所述位线和所述传送单元同时向所述第二节点C和所述第四节点D加载低电平；与所述多根位线电连接的读取单元200，所述读取单元200用于通过所述位线和所述传送单元读取所述第一上拉晶体管PUL的第一输出电流IL以及所述第二上拉晶体管PUR的第二输出电流IR之和。
本实施例中，所述SRAM器件包括呈矩阵排列的多个重复存储模块600，相应的，所述多个存储模块600具有相同结构，每一个存储模块600包括存储单元和传送单元。
所述存储单元用于存储数据。本实施例中，以所述存储模块600为6T SRAM结构为例，所述存储单元包括第一反相器(未标示)和第二反相器(未标示)，且所述第一反相器和第二反相器为对称结构。其中，所述第一反相器包括第一上拉晶体管PUL和第一下拉晶体管PDL；所述第二反相器包括第二上拉晶体管PUR和第二下拉晶体管PDR。
本实施例中，所述传送单元包括第一传送门晶体管PGL和第二传送门晶体管PGR。
具体地，所述第一上拉晶体管PUL和所述第二上拉晶体管PUR为对称结构，所述第一下拉晶体管PDL和所述第二下拉晶体管PDR为对称结构，所述第一传送门晶体管PGL和所述第二传送门晶体管PGR为对称结构。
本实施例中，所述第一上拉晶体管PUL和第二上拉晶体管PUR为PMOS，所述第一下拉晶体管PDL、第二下拉晶体管PDR、第一传送门晶体管PGL和第二传送门晶体管PGR为NMOS。
需要说明的是，所述SRAM单元还包括工作电压电源Vdd以及公共电压电源Vss；所述第一上拉晶体管PUL和第二上拉晶体管PUR的源极均与所述工作电压电源Vdd电连接，所述第一下拉晶体管PDL和第二下拉晶体管PDR的漏极均与所述公共电压电源Vss电连接。所述工作电压电源Vdd的电压值大于所述公共电压电源Vss的电压值，所述公共电压电源Vss还可以是接地端(GND)。
对所述存储单元和传送单元的详细描述可参考前述本发明SRAM单元的实施例中的相应描述，在此不再赘述。
本实施例中，每一根字线WL与所述矩阵中同一行的所述第一传送门晶体管PGL和第二传送门晶体管PGR的栅极对应电连接；每一根第一位线BL与所述矩阵中同一列的所述第一传送门晶体管PGL的源极对应电连接，每一根第二位线BLb与所述矩阵中同一列的所述第二传送门晶体管PGR的源极对应电连接。
也就是说，位于所述矩阵中同一列的多个第一传送门晶体管PGL共用一根第一位线BL，位于所述矩阵中同一列的多个第二传送门晶体管PGR共用一根第二位线BLb，位于所述矩阵中同一行的多个第一传送门晶体管PGL和第二传送门晶体管PGR共用一根字线WL。
相应的，所述驱动单元300与所述多根位线电连接，所述读取单元200与所述多根位线电连接。即所述多个存储模块600共用一个驱动单元300和读取单元200。
所述驱动单元300用于通过所述位线和所述传送单元(未标示)同时向所述第二节点C和所述第四节点D加载低电平，所述读取单元200用于通过所述位线和所述传送单元(未标示)读取所述第一上拉晶体管PUL的第一输出电流IL以及所述第二上拉晶体管PUR的第二输出电流IR之和。
对所述字线WL、位线、驱动单元300和读取单元200的详细描述可参考前述本发明SRAM单元的实施例中的相应描述，在此不再赘述。
需要说明的是，所述SRAM器件中的存储模块600不仅可用于进行检测，还用于进行正常运作。为了避免对SRAM器件的正常运作产生不良影响，所述SRAM器件还包括：用于电连接所述驱动单元300和多根位线的多个第一使能单元(未标示)，所述多个第一使能单元与所述多个存储模块600一一对应且与所对应存储模块600的位线电连接；用于电连接所述读取单元200和多位线的多个第二使能单元(未标示)，所述多个第二使能单元与所述多个存储模块600一一对应且与所对应存储模块600的位线电连接；同时与所述多个第一使能单元和多个第二使能单元电连接的选择单元100。
相应的，所述第一使能单元的数量与所述存储模块600的数量相等，所述第二使能单元的数量与所述存储模块600的数量相等。
本实施例中，所述SRAM器件包括矩阵排列的多个重复结构的存储模块600，所述选择单元100用于寻址，通过所述选择单元100可以确定待检测存储模块600在所述矩阵中的行地址和列地址，从而确定待检测存储模块600在所述矩阵中的具体地址。
所述选择单元100还用于同时控制同一存储模块600所对应的所述第一使能单元和第二使能单元的同时开启或同时关断。具体地，确定待检测存储模块600在所述矩阵中的具体地址后，所述选择单元100用于开启待检测存储模块600所对应的第一使能单元和第二使能单元，关断剩余存储模块600所对应的第一使能单元和第二使能单元。
所述第一使能单元用于控制所述驱动单元300同时向待检测存储模块600所对应的所述第二节点C和第四节点D加载低电平；所述第二使能单元用于控制所述读取单元200读取待检测存储模块600所对应的所述第一上拉晶体管PUL的第一输出电流IL以及第二上拉晶体管PUR的第二输出电流IR之和。
因此，通过所述第一使能单元和选择单元100，可以避免所述存储模块600长期受到所述驱动单元300的影响，还可以避免所述读取单元200同时获取多个存储模块600所对应的第一输出电流IL和第二输出电流IR之和；所述第二使能单元和选择单元100用于读取待检测存储模块600所对应的第一输出电流IL和第二输出电流IR之和。
本实施例中，所述第一使能单元包括第一晶体管T1，所述第二使能单元包括第二晶体管T2，且所述第一晶体管T1和第二晶体管T2的晶体管类型相同。因此，所述选择单元100还用于控制同一存储模块600所对应的所述第一晶体管T1和第二晶体管T2的同时开启或者同时关断。
相应的，所述第一晶体管T1和第二晶体管T2和所述矩阵中的存储模块600一一对应，即所述第一晶体管T1的数量与所述存储模块600的数量相等，所述第二晶体管T2的数量和所述存储模块600的数量相等。
具体地，所述选择单元100确定待检测存储模块600在所述矩阵中的具体地址后，还用于开启所述具体地址所对应存储模块600的第一晶体管T1和第二晶体管T2，关断剩余存储模块600所对应的第一晶体管T1和第二晶体管T2。
本实施例中，所述第一晶体管T1和第二晶体管T2均为PMOS。在其他实施例中，所述第一晶体管和第二晶体管均为NMOS。其中，当所述选择单元100用于提供高电位时，则所述第一晶体管T1和第二晶体管T2均为NMOS，当所述选择单元100用于提供低电位时，则所述第一晶体管T1和第二晶体管T2均为PMOS。
具体地，所述第一晶体管T1包括第一栅极、第一源极和第一漏极，所述第二晶体管T2包括第二栅极、第二源极和第二漏极；所述第一栅极和第二栅极均与所述选择单元100电连接；所述第一源极与所述驱动单元300电连接；所述第一漏极与所对应存储模块600的所述第一位线BL和第二位线BLb电连接；所述第二源极与所对应存储模块600的所述第一位线BL和第二位线BLb电连接；所述第二漏极与所述读取单元200电连接。
本实施例中，当所述选择单元100确定待检测存储模块600在所述矩阵中的具体地址后，开启所对应存储模块600的第一晶体管T1和第二晶体管T2，所述驱动单元300可通过待检测存储模块600的第一晶体管T1、第一位线BL和第一传送门晶体管PGL向所述第四节点D加载低电平，以开启所述第一上拉晶体管PUL；所述驱动单元300还可通过所述待检测存储模块600的第一晶体管T1、第二位线BLb和第二传送门晶体管PGR向所述第二节点C加载低电平，以开启所述第二上拉晶体管PUR，从而达到使所述第一上拉晶体管PUL输出第一输出电流IL、使所述第二上拉晶体管PUR输出第二输出电流IR的目的，并通过所述读取单元200读取所述第一输出电流IL和第二输出电流IR之和。
因此，通过本实施例所述SRAM器件，可以实现对所述SRAM器件中各个存储模块600的检测。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。