本发明涉及非易失性存储器领域，具体涉及的是一种改进的差分架构etoxflash存储单元及存储器。
背景技术：
一般而言，flash（快闪）是一种非易失性的半导体存储器，它被设计用来执行可编程只读存储器eprom的编程方法以及电可擦除可编程只读存储器eeprom的擦写方法。flash具有存储容量大、数据保存时间长的特点，其擦写次数多达10万次，数据更新速度比eeprom要快很多，在断电的情况下也能保存数据，常用来保存一些重要的配置信息。近年来，快闪存储器被广泛地应用于数字电视、可携式数字摄像机、移动电话、数码相机、电脑、网络服务器等等领域。
1984年，masuoka等人首次提出flash的概念，即通过按块（sector）擦除，按位写编程来实现了快闪擦除的高速度，并消除了eeprom中必有的选择管。flash存储器出现以后，以其高编程速度、高集成度和优越的性能迅速得到发展。1985年，exel公司提出源极擦除的叠栅式结构，大大缩小了单元面积。1988年，intel提出了经典的etox结构，至今，大部分新的结构都是从它的基础上发展而来。
etox结构如图1所示。存储单元只有一个n型浮栅晶体管。所述浮栅晶体管包含四个端口，分别为源端、漏端、控制栅端、p型衬底。etoxflash技术是采用特殊的浮栅场效应管作为存储单元。这种场效应管的结构与普通场效应管有很大区别。它具有两个栅极，一个如普通场效应管栅极一样，用导线引出，称为“选择栅”；另一个则处于二氧化硅的包围之中不与任何部分相连，这个不与任何部分相连的栅极称为“浮栅”。通常情况下，浮栅不带电荷，则场效应管处于不导通状态，场效应管的漏极电平为高，则表示数据1。编程时，场效应管的漏极和选择栅上都加上较高的编程电压，源极则接地。由于漏极接了很高的正电压，而cell的沟道很短，因而漏极的高电压在源漏的沟道间产生了平行沟道方向的横向强沟道电场，把电子从源极吸向漏极。在漏极附近，其中的一些沟道电子运动加快变“热”，这些被横向强沟道电场加速的热电子在沟道中运行时轰击沟道中的原子产生大量的电子空穴对。同样的，控制栅上也加了非常高的正电压，在栅和衬底之间形成了垂直于沟道方向的纵向强电场，使得那些被热电子轰击出来的大量电子空穴对中的电子在垂直于沟道的方向上被加速，这些大量的电子获得足够的能量之后就很可能有一部分可以穿越很薄的沟道氧化层注入到浮栅上，使浮栅存储了一定量的负电荷。而两个栅之间的氧化层较厚，可以确保这些注入的电子不被泄放掉。这样就使得信息得以保存。擦除时，源极加上较高的编程电压，选择栅接地，漏极开路。根据隧道效应和量子力学的原理，浮栅上的电子将穿过势垒到达源极，浮栅上没有电子后，就意味着信息被擦除了。
在etox结构的基础上，美国专利us7348237b2基于其堆叠栅结构，提出了一种垂直栅结构的存储单元。这种结构的存储单元所占面积很小，每个管子只占2f,比传统的etoxflash占用面积小一倍，增加了储存密度，提升了存储速度。1992年，janvanhoudt等人提出了ssi注入的分离栅结构，利用ssi注入的高编程效率来提高编程速度。
在etox结构的基础上，美国专利us6642573和us6617639提出了使用高k介质材料形成介质层的方法。这种介质材料可以有效地增加电容耦合比，减小施加到浮栅的电压损耗，减小漏电流，提高电性能。
在etox结构的基础上，美国专利us6980472提出了2tpflash存储单元。2t器件采用存储管与选择管串联的结构，通过引入选择管对阵列中不需访问的器件单元进行彻底关断，从而优化1t器件的过擦除问题。
可以说，现有的flash主流技术还是以etox技术为基础的浮栅型flash技术。但是随着cmos工艺的进步，器件的尺寸不断缩小，flash存储器也和其他半导体器件一样面临可靠性的问题。我们可以通过改进flash制造工艺、研究新的编程机制和新的flash结构来提高flash存储器的擦写的可靠性。但是flash读操作时的稳定性，一直被大家所忽略。
随着尺寸的缩小，etoxflash存储器的不同存储状态（0和1之间）的可区分范围越来越小，这就需要更加精确的参考电路来实现对存储器的准确读取，而参考电路设计复杂且容易出现匹配性问题，从而造成电路出错，影响flash存储器的功能。
有鉴于此，有必要提出一种改进的etoxflash存储单元结构来优化这些问题。
技术实现要素：
本发明的发明目的是提供一种改进的差分架构etoxflash存储单元及存储器，其包括一pbti恢复电路，不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少pbti的影响。
为达到上述发明目的，本发明采用的技术方案是：一种改进的差分架构etoxflash存储单元，包括对称分布的浮栅晶体管m1和浮栅晶体管m2，
所述浮栅晶体管m1和浮栅晶体管m2上接源线sl控制电路模块，所述浮栅晶体管m1和浮栅晶体管m2下接位线bl控制电路模块和灵敏放大电路模块，所述浮栅晶体管m1和浮栅晶体管m2的源极分别作为存储单元的两根源线sl1和sl2；所述浮栅晶体管m1和浮栅晶体管m2的漏极分别作为存储单元的两根位线bl1和bl2；所述浮栅晶体管m1和浮栅晶体管m2的第二层栅极作为存储单元的控制栅cg1和cg2；
还包括跨接在控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间的pbti恢复电路。
上文中，所述etoxflash存储单元是只采用nmos管实现的存储单元，而ram在编程和擦除操作中，需要很高的正负电平来提供电压，这种情况下，nmos管正常工作时将经受很严重的正偏压温度不稳定效应（pbti:positivebiastemperatureinstability）影响，因此，发明中提供了一种简单的pbti恢复电路。
优选地，所述pbti恢复电路包括晶体管mm1、晶体管mm0、反相器iv0以及传输门tg1；
所述晶体管mm0的源极连接到gnd，栅极连接输入使能信号en，漏极连接到浮栅晶体管m1和浮栅晶体管m2的控制栅cg1和cg2的公共端，衬底连接到gnd；
所述晶体管mm1的源极连接到vdd，栅极连接输入控制信号enb，漏极连接到位线bl1和bl2的公共端，衬底连接到vdd；
所述反相器iv0的输入端连接输入使能信号en，输出端连接输出控制信号enb，
所述传输门tg1的上端接控制信号enb，下端接使能信号en，左端接wl，右端分别接浮栅晶体管m1和浮栅晶体管m2的控制栅cg1和cg2。
优选地，所述晶体管mm1为pmos管，所述晶体管mm0为nmos管。
优选地，所述浮栅晶体管m1和浮栅晶体管m2均为nmos管。
优选地，所述源线sl控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线bl控制电路放大模块包括第二编译码电路；
所述灵敏放大电路模块用于读取数据。
一种改进的差分架构etoxflash存储器，其包括pbti恢复电路、buf电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~5所述的存储单元，所述pbti恢复电路经buf电路分别跨接在各存储单元的控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
1．本发明在传统etoxflash存储单元的基础上，采用差分结构，读取时两条支路对比输入差分放大器，优化了采用基准电路带来的读准确性问题，极大地提高了读取的稳定性，降低了对传统etoxflash管子尺寸的要求；
2．本发明增加了pbti恢复电路，能够有效改善pbti效应的影响，极大的增加了存储单元的可靠性及存储寿命。
附图说明
图1是背景技术中传统的etoxflash存储单元结构示意图。
图2是本发明实施例一的改进的差分架构etoxflash存储单元。
图3是本发明实施例一的存储器的结构示意图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例一：
参见图2所示，一种改进的差分架构etoxflash存储单元，包括对称分布的浮栅晶体管m1和浮栅晶体管m2，
所述浮栅晶体管m1和浮栅晶体管m2上接源线sl控制电路模块，所述浮栅晶体管m1和浮栅晶体管m2下接位线bl控制电路模块和灵敏放大电路模块，所述浮栅晶体管m1和浮栅晶体管m2的源极分别作为存储单元的两根源线sl1和sl2；所述浮栅晶体管m1和浮栅晶体管m2的漏极分别作为存储单元的两根位线bl1和bl2；所述浮栅晶体管m1和浮栅晶体管m2的第二层栅极作为存储单元的控制栅cg1和cg2；
还包括跨接在控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间的pbti恢复电路。
上文中，所述etoxflash存储单元是只采用nmos管实现的存储单元，而ram在编程和擦除操作中，需要很高的正负电平来提供电压，这种情况下，nmos管正常工作时将经受很严重的正偏压温度不稳定效应（pbti:positivebiastemperatureinstability）影响，因此，发明中提供了一种简单的pbti恢复电路。
本实施例中，所述pbti恢复电路包括晶体管mm1、晶体管mm0、反相器iv0以及传输门tg1，并辅以电源电压vdd和地电压gnd；
所述晶体管mm0的源极连接到gnd，栅极连接输入使能信号en，漏极连接到浮栅晶体管m1和浮栅晶体管m2的控制栅cg1和cg2的公共端，衬底连接到gnd；
所述晶体管mm1的源极连接到vdd，栅极连接输入控制信号enb，漏极连接到位线bl1和bl2的公共端，衬底连接到vdd；
所述反相器iv0的输入端连接输入使能信号en，输出端连接输出控制信号enb，
所述传输门tg1的上端接控制信号enb，下端接使能信号en，左端接wl，右端分别接浮栅晶体管m1和浮栅晶体管m2的控制栅cg1和cg2。
当使能信号en保持低电平时，晶体管mm1和晶体管mm0都保持关断状态，pbti恢复电路不工作。当存储单元执行过编程或者擦除操作后，浮栅晶体管m1和浮栅晶体管m2的栅极和源极保持了一段时间的高压反差，从而受到强烈的pbti效益影响，直接影响两个浮栅晶体管的使用寿命及性能，而这时如果启动pbti恢复电路，即使能信号en施加高电平vdd，则晶体管mm1工作，迅速对位线bl充电，拉升其电平；同时晶体管mm0工作，电路对控制栅cg放电，迅速将其拉至gnd，这样有效地加速了浮栅晶体管m1和浮栅晶体管m2的pbti效应恢复速度，有效抑制了nmos管阈值电压的正向漂移，提高了电平转换电路的性能与可靠性。
所述晶体管mm1为pmos管，所述晶体管mm0为nmos管。
所述浮栅晶体管m1和浮栅晶体管m2均为nmos管。
所述源线sl控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线bl控制电路放大模块包括第二编译码电路；
所述灵敏放大电路模块用于读取数据。
参见图3所示，在每一个存储单元中添加pbti恢复电路不可能实现，因为这会加倍增加存储器的面积。因而在实际运用中，我们可以共享使用pbti恢复电路，将pbti电路抽离，修改恢复电路器件的尺寸，添加buf电路增强驱动能力，在驱动能力满足的基础上，我们可以用恢复电路同时驱动选中块的存储单元，同时恢复各存储单元的选通管，提高存储单元的使用寿命及稳定性。
具体为，一种改进的差分架构etoxflash存储器，其包括pbti恢复电路、buf电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~5所述的存储单元，所述pbti恢复电路经buf电路分别跨接在各存储单元的控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间。
本发明的工作原理为：编程操作时，在控制栅cg端加上一个编程高压vpp1，源线sl1接0，源线sl2接一个低于vpp1的高电压vpp2，位线bl1、bl2浮空，这时右边m2支路工作，由于控制栅cg和源线sl2分别接了很高的正电压vpp1和vpp2，根据沟道热电子注入原理，电子被选择性地注入m2的浮栅fg2中，数据0被写入，同时，由于源线sl1接了0，电子没有被注入m1的浮栅fg1中，存储数据依然为1，这时我们定义整体差分存储架构被写入0。同理，如果控制栅cg端施加电压vpp1，源线sl1接高电压vpp2，源线sl2接0，则m1浮栅有电子注入而m2浮栅电荷不变，我们定义整体差分存储架构被写入1。
读取操作时，在控制栅cg上施加一个读取电压vcc（大于没有电子注入时的浮栅管vth），源线sl接低电平，位线bl接一个电压vss，浮栅fg在没有电子的状态下（数据为1）下，源极和漏极之间由于大量的电子流动，就会产生电流;而浮栅fg有电子的状态（数据位0）下，沟道中传导的电子就会减少，因为施加在栅极的电压被浮栅fg电子吸收后，很难对沟道产生影响。把两条支路电流i1和i2输入灵敏放大器，如果i1>i2，则读出0；如果i1<i2，则读出1。
擦除操作时，控制栅cg端上加上一个负高压vnp，在衬底加上相应的高电压vpp3，源线sl也接vpp3，位线bl浮接，根据隧道效应和量子力学的原理，浮栅fg上的电子将穿过势垒到达源极，浮栅fg上没有电子后，就意味着信息被擦除了。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对上述实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的上述实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。