占空比校正电路及方法与流程

本申请要求2016年12月21日提交的申请号为10-2016-0175283的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本发明的示例性实施例涉及一种占空比校正电路和占空比校正方法。

背景技术：

已经开发了双倍数据速率(DDR)技术以通过允许存储系统与时钟信号的上升沿和下降沿同步地操作来改善存储系统的带宽。在DDR中，时钟信号的占空比是维持最大时序裕量的重要因素。

当时钟信号的占空比不是精确的50％时，对应于从50％的偏移的误差可以降低DDR存储系统的时序裕量。因此，存在需要能够补偿由于进程、电压或温度(PVT)变化而引起的占空比失真的电路。因此，存储系统通常可以包括用于校正存储系统中的时钟信号的占空比的占空比校正电路。传统的占空比校正电路需要很长时间来校正占空比，并且为了占空比校正而消耗大量的电流或功率。

技术实现要素：

各种实施例涉及一种能够减少占空比校正时间和功耗的占空比校正电路和占空比校正方法。占空比校正电路可以仅在预设时段期间使用目标时钟和延迟时钟来执行占空比校正操作。

根据本发明的实施例，占空比校正电路包括：延迟时钟发生单元，其适用于通过将目标时钟延迟不同的延迟值来产生多个延迟时钟；上行/下行信号发生单元，其适用于从多个延迟时钟中选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟，并且根据目标时钟的第二部分的长度和选中的延迟时钟的第一部分的长度来产生上行/下行信号；占空比控制码发生单元，其适用于响应于上行/下行信号来产生占空比控制码；占空比调整单元，其适用于通过根据占空比控制码而调整源时钟的占空比来产生占空比校正时钟；以及控制单元，其适用于在占空比校正时段期间使能延迟时钟发生单元，以及在除了占空比校正时段之外的时段期间禁止延迟时钟发生单元。

根据本发明的实施例，占空比校正方法包括：选择源时钟和占空比校正时钟中的一个作为目标时钟；通过将目标时钟延迟不同的延迟值来产生多个延迟时钟；从多个延迟时钟中选择具有与目标时钟的第一部分相对应的延迟值的延迟时钟；根据目标时钟的第二部分的长度和选中的延迟时钟的第一部分的长度来产生上行/下行信号；响应于上行/下行信号来产生占空比控制码；以及通过根据占空比控制码而调整源时钟的占空比来产生占空比校正时钟。

附图说明

图1是示出根据本发明的实施例的占空比校正电路的框图。

图2是示出图1所示的延迟时钟发生单元的示例性配置的电路图。

图3A和图3B是描述图2所示的延迟时钟发生单元的操作的波形图。

图4是示出图1所示的上行/下行信号发生单元的示例性配置的框图。

图5是示出图4所示的时钟选择单元的示例性配置的框图。

图6A至图6C是描述图5所示的时钟选择单元的操作的波形图。

图7A和图7B是描述图4所示的时钟组合单元的操作的波形图。

图8是示出图1所示的占空比控制码发生单元的示例性配置的框图。

图9是示出图1所示的第一占空比调整单元的电路图。

图10是示出图1所示的控制单元的示例性配置的框图。

图11是描述图10所示的控制单元的操作的波形图。

图12是根据本发明的实施例的占空比校正方法的流程图。

具体实施方式

下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且将向本领域技术人员充分地传达本发明的范围。贯穿本发明，在本发明的各种附图和实施例中，相同的附图标记表示相同的部件。

图1是示出根据本发明的实施例的占空比校正电路100的框图。

参考图1，占空比校正电路100可以包括目标时钟选择单元110、延迟时钟发生单元120、上行/下行信号发生单元130、占空比控制码发生单元140、第一占空比调整单元150以及控制单元160。在占空比校正电路100之外，可以提供第二占空比调整单元170。此后，虽然占空比校正时段可以包括两个或更多个校正周期，但是为了描述，将举例说明占空比校正时段包括两个校正周期的情况。

目标时钟选择单元110可以选择源时钟SCK和占空比校正时钟DCK中的一个来输出目标时钟TCK。目标时钟选择单元110可以在占空比校正时段的两个或更多个校正周期之中的第一校正周期中选择源时钟SCK作为目标时钟TCK，并且在第一校正周期之后的任何剩余校正周期中选择占空比校正时钟DCK作为目标时钟TCK。

在图1的占空比校正电路100中，占空比校正时段可以包括第一校正周期和第二校正周期。因此，目标时钟选择单元110可以在第一周期信号1stCYC被激活的第一校正周期中选择源时钟SCK作为目标时钟TCK，并且在第二周期信号2ndCYC被激活的第二校正周期中选择占空比校正时钟DCK作为目标时钟TCK。

在占空比校正信号DCC_EN被激活的占空比校正时段期间，延迟时钟发生单元120可以通过将目标时钟TCK延迟不同的延迟值来产生多个延迟时钟DEL_CK0至DEL_CKn，其中n是自然数。多个延迟时钟DEL_CK0至DEL_CKn可以具有彼此不同的延迟值，并且延迟值可以被设置为从第一延迟时钟DEL_CK0到第(n+1)延迟时钟DEL_CKn增大。即，延迟时钟DEL_CK0至DEL_CKn的相位可以被延迟从第一延迟时钟DEL_CK0到第(n+1)延迟时钟DEL_CKn增大的延迟值。延迟时钟发生单元120可以在除了占空比校正时段之外的时段(该时段中占空比校正信号DCC_EN被去激活)中被禁止，并且去激活所有的延迟时钟DEL_CK0至DEL_CKn。

上行/下行信号发生单元130可以从多个延迟时钟DEL_CK0至DEL_CKn中选择具有与目标时钟TCK的第一部分相对应的延迟值的延迟时钟，并且根据选中的延迟时钟的第一部分的长度和目标时钟TCK的第二部分的长度来产生上行/下行信号UP/DN。

作为参考，第一部分可以与时钟信号的高电平部分相对应，而第二部分可以与时钟信号的低电平部分相对应。可选地，第一部分可以与时钟信号的低电平部分相对应，而第二部分可以与时钟信号的高电平部分相对应。下面，为了描述，将举例说明前一种情况。此外，当第一部分和第二部分的总和与时钟信号的一个周期相对应并且时钟信号的该周期被恒定地保持时，可以互补地调整第一部分的长度和第二部分的长度。即，第一部分的长度可以被表示为“时钟信号的一个周期-第二部分的长度”，而第二部分的长度可以被表示为“时钟信号的一个周期-第一部分的长度”。因此，当第一部分的长度增大时，第二部分的长度可以减小，而当第一部分的长度减小时，第二部分的长度可以增大。

当目标时钟TCK的第二部分(例如，低电平部分)的长度比选中的延迟时钟的第一部分(例如，高电平部分)的长度短时，上行/下行信号发生单元130可以产生上行/下行信号UP/DN，以减小占空比校正时钟DCK的第一部分的长度。此外，当目标时钟TCK的第二部分的长度比选中的延迟时钟的第一部分的长度长时，上行/下行信号发生单元130可以产生上行/下行信号UP/DN，以增大占空比校正时钟DCK的第一部分的长度。当没有从多个延迟时钟DEL_CK0至DEL_CKn中选择延迟时钟时，上行/下行信号发生单元130可以激活取消选择信号N_SEL。

作为参考，根据设计，当上行/下行信号UP/DN处于高电平时，占空比校正时钟DCK的第一部分的长度可以减小，而当上行/下行信号UP/DN处于低电平时，占空比校正时钟DCK的第一部分的长度可以增大。可选地，当上行/下行信号UP/DN处于高电平时，占空比校正时钟DCK的第一部分的长度可以增大，而当上行/下行信号UP/DN处于低电平时，占空比校正时钟DCK的第一部分的长度可以减小。下面，为了描述，将举例说明前一种情况。

占空比控制码发生单元140可以响应于上行/下行信号UP/DN来产生占空比控制码TC<0:m>，其中m是自然数。此时，占空比控制码TC<0:m>可以包括多个比特位TC<0>至TC<m>，并且比特位TC<0>至TC<m>的数量可以等于包括在占空比校正时段中的校正周期的数量。此时，多个比特位TC<0>至TC<m>可以与第一校正周期至第(m+1)校正周期相对应。

占空比控制码发生单元140可以响应于在不同校正周期产生的上行/下行信号UP/DN来确定多个比特位TC<0>至TC<m>的值。占空比控制码发生单元140可以响应于在相应的校正周期产生的上行/下行信号UP/DN来确定相应比特位TC<0>至TC<m>的值。例如，占空比控制码发生单元140可以响应于在第一校正周期产生的上行/下行信号UP/DN来确定第一比特位TC<0>的值，以及占空比控制码发生单元140可以响应于在第二校正周期产生的上行/下行信号UP/DN来确定第二比特位TC<1>的值。

例如，当上行/下行信号UP/DN在第一校正周期中为高电平时，占空比控制码发生单元140可以将第一比特位TC<0>的值设置为高电平，或者当上行/下行信号UP/DN处于低电平时，占空比控制码发生单元140可以将第一比特位TC<0>的值设置为低电平，并且储存第一比特位TC<0>。此外，当上行/下行信号UP/DN在第二校正周期中为高电平时，占空比控制码发生单元140可以将第二比特位TC<1>的值设置为高电平，或者当上行/下行信号UP/DN处于低电平时，占空比控制码发生单元140可以将第二比特位TC<1>的值设置为低电平，并且储存第二比特位TC<1>。

占空比控制码发生单元140可以分别输出与第一校正周期和第二校正周期相对应的被储存的占空比控制码TC<0:1>。

第一占空比调整单元150可以通过根据占空比控制码TC<0:1>而调整源时钟SCK的占空比来产生占空比校正时钟DCK。第一占空比调整单元150可以使用根据占空比控制码TC<0:1>确定的上拉驱动能力和下拉驱动能力而通过执行上拉驱动和下拉驱动来产生占空比校正时钟DCK。第一占空比调整单元150可以通过在第一比特位TC<0>和第二比特位TC<1>处于高电平时增大下拉驱动能力或者在第一比特位TC<0>和第二比特位TC<1>处于低电平时增大上拉驱动能力来调节占空比校正时钟DCK的占空比。

作为参考，随着下拉驱动能力增大，高电平部分的长度可以减小，同时低电平部分的长度增大，而随着上拉驱动能力增大，高电平部分的长度可以增大，同时低电平部分的长度减小。

在上述示例中，当第一比特位TC<0>或第二比特位TC<1>的值处于高电平时，第一占空比调整单元150可以增大占空比校正时钟DCK的低电平部分(或减小占空比校正时钟DCK的高电平部分)，而当第一比特位TC<0>或第二比特位TC<1>的值处于低电平时，第一占空比调整单元150可以增大占空比校正时钟DCK的高电平部分(或减小占空比校正时钟DCK的低电平部分)。此时，响应于第一比特位TC<0>而被调整的上拉驱动能力或下拉驱动能力以及响应于第二比特位TC<1>而被调整的上拉驱动能力或下拉驱动能力可以彼此相等或彼此不同。

控制单元160可以在占空比校正时段期间使能延迟时钟发生单元120，而在除了占空比校正时段之外的时段期间禁止延迟时钟发生单元120。基于通过对源时钟SCK进行计数而得到的结果，控制单元160可以产生用于设置占空比校正时段的占空比校正信号DCC_EN、用于设置第一校正周期的第一周期信号1stCYC以及用于设置第二校正周期的第二周期信号2ndCYC。控制单元160可以在预定时段中分别激活占空比校正信号DCC_EN、第一周期信号1stCYC以及第二周期信号2ndCYC。当取消选择信号N_SEL被激活时，控制单元160可以去激活占空比校正信号DCC_EN、第一周期信号1stCYC以及第二周期信号2ndCYC中的全部。当起始信号START被激活时，控制单元160可以进入占空比校正时段。

作为参考，第一校正周期和第二校正周期可以被包括在占空比校正时段中，但是彼此不重叠。控制单元160可以激活第一周期信号1stCYC和第二周期信号2ndCYC，使得第一周期信号1stCYC的激活时段和第二周期信号2ndCYC的激活时段被包括在占空比校正信号DCC_EN的激活时段中，但是第一周期信号1stCYC的激活时段和第二周期信号2ndCYC的激活时段彼此不重叠。

第二占空比调整单元170可以具有与第一占空比调整单元150相同的配置，并且通过执行与第一占空比调整单元150相同的操作来产生外部占空比校正时钟EDCK。第二占空比调整单元170可以通过根据由占空比控制码发生单元140产生的占空比控制码TC<0:1>而调整源时钟SCK的占空比来产生外部占空比校正时钟EDCK。占空比校正时钟DCK可以指示用于占空比校正电路100中的占空比校正操作的时钟信号，并且外部占空比校正时钟EDCK可以指示在占空比校正电路100外部的由包括占空比校正电路100的半导体器件使用的时钟信号。

图2是示出图1所示的延迟时钟发生单元120的电路图。

参考图2，延迟时钟发生单元120可以包括与门AND1和多个反相器IN0至IN15。由延迟时钟发生单元120产生的延迟时钟的数量和包括在延迟时钟发生单元120中的反相器的数量可以根据设计来确定。下文中，为了说明，将例示延迟时钟发生单元120产生8个延迟时钟DEL_CK0至DEL_CK7并且包括16个反相器的情况。

与门AND1可以对占空比校正信号DCC_EN和目标时钟TCK执行“与”运算。当占空比校正信号DCC_EN被激活至高电平时，与门AND1可以将目标时钟TCK输出为输出A，而当占空比校正信号DCC_EN被去激活至低电平时，与门AND1可以阻止目标时钟TCK并将输出A去激活至低电平。

多个反相器IN0至IN15可以通过延迟与门AND1的输出A来产生多个延迟时钟DEL_CK0至DEL_CK7。多个延迟时钟DEL_CK0至DEL_CK7中的每个延迟时钟可以从偶数反相器的对应输出(例如，从第二反相器IN1、第四反相器IN3、第六反相器IN5、第八反相器IN7、第十反相器IN9、第十二反相器IN11、第十四反相器IN13以及第十六反相器IN15的输出)来输出。

图3A和图3B是描述图2所示的延迟时钟发生单元120的操作的波形图。

图3A是示出在占空比校正信号DCC_EN被去激活时(“L”)的输出A和多个延迟时钟DEL_CK0至DEL_CK7的第一波形图，而图3B是示出在占空比校正信号DCC_EN被激活时(“H”)的输出A和多个延迟时钟DEL_CK0至DEL_CK7的第二波形图。

参考图3A的第一波形图，当占空比校正信号ECC_EN被去激活时，输出A和多个延迟时钟DEL_CK0至DEL_CK7可以全部被去激活。参考图3B的第二波形图，当占空比校正信号DCC_EN被激活时，输出A可以具有与目标时钟TCK相同的波形图，并且多个延迟时钟DEL_CK0至DEL_CK7可以具有由被设置为从第一延迟时钟DEL_CK0到第八延迟时钟DEL_CK7增大的延迟值来延迟的相位。

图4是示出图1所示的上行/下行信号发生单元130的示例性配置的框图。

参考图4，上行/下行信号发生单元130可以包括时钟选择单元410和时钟组合单元420。

时钟选择单元410可以从多个延迟时钟DEL_CK0至DEL_CK7中选择具有与目标时钟TCK的第一部分(高电平部分)相对应的延迟值的延迟时钟，并且通过延迟目标时钟TCK来产生延迟的目标时钟DEL_TCK。即，时钟选择单元410可以从多个延迟时钟DEL_CK0至DEL_CK7中选择由目标时钟TCK的高电平部分延迟的延迟时钟，并且输出选中的延迟时钟SDEL_CK。此外，时钟选择单元410可以通过将目标时钟TCK延迟执行从多个延迟时钟DEL_CK0至DEL_CK7中选择一个延迟时钟的操作所需的时间来产生延迟的目标时钟DEL_TCK。

时钟组合单元420可以根据由时钟选择单元410选择的延迟的目标时钟DEL_TCK和选中的延迟时钟SDEL_CK来产生上行/下行信号UP/DN。时钟组合单元420可以包括用于对延迟的目标时钟DEL_TCK与选中的延迟时钟SDEL_CK执行“与”运算的与门(未示出)。根据设计，时钟组合单元420可以包括能够对选中的延迟时钟SDEL_CK和延迟的目标时钟DEL_TCK执行“与”运算的各种电路中的一种。

图5是示出图4所示的时钟选择单元410的示例性配置的框图。

参考图5，时钟选择单元410可以包括多个触发器FF0至FF7、多个选择信号发生器510_1至510_7、选择器520、取消选择信号发生器530以及时钟延迟540。

时钟选择单元410可以检测在多个延迟时钟DEL_CK0至DEL_CK7的预设边沿(例如，上升沿)处的目标时钟TCK的逻辑值，并且从多个延迟时钟DEL_CK0至DEL_CK7中选择具有与检测逻辑值DET0至DET7的部分或全部的组合相对应的值的延迟时钟。

多个触发器FF0至FF7可以检测在对应的延迟时钟DEL_CK0至DEL_CK7的上升沿处的目标时钟TCK的逻辑值，并且输出检测逻辑值DET0至DET7。例如，当在延迟时钟DEL_CK0的上升沿处的目标时钟TCK的逻辑值处于高电平时，触发器FF0可以将高电平的逻辑值锁存并输出为检测逻辑值DET0。另一方面，当在延迟时钟DEL_CK0的上升沿处的目标时钟TCK的逻辑值处于低电平时，触发器FF0可以将低电平的逻辑值锁存并输出为检测逻辑值DET0。作为参考，多个触发器FF0至FF7可以包括D触发器。

选择信号发生器510_1至510_7可以通过将检测逻辑值DET0至DET7中的两个或更多个逻辑值组合来产生选择信号SEL1至SEL7。选择信号发生器510_1可以将检测逻辑值DET0和DET1组合，并且在检测逻辑值DET0为高电平而检测逻辑值DET1为低电平的情况下激活选择信号SEL1，或者在其他情况下去激活选择信号SEL1。选择信号发生器510_2可以将检测逻辑值DET0、DET1和DET2组合，并且在检测逻辑值DET0为高电平、检测逻辑值DET1为高电平而检测逻辑值DET2为低电平的情况下激活选择信号SEL2，或者在其他情况下去激活选择信号SEL2。选择信号发生器510_k可以将检测逻辑值DETk-2、DETk-1和DETk组合，并且在检测逻辑值DETk-2为高电平、检测逻辑值DETk-1为高电平而检测逻辑值DETk为低电平的情况下激活选择信号SELk，或者在其他情况下去激活选择信号SELk，其中k是1与7之间的整数。

选择器520可以响应于选择信号SEL1至SEL7而从多个延迟时钟DEL_CK1至DEL_CK7中选择延迟时钟，并且输出选中的延迟时钟SDEL_CK。当选择信号SEL1被激活时，选择器520可以选择延迟时钟DEL_CK1以输出选中的延迟时钟SDEL_CK；当选择信号SEL2被激活时，选择器520可以选择延迟时钟DEL_CK2以输出选中的延迟时钟SDEL_CK；当选择信号SEL3被激活时，选择器520可以选择延迟时钟DEL_CK3以输出选中的延迟时钟SDEL_CK；当选择信号SEL4被激活时，选择器520可以选择延迟时钟DEL_CK4以输出选中的延迟时钟SDEL_CK；当选择信号SEL5被激活时，选择器520可以选择延迟时钟DEL_CK5以输出选中的延迟时钟SDEL_CK；当选择信号SEL6被激活时，选择器520可以选择延迟时钟DEL_CK6以输出选中的延迟时钟SDEL_CK；以及当选择信号SEL7被激活时，选择器520可以选择延迟时钟DEL_CK7以输出选中的延迟时钟SDEL_CK。

取消选择信号发生器530可以产生取消选择信号N_SEL。当选择信号SEL1至SEL7之中的一个或更多个选择信号被激活时，取消选择信号发生器530可以去激活取消选择信号N_SEL，并且当所有选择信号SEL1至SEL7被去激活时，取消选择信号发生器530可以激活取消选择信号N_SEL。

时钟延迟540可以接收目标时钟TCK，并且通过将目标时钟TCK延迟执行由时钟选择单元410从多个延迟时钟DEL_CK0至DEL_CK7中选择一个延迟时钟的操作所需的时间来产生延迟的目标时钟DEL_TCK。

图6A至图6C是描述图5中所示的时钟选择单元410的操作的波形图。

图6A至图6C示出了根据目标时钟TCK的检测逻辑值DET0至DET7来从多个延迟时钟DEL_CK1至DEL_CK7中选择一个延迟时钟的方法，该检测逻辑值DET0至DET7在各个延迟时钟DEL_CK0到DEL_CK7的上升沿R0至R7处被检测到。

图6A表示延迟时钟DEL_CK3被选中的第一示例。

参考图6A，在各个延迟时钟DEL_CK0至DEL_CK3的上升沿R0至R3处检测到的目标时钟TCK的检测逻辑值DET0至DET3分别为1、1、1和0。由于针对DET1和DET2中的每个的检测逻辑值为高电平，而针对DET3的检测逻辑值为低电平，所以选择信号SEL3可以被激活。

图6B表示延迟时钟DEL_CK5被选中的第二示例。

参考图6B，在各个延迟时钟DEL_CK0至DEL_CK5的上升沿R0至R5处检测到的目标时钟TCK的检测逻辑值DET0至DET5分别为1、1、1、1、1和0。由于检测逻辑值DET3为高电平，检测逻辑值DET4为高电平，而检测逻辑值DET5为低电平，所以选择信号SEL5可以被激活。

图6C表示没有在多个延迟时钟DEL_CK0至DEL_CK7之中选择延迟时钟的第三示例。

参考图6C，在各个延迟时钟DEL_CK0至DEL_CK7的上升沿R0至R7处检测到的目标时钟TCK的检测逻辑值DET0至DET7分别为1、1、1、1、1、1、1和1。在这种情况下，由于检测逻辑值不满足用于激活选择信号的条件，因此所有的选择信号可以被去激活，而取消选择信号N_SEL可以被激活。

如图6A至图6C所示，目标时钟TCK的下降沿存在于检测逻辑值DET0至DET7从1变为0的上升沿之间。因此，具有在其处检测逻辑值DET0至DET7从1变为0的上升沿的延迟时钟的延迟值可以与目标时钟TCK的高电平部分相对应。

图7A和图7B是描述图4所示的时钟组合单元420的操作的波形图。

参考图7A和图7B，时钟组合单元420可以通过对选中的延迟时钟SDEL_CK和延迟的目标时钟DET_TCK执行“与”运算来产生上行/下行信号UP/DN。

图7A示出当目标时钟TCK的第一部分(例如，高电平部分)比第二部分(例如，低电平部分)短时的选中的延迟时钟SDEL_CK、延迟的目标时钟DEL_TCK以及上行/下行信号UP/DN。选中的延迟时钟SDEL_CK和延迟的目标时钟DEL_TCK可以具有与目标时钟TCK不同的相位，但是选中的延迟时钟SDEL_CK的第一部分和第二部分以及延迟的目标时钟DEL_TCK的第一部分和第二部分可以具有与目标时钟TCK的第一部分和第二部分相同的长度。因此，由于选中的延迟时钟SDEL_CK的第一部分的长度比延迟的目标时钟DEL_TCK的第二部分的长度短，所以上行/下行信号UP/DN可以通过对选中的延迟时钟SDEL_CK和延迟的目标时钟DEL_TCK的“与”运算来维持低电平。

图7B示出当目标时钟TCK的第一部分(例如，高电平部分)比第二部分(例如，低电平部分)长时的选中的延迟时钟SDEL_CK、延迟的目标时钟DEL_TCK以及上行/下行信号UP/DN。选中的延迟时钟SDEL_CK和延迟的目标时钟DEL_TCK可以具有与目标时钟TCK不同的相位，但是选中的延迟时钟SDEL_CK的第一部分和第二部分以及延迟的目标时钟DEL_TCK的第一部分和第二部分可以具有与目标时钟TCK的第一部分和第二部分相同的长度。因此，由于选中的延迟时钟SDEL_CK的第一部分的长度比延迟的目标时钟DEL_TCK的第二部分的长度长，所以上行/下行信号UP/DN可以通过对选中的延迟时钟SDEL_CK和延迟的目标时钟DEL_TCK的“与”运算来在延迟的目标时钟DEL_TCK的第一部分和选中的延迟时钟SDEL_CK的第一部分彼此重叠的时段期间变成高电平。

图8是示出图1所示的占空比控制码发生单元140的示例性配置的框图。

参考图8，占空比控制码发生单元140可以包括第一比特位储存单元810和第二比特位储存单元820。

第一比特位储存单元810可以在第一周期信号1stCYC被激活时储存上行/下行信号UP/DN，并且输出第一比特位TC<0>。第二比特位储存单元820可以在第二周期信号2ndCYC被激活时储存上行/下行信号UP/DN，并且输出第二比特位TC<1>。

图9是示出图1所示的第一占空比调整单元150的电路图。

参考图9，第一占空比调整单元150可以包括多个晶体管N0至N2和P0至P2。

晶体管N0和P0可以响应于源时钟SCK来驱动输出节点OUT。占空比校正时钟DCK可以从输出节点OUT来产生。当源时钟SCK处于低电平时，晶体管P0可以上拉驱动输出节点OUT，而当源时钟SCK处于高电平时，晶体管N0可以下拉驱动输出节点OUT。

晶体管N1和P1可以响应于占空比控制码TC<0:1>的第一比特位TC<0>来分别上拉驱动或下拉驱动输出节点OUT。当第一比特位TC<0>处于低电平时，晶体管N1可以被关断，而晶体管P1可以被导通以上拉驱动输出节点OUT。当第一比特位TC<0>处于高电平时，晶体管P1可以被关断，而晶体管N1可以被导通以下拉驱动输出节点OUT。

晶体管N2和P2可以响应于占空比控制码TC<0:1>的第二比特位TC<1>来分别上拉驱动或下拉驱动输出节点OUT。当第二比特位TC<1>处于低电平时，晶体管N2可以被关断，而晶体管P2可以被导通以上拉驱动输出节点OUT。当第二比特位TC<1>处于高电平时，晶体管P2可以被关断，而晶体管N2可以被导通以下拉驱动输出节点OUT。

晶体管N0至N2和P0至P2可具有不同的驱动能力。此时，NMOS晶体管N0可以具有最大的驱动能力，NMOS晶体管N2可以具有最小的驱动能力，而NMOS晶体管N1可以具有在NMOS晶体管N0的驱动能力与NMOS晶体管N2的驱动能力之间的驱动能力。此外，PMOS晶体管P0可以具有最大的驱动能力，PMOS晶体管P2可以具有最小的驱动能力，而PMOS晶体管P1可以具有在PMOS晶体管的驱动能力P0与PMOS晶体管P2的驱动能力之间的驱动能力。作为参考，附图标记“VDD”可以表示电源电压。

第二占空比调整单元170可以具有与第一占空比调整单元150相同的配置，并且以与第一占空比调整单元150相同的方式来操作。

图10是示出图1的控制单元160的框图。

参考图10，控制单元160可以包括计数器1010、占空比校正信号发生器1020、第一周期信号发生器1030以及第二周期信号发生器1040。

计数器1010可以在起始信号START被激活时对源时钟SCK进行计数，并且使用计数结果来产生计数信息CT。计数信息CT可以包括具有与对源时钟SCK的计数结果相对应的二进制值的多比特位信号。当取消选择信号N_SEL被激活时，计数器1010可以重置计数信息CT。

当计数信息CT具有起始值时，占空比校正信号发生器1020可以激活占空比校正信号DCC_EN，而当计数信息CT具有结束值时，占空比校正信号发生器1020可以去激活占空比校正信号DCC_EN。

当计数信息CT具有第一起始值时，第一周期信号发生器1030可以激活第一周期信号1stCYC，而当计数信息CT具有第一结束值时，第一周期信号发生器1030可以去激活第一周期信号1stCYC。

当计数信息CT具有第二起始值时，第二周期信号发生器1040可以激活第二周期信号2ndCYC，而当计数信息CT具有第二结束值时，第二周期信号发生器1040可以去激活第二周期信号2ndCYC。

当源时钟SCK每被计数一次而计数信息CT的值增大1时，起始值、结束值、第一起始值、第一结束值、第二起始值以及第二结束值可以具有这样的关系(起始值≤第一起始值＜第一结束值≤第二起始值＜第二结束值≤结束值)。因此，第一周期信号1stCYC的激活时段和第二周期信号2ndCYC的激活时段可以被包括在占空比校正信号DCC_EN的激活时段内，并且第一周期信号1stCYC的激活时段和第二周期信号2ndCYC的激活时段可以被设置为彼此不重叠。在满足上述条件的同时，起始值、结束值、第一起始值、第一结束值、第二起始值以及第二结束值可以根据设计而不同。

图11是描述图10所示的控制单元160的操作的波形图。

图11示出了占空比校正信号DCC_EN在源时钟SCK的11个周期期间被激活且第一周期信号1stCYC和第二周期信号2ndCYC中的每个周期信号在源时钟SCK的五个周期期间被激活的情况。在图11的示例中，起始值可以被设置为0，结束值可以被设置为11，第一起始值可以被设置为0，第一结束值可以被设置为5，第二起始值可以被设置为5以及第二结束值可以被设置为10。

计数信息CT可以具有与图11所示的十进制数相对应的二进制值。例如，当计数信息CT为包含四比特位的多比特位信号时，计数信息CT可以具有分别被表示为十进制数0至15的二进制值0000至1111。

当起始信号START被激活时，可以输出计数信息CT，并且因为计数信息CT的初始值为0，所以占空比校正信号DCC_EN和第一周期信号1stCYC可以被激活。当计数信息CT的值在执行五次计数操作之后变为5时，第一周期信号1stCYC可以被去激活，而第二周期信号2ndCYC可以被激活。然后，当计数信息CT的值在执行五次计数操作之后变为10时，第二周期信号2ndCYC可以被去激活。最后，当计数信息的值在执行一次计数操作之后变为11时，占空比校正信号DCC_EN可以被去激活。

图11示出了取消选择信号N_SEL未被激活的情况。然而，当由于在第一周期信号1stCYC被激活的同时没有选择延迟时钟而使取消选择信号N_SEL被激活时，计数信息CT可以被重置，并且占空比校正信号DCC_EN、第一周期信号1stCYC以及第二周期信号2ndCYC可以全部被去激活。

图1所示的占空比校正电路100可以仅在预定时段期间执行占空比校正操作，使用通过目标时钟产生的时钟信号来直接检测高电平部分或低电平部分的长度，以及产生用于占空比校正的信号。因此，占空比校正电路可以通过相对简单的配置来执行占空比校正，并且最小化占空比校正所需的功耗。

图12是描述根据本发明的实施例的占空比校正方法的流程图。

参考图12，占空比校正方法可以包括时钟选择步骤S1210、延迟时钟发生步骤S1220、上行/下行信号发生步骤S1230、占空比控制码发生步骤S1240以及占空比校正时钟发生步骤S1250。

占空比校正操作可以从选择源时钟SCK和占空比校正时钟DCK中的一个以及输出目标时钟TCK的时钟选择步骤S1210开始。此时，可以在第一校正周期中选择源时钟SCK作为目标时钟TCK，并且可以在随后的校正周期中选择占空比校正时钟DCK作为目标时钟TCK。

延迟时钟发生步骤S1220可以包括通过将目标时钟TCK延迟不同的延迟值来产生多个延迟时钟DEL_CK0至DEL_CK7。

上行/下行信号发生步骤S1230可以包括：根据目标时钟TCK的第二部分的长度以及多个延迟时钟DEL_CK0至DEL_CK7之中具有与目标时钟TCK的第一部分相对应的延迟值的延迟时钟的第一部分的长度，来产生上行/下行信号UP/DN。

在上行/下行信号发生步骤S1230中，当目标时钟TCK的第二部分的长度比具有与目标时钟TCK的第一部分相对应的延迟值的延迟时钟的第一部分的长度短时，可以产生用以减小占空比校正时钟DCK的第一部分的长度的上行/下行信号UP/DN。此外，当目标时钟TCK的第二部分的长度比具有与目标时钟TCK的第一部分相对应的延迟值的延迟时钟的第一部分的长度长时，可以产生用以增大占空比校正时钟DCK的第一部分的长度的上行/下行信号UP/DN。

上行/下行信号发生步骤S1230可以包括：从多个延迟时钟DEL_CK0至DEL_CK7中选择具有与目标时钟TCK的第一部分相对应的延迟值的延迟时钟的延迟时钟选择步骤S1231，以及根据选中的延迟时钟SDEL_CK和延迟的目标时钟DEL_TCK来产生上行/下行信号UP/DN的信号发生步骤S1232。上行/下行信号UP/DN可以通过对延迟的目标时钟DEL_TCK和选中的延迟时钟SDEL_CK执行“与”运算来产生。

延迟时钟选择步骤S1231可以包括检测在多个延迟时钟DEL_CK0至DEL_CK7的预设边沿处的目标时钟TCK的逻辑值的逻辑值检测步骤S1231a，以及根据通过将目标时钟TCK的检测逻辑值DET0至DET7的全部或部分组合而获得的结果来从多个延迟时钟DEL_CK0至DEL_CK7中选择一个延迟时钟的选择步骤S1231b。

当在选择步骤S1231b中选择延迟时钟时，占空比校正方法可以进行到信号发生步骤S1232，以产生上行/下行信号UP/DN。当在选择步骤S1231b中没有选择延迟时钟时，占空比校正操作可以结束，并且多个延迟时钟DEL_CK0至DEL_CK7可以被去激活。

在信号发生步骤S1232中，当需要增大占空比校正时钟DCK的高电平部分时，上行/下行信号UP/DN可以维持低电平，而当需要减小占空比校正时钟DCK的高电平部分时，上行/下行信号UP/DN可以变为高电平。在信号发生步骤S1232中，当延迟的目标时钟DEL_TCK的低电平部分比选中的延迟时钟SDEL_CK的高电平部分长时，上行/下行信号UP/DN可以维持低电平，而当选中的延迟时钟SDEL_CK的高电平部分比延迟的目标时钟DEL_TCK的低电平部分长时，上行/下行信号UP/DN可以变为高电平。

占空比控制码发生步骤S1240可以包括：响应于在第一校正周期中的上行/下行信号UP/DN来确定并储存第一比特位TC<0>的值，并且响应于在第二校正周期中的上行/下行信号UP/DN来确定并储存第二比特位TC<1>的值。即，包含在占空比控制码TC<0:1>中的多个比特位的值可以响应于在不同校正周期中的上行/下行信号UP/DN来设置。

占空比校正时钟发生步骤S1250可以包括：通过响应于占空比控制码TC<0:1>而调整源时钟SCK的占空比，来产生占空比校正时钟DCK。

占空比校正时段和校正周期可以根据通过对源时钟SCK进行计数而获得的结果来设置。当校正周期结束时，控制单元可以判断所有的校正周期是否结束。当所有的校正周期结束时(在步骤S1260为“是”)，占空比校正时段可以结束。当并非所有的校正周期都结束时(步骤S1260为“否”)，可以从时钟选择步骤S1210开始下一校正周期。

根据本实施例，占空比校正电路和方法可以通过仅在预设时段期间执行占空比校正操作来减少占空比校正时间和功耗。此外，目标时钟和延迟时钟可以被用于简单地配置占空比校正电路。

虽然为了说明目的已经描述了各种实施例，但是对于本领域技术人员来说明显的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。