半导体装置的制作方法

本发明的一个实施方式涉及一种如处理模拟数据的算术处理电路等的半导体装置。

注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个实施方式涉及一种程序、机器、产品或者组成物。具体而言，作为本说明书所公开的本发明的一个实施方式的技术领域的一个例子，可以举出半导体装置、显示装置、液晶显示装置、发光装置、照明装置、蓄电装置、存储装置、这些装置的驱动方法及其制造方法。

背景技术：

在将模拟数据转换为数字数据之后进行的算术处理需要执行大量的算术处理，因此很难缩短算术处理所需的时间。为此，提出了如以神经元为基本组成的脑中进行的模拟数据处理那样的无需将模拟数据转换为数字数据来进行算术处理的各种方法。

以下专利文献1公开了能够同时执行独立非线性变换处理及加权处理的算术电路。

[参考文献]

[专利文献]

[专利文献1]日本专利申请公开No.2004-110421

技术实现要素：

积和运算处理是数字电路中经常使用的算术处理。由数字电路进行的模拟数据的积和运算处理可以通过如下具体方法进行：乘法电路将多个第一数字数据与对应于该多个第一数字数据的多个第二数字数据相乘；对应于相乘结果的多个第三数字数据被存储在数字存储器中；从上述数字存储器依次读出上述多个第三数字数据；加法电路执行多个第三数字数据的求和。由此可知，在由数字电路执行的积和运算处理中，需要频繁地将第三数字数据存储到数字存储器中并从数字存储器中读出数据。这意味着算术处理速度取决于对数字存储器的访问速度。虽然可以通过在数字电路中设置多个乘法电路或加法电路来缩短算术处理所需的时间，但是，在这种情路下难以抑制数字电路的功耗。

鉴于上述技术背景，本发明的一个实施方式的目的之一是缩小能够执行模拟数据的算术处理的半导体装置的电路规模。本发明的一个实施方式的另一个目的之一是提供一种能够缩短模拟数据的算术处理所需时间的半导体装置。本发明的一个实施方式的另一个目的之一是降低能够执行模拟数据的算术处理的半导体装置的功耗。

本发明的一个实施方式的目的之一是提供一种新颖的半导体装置等。注意，这些目的的记载不妨碍其他目的的存在。另外，本发明的一个实施方式并不需要实现所有上述目的。另外，可以从说明书、附图、权利要求书等的记载得知并抽出上述以外的目的。

鉴于上述目的，本发明的一个实施方式的半导体装置包括存储单元、参考用存储单元、第一电路及第二电路。存储单元生成对应于第一模拟数据的第一电流并生成对应于第一模拟数据及第二模拟数据的第二电流。参考用存储单元生成对应于参考数据的参考电流。第一电路在第一电流小于参考电流时生成对应于第一电流与参考电流之差分的第三电流并保持该第三电流。第二电路在第一电流大于参考电流时生成对应于第一电流与参考电流之差分的第四电流并保持该第四电流。第一电路和第二电路中的一个从第三电流和第四电流中的一个及第二电流生成对应于第三模拟数据的第五电流。

鉴于上述目的，本发明的一个实施方式的半导体装置包括第一存储单元、第二存储单元、第一参考用存储单元、第二参考用存储单元、第一电路及第二电路。第一存储单元生成对应于第一模拟数据的第一电流并生成对应于第一模拟数据及第二模拟数据的第二电流。第二存储单元生成对应于第三模拟数据的第三电流并生成对应于第三模拟数据及第四模拟数据的第四电流。第一参考用存储单元生成对应于参考数据的第一参考电流。第二参考用存储单元生成对应于参考数据的第二参考电流。第一电路在第一电流及第三电流之和小于第一参考电流及第二参考电流之和时生成对应于第一电流及第三电流之和与第一参考电流及第二参考电流之和的差分的第五电流并保持该第五电流。第二电路在第一电流及第三电流之和大于第一参考电流及第二参考电流之和时生成对应于第一电流及第三电流之和与第一参考电流及第二参考电流之和的差分的第六电流并保持该第六电流。第一电路和第二电路中的一个从第五电流和第六电流中的一个与第二电流和第四电流之和生成对应于第五模拟数据的第七电流。

本发明的一个实施方式可以缩小能够执行模拟数据的算术处理的半导体装置的电路规模。本发明的另一个实施方式可以提供一种能够缩短模拟数据的算术处理所需时间的半导体装置。本发明的另一个实施方式可以降低能够执行模拟数据的算术处理的半导体装置的功耗。

本发明的另一个实施方式可以提供一种新颖的半导体装置等。注意，这些效果的记载不妨碍其他效果的存在。另外，本发明的一个实施方式并不需要具有所有上述效果。另外，可以从说明书、附图、权利要求书等的记载得知并抽出上述以外的效果。

附图说明

图1示出半导体装置的配置。

图2示出存储电路及参考用存储电路的具体配置。

图3示出存储单元MC及存储单元MCR的具体电路配置及具体连接关系。

图4示出电路13、电路14及电流源电路的具体配置。

图5为时序图。

图6示出电路13、电路14、电流源电路及开关的具体连接关系。

图7示出电流-电压转换电路的配置。

图8示出驱动电路的配置。

图9示出半导体装置的配置。

图10A至图10C示出晶体管的结构。

图11示出能带结构的示意图。

图12示出半导体装置的截面结构。

图13A和图13B示出芯片及模块。

图14示出PLD的配置。

图15A至图15F示出电子设备。

具体实施方式

下面，参照附图对本发明的实施方式进行详细说明。但是，本发明不局限于以下说明，而所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。

在附图中，为了清楚起见，有时夸大了尺寸、层厚度或区域。因此，尺寸、层厚度或区域不限于所示的比例。另外，在附图中，示意性地示出理想的例子，本发明的实施方式不局限于附图所示的形状或数值。例如，可以包括因噪声或时序偏差引起的信号、电压或电流的不同。

在本说明书中，为了方便起见，有时使用如“上”、“上方”、“下”、“下方”等描述构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中使用的词语，根据情况可以适当地进行描述。

方框图中的各电路块的位置关系是为了便于说明而指定的。即使方框图示出通过不同电路块实现不同功能的情况，也可以实际配置一个电路块以实现不同功能。此外，各电路块的功能是为了便于说明而指定的，即使在示出一个电路块的情况下，也可以在实际电路块中设置多个块而由多个电路块进行由一个电路块进行的处理。

在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(例如，晶体管或二极管)的电路及包括该电路的装置等。另外，半导体装置还指能够利用半导体特性而发挥作用的所有装置。例如，集成电路、具备集成电路的芯片都是半导体装置。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身可能是半导体装置或者可能包括半导体装置。

在本说明书等中，当明确地记载“X与Y连接”时，包括如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中也包括其他连接关系。这里，X和Y表示物体(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。

晶体管包括栅极、源极以及漏极这三个端子。栅极是控制晶体管的导通状态的节点。根据晶体管的类型或者供应到各端子的电位电平，两个输入输出节点中的一个用作源极另一个用作漏极。因此，在本说明书等中，“源极”和“漏极”可以互换使用。另外，在本说明书等中，可以将栅极以外的两个端子称为第一端子和第二端子。

根据电路配置或装置结构等也可以将节点称为端子、布线、电极、导电层、导电体或杂质区域等。另外，也可以将端子、布线等称为节点。

在许多情况下，电压是指某个电位与基准电位(例如，接地电位(GND)或源电位)之间的电位差。由此，也可以将电压称为电位。注意，电位表示相对值。因此，“接地电位”并不一定意味着0V。

在本说明书等中，“膜”和“层”可以根据情形或状况相互调换。例如，在某些情况下，可以将“导电层”换称为“导电膜”。例如，在某些情况下，还可以将“绝缘膜”换称为“绝缘层”。

在本说明书等中，为了避免构成要素的混淆而附有如“第一”、“第二”、“第三”等序数词，该序数词不限制构成要素的数目或顺序。

实施方式1

图1示出本发明的一个实施方式的半导体装置10的配置实例。图1所示的半导体装置10包括存储电路11(MEM)、参考用存储电路12(RMEM)、电路13及电路14。半导体装置10可以还包括电流源电路15(CREF)。

存储电路11(MEM)包括存储单元MC[i，j]及存储单元MC[i+1，j]等存储单元MC。存储单元MC包括具有将被输入的电位转换为电流的功能的元件。作为具有上述功能的元件，例如可以使用晶体管等有源元件。图1例示出各存储单元MC包括晶体管Tr1的情况。

注意，对存储单元MC通过布线WD[j]等布线WD输入第一模拟电位。第一模拟电位对应于第一模拟数据。存储单元MC具有生成对应于第一模拟电位的第一模拟电流的功能。具体而言，可以将在对晶体管Tr1的栅极供应第一模拟电位时得到的晶体管Tr1的漏极电流用作第一模拟电流。以下，将流过存储单元MC[i，j]的电流称为I[i，j]，将流过存储单元MC[i+1，j]的电流称为I[i+1，j]。

在饱和区域中工作的晶体管Tr1的漏极电流不依赖于源极与漏极之间的电压，而是由栅极电压与阈值电压的差分控制。因此，优选使晶体管Tr1在饱和区域中工作。以晶体管Tr1在饱和区域中工作的方式适当地设定晶体管Tr1的栅极电压及源极与漏极之间的电压。

具体而言，在图1所示的半导体装置10中，对存储单元MC[i，j]通过布线WD[j]输入第一模拟电位Vx[i，j]或对应于第一模拟电位Vx[i，j]的电位。存储单元MC[i，j]具有生成对应于第一模拟电位Vx[i，j]的第一模拟电流的功能。也就是说，存储单元MC[i，j]的电流I[i，j]相当于第一模拟电流。

具体而言，在图1所示的半导体装置10中，对存储单元MC[i+1，j]通过布线WD[j]输入第一模拟电位Vx[i+1，j]或对应于第一模拟电位Vx[i+1，j]的电位。存储单元MC[i+1，j]具有生成对应于第一模拟电位Vx[i+1，j]的第一模拟电流的功能。也就是说，存储单元MC[i+1，j]的电流I[i+1，j]相当于第一模拟电流。

存储单元MC具有保持第一模拟电位的功能。换言之，存储单元MC具有保持对应于第一模拟电位的第一模拟电流的功能。

对存储单元MC通过布线RW[i]及布线RW[i+1]等布线RW输入第二模拟电位。第二模拟电位对应于第二模拟数据。存储单元MC具有对已保持的第一模拟电位加上第二模拟电位或对应于第二模拟电位的电位的功能及保持通过相加得到的第三模拟电位的功能。存储单元MC还具有生成对应于第三模拟电位的第二模拟电流的功能。换言之，存储单元MC具有保持对应于第三模拟电位的第二模拟电流的功能。

具体而言，在图1所示的半导体装置10中，对存储单元MC[i，j]通过布线RW[i]输入第二模拟电位Vw[i，j]。存储单元MC[i，j]具有保持对应于第一模拟电位Vx[i，j]及第二模拟电位Vw[i，j]的第三模拟电位的功能。另外，存储单元MC[i，j]具有生成对应于第三模拟电位的第二模拟电流的功能。也就是说，在这种情况下存储单元MC[i，j]的电流I[i，j]相当于第二模拟电流。

另外，在图1所示的半导体装置10中，对存储单元MC[i+1，j]通过布线RW[i+1]输入第二模拟电位Vw[i+1，j]。存储单元MC[i+1，j]具有保持对应于第一模拟电位Vx[i+1，j]及第二模拟电位Vw[i+1，j]的第三模拟电位的功能。另外，存储单元MC[i+1，j]具有生成对应于第三模拟电位的第二模拟电流的功能。也就是说，在这种情况下存储单元MC[i+1，j]的电流I[i+1，j]相当于第二模拟电流。

电流I[i，j]通过存储单元MC[i，j]流过布线BL[j]与布线VR[j]之间。电流I[i+1，j]通过存储单元MC[i+1，j]流过布线BL[j]与布线VR[j]之间。因此，相当于电流I[i，j]与电流I[i+1，j]之和的电流I[j]通过存储单元MC[i，j]及存储单元MC[i+1，j]流过布线BL[j]与布线VR[j]之间。

参考用存储电路12(RMEM)包括存储单元MCR[i]及存储单元MCR[i+1]等存储单元MCR。对存储单元MCR通过布线WDREF输入第一参考电位VPR。存储单元MCR具有生成对应于第一参考电位VPR的第一参考电流的功能。以下，将流过存储单元MCR[i]的电流称为IREF[i]，将流过存储单元MCR[i+1]的电流称为IREF[i+1]。

具体而言，在图1所示的半导体装置10中，对存储单元MCR[i]通过布线WDREF输入第一参考电位VPR。存储单元MCR[i]具有生成对应于第一参考电位VPR的第一参考电流的功能。也就是说，在这种情况下存储单元MCR[i]的电流IREF[i]相当于第一参考电流。

另外，在图1所示的半导体装置10中，对存储单元MCR[i+1]通过布线WDREF输入第一参考电位VPR。存储单元MCR[i+1]具有生成对应于第一参考电位VPR的第一参考电流的功能。也就是说，在这种情况下存储单元MCR[i+1]的电流IREF[i+1]相当于第一参考电流。

存储单元MCR具有保持第一参考电位VPR的功能。换言之，存储单元MCR具有保持对应于第一参考电位VPR的第一参考电流的功能。

另外，对存储单元MCR通过布线RW[i]及布线RW[i+1]等布线RW输入第二模拟电位。存储单元MCR具有对已保持的第一参考电位VPR加上第二模拟电位或对应于第二模拟电位的电位的功能及保持通过相加得到的第二参考电位的功能。存储单元MCR还具有生成对应于第二参考电位的第二参考电流的功能。换言之，存储单元MCR具有保持对应于第二参考电位的第二参考电流的功能。

具体而言，在图1所示的半导体装置10中，对存储单元MCR[i]通过布线RW[i]输入第二模拟电位Vw[i，j]。存储单元MCR[i]具有保持对应于第一参考电位VPR及第二模拟电位Vw[i，j]的第二参考电位的功能。另外，存储单元MCR[i]具有生成对应于第二参考电位的第二参考电流的功能。也就是说，在这种情况下存储单元MCR[i]的电流IREF[i]相当于第二参考电流。

另外，在图1所示的半导体装置10中，对存储单元MCR[i+1]通过布线RW[i+1]输入第二模拟电位Vw[i+1，j]。存储单元MCR[i+1]具有保持对应于第一参考电位VPR及第二模拟电位Vw[i+1，j]的第二参考电位的功能。另外，存储单元MCR[i+1]具有生成对应于第二参考电位的第二参考电流的功能。也就是说，在这种情况下存储单元MCR[i+1]的电流IREF[i+1]相当于第二参考电流。

电流IREF[i]通过存储单元MCR[i]流过布线BLREF与布线VRREF之间。电流IREF[i+1]通过存储单元MCR[i+1]流过布线BLREF与布线VRREF之间。因此，相当于电流IREF[i]与电流IREF[i+1]之和的电流IREF通过存储单元MCR[i]及存储单元MCR[i+1]流过布线BLREF与布线VRREF之间。

电流源电路15具有将与流过布线BLREF的电流IREF相同的值的电流或者对应于电流IREF的电流供应到布线BL的功能。在通过存储单元MC[i，j]及存储单元MC[i+1，j]流过布线BL[j]与布线VR[j]之间的电流I[j]不同于通过存储单元MCR[i]及存储单元MCR[i+1]流过布线BLREF与布线VRREF之间的电流IREF而如后面所述地设定偏移电流的情况下，相当于其差分的电流流过电路13或电路14。电路13用作电流源电路，电路14用作电流吸收电路。

具体而言，在电流I[j]高于电流IREF的情况下，电路13具有生成相当于电流I[j]与电流IREF的差分的电流ΔI[j]的功能。另外，电路13具有将所生成的电流ΔI[j]供应到布线BL[j]的功能。换言之，电路13具有保持电流ΔI[j]的功能。

在电流I[j]低于电流IREF的情况下，电路14具有生成相当于电流I[j]与电流IREF的差分的电流ΔI[j]的功能。另外，电路14还具有从布线BL[j]汲取对应于所生成的电流ΔI[j]的绝对值的电流的功能。换言之，电路14具有保持电流ΔI[j]的功能。

接着，对图1所示的半导体装置10的工作实例进行说明。

首先，将对应于第一模拟电位的电位存储在存储单元MC[i，j]。具体而言，从第一参考电位VPR减去第一模拟电位Vx[i，j]而得到的电位VPR-Vx[i，j]通过布线WD[j]被输入到存储单元MC[i，j]。存储单元MC[i，j]保持电位VPR-Vx[i，j]。存储单元MC[i，j]生成对应于电位VPR-Vx[i，j]的电流I[i，j]。第一参考电位VPR例如是高于接地电位的高电平电位。具体而言，第一参考电位VPR优选高于接地电位且等于或低于供应到电流源电路15的高电平电位VDD。

另外，将第一参考电位VPR存储在存储单元MCR[i]。具体而言，第一参考电位VPR通过布线WDREF被输入到存储单元MCR[i]。存储单元MCR[i]保持第一参考电位VPR。存储单元MCR[i]生成对应于第一参考电位VPR的电流IREF[i]。

另外，将对应于第一模拟电位的电位存储于存储单元MC[i+1，j]。具体而言，从第一参考电位VPR减去第一模拟电位Vx[i+1，j]而得到的电位VPR-Vx[i+1，j]通过布线WD[j]被输入到存储单元MC[i+1，j]。存储单元MC[i+1，j]保持电位VPR-Vx[i+1，j]。存储单元MC[i+1，j]生成对应于电位VPR-Vx[i+1，j]的电流I[i+1，j]。

另外，将第一参考电位VPR存储在存储单元MCR[i+1]。具体而言，第一参考电位VPR通过布线WDREF被输入到存储单元MCR[i+1]。存储单元MCR[i+1]保持第一参考电位VPR。存储单元MCR[i+1]生成对应于第一参考电位VPR的电流IREF[i+1]。

在上述工作中，将布线RW[i]及布线RW[i+1]各自设定为基准电位。例如，作为基准电位可以使用接地电位或低于接地电位的低电平电位VSS。或者，作为基准电位可以使用电位VSS与电位VDD之间的电位，不管第二模拟电位Vw是正还是负，布线RW的电位都可以高于接地电位，由此可以容易地生成信号并使正或负的模拟数据相乘，所以是优选的。

通过上述工作，相当于与布线BL[j]电连接的各存储单元MC中生成的电流之和的电流流过布线BL[j]。具体而言，在图1中，为存储单元MC[i，j]中生成的电流I[i，j]与存储单元MC[i+1，j]中生成的电流I[i+1，j]之和的电流I[j]流过布线BL[j]。另外，通过上述工作，相当于与布线BLREF电连接的各存储单元MCR中生成的电流之和的电流流过布线BLREF。具体而言，在图1中，为存储单元MCR[i]中生成的电流IREF[i]与存储单元MCR[i+1]中生成的电流IREF[i+1]之和的电流IREF流过布线BLREF。

接着，在布线RW[i]及布线RW[i+1]保持基准电位的状态下，电路13或电路14中保持偏移电流Ioffset[j]，该偏移电流Ioffset[j]为通过第一模拟电位的输入获得的电流I[j]和通过第一参考电位的输入获得的电流IREF之差。

具体而言，当电流I[j]高于电流IREF时，电路13将电流Ioffset[j]供应到布线BL[j]。换言之，流过电路13的电流ICM[j]相当于电流Ioffset[j]。该电流ICM[j]保持在电路13中。当电流I[j]低于电流IREF时，电路14从布线BL[j]汲取电流Ioffset[j]。换言之，流过电路14的电流ICP[j]相当于电流Ioffset[j]。该电流ICP[j]保持在电路14中。

接着，以对已保持在存储单元MC[i，j]中的第一模拟电位或对应于第一模拟电位的电位加上第二模拟电位或者对应于第二模拟电位的电位的方式将第二模拟电位或者对应于第二模拟电位的电位存储在存储单元MC[i，j]。具体而言，当布线RW[i]的电位被设定为比基准电位高Vw[i]的电位时，第二模拟电位Vw[i]通过布线RW[i]输入存储单元MC[i，j]。存储单元MC[i，j]保持电位VPR-Vx[i，j]+Vw[i]。另外，存储单元MC[i，j]生成对应于电位VPR-Vx[i，j]+Vw[i]的电流I[i，j]。

另外，以对已保持在存储单元MC[i+1，j]中的第一模拟电位或对应于第一模拟电位的电位加上第二模拟电位或者对应于第二模拟电位的电位的方式将第二模拟电位或者对应于第二模拟电位的电位存储在存储单元MC[i+1，j]。具体而言，当布线RW[i+1]的电位被设定为比基准电位高Vw[i+1]的电位时，第二模拟电位Vw[i+1]通过布线RW[i+1]输入存储单元MC[i+1，j]。存储单元MC[i+1，j]保持电位VPR-Vx[i+1，j]+Vw[i+1]。另外，存储单元MC[i+1，j]生成对应于电位VPR-Vx[i+1，j]+Vw[i+1]的电流I[i+1，j]。

在作为将电位转换为电流的元件使用在饱和区域中工作的晶体管Tr1的情况下，由于存储单元MC[i，j]中的晶体管Tr1的漏极电流相当于电流I[i，j]，因此第二模拟电流由以下算式1表示。注意，Vw[i]是布线RW[i]的电位，Vw[i+1]是布线RW[i+1]的电位，k为系数，Vth为晶体管Tr1的阈值电压。

I[i，j]＝k(Vw[i]-Vth+VPR-Vx[i，j])² (算式1)

另外，存储单元MCR[i]中的晶体管Tr1的漏极电流相当于电流IREF[i]，因此第二参考电流由以下算式2表示。

IREF[i]＝k(Vw[i]-Vth+VPR)² (算式2)

相当于流过存储单元MC[i，j]的电流I[i，j]与流过存储单元MC[i+1，j]的电流I[i+1，j]之和的电流I[j]可以表示为ΣiI[i，j]，相当于流过存储单元MCR[i]的电流IREF[i]与流过存储单元MCR[i+1]的电流IREF[i+1]之和的电流IREF可以表示为ΣiIREF[i]，相当于电流I[j]与电流IREF之差分的电流ΔI[j]由以下算式3表示。

ΔI[j]＝IREF-I[j]＝ΣiIREF[i]-ΣiI[i，j] (算式3)

电流ΔI[j]可以根据算式1、算式2及算式3，由以下算式4表示。

ΔI[j]

＝Σi{k(Vw[i]-Vth+VPR)²-k(Vw[i]-Vth+VPR-Vx[i，j])²}

＝2kΣi(Vw[i]·Vx[i，j])-2kΣi(Vth-VPR)·Vx[i，j]-kΣiVx[i，j]² (算式4)

算式4中的项2kΣi(Vw[i]·Vx[i，j])相当于第一模拟电位Vx[i，j]及第二模拟电位Vw[i]的积与第一模拟电位Vx[i+1，j]及第二模拟电位Vw[i+1]的积之和。

另外，如果将电流Ioffset[j]定义为在布线RW的电位是基准电位(即，第二模拟电位Vw[i]及第二模拟电位Vw[i+1]都是0)时的电流ΔI[j]，则根据算式4可以得出算式5。

Ioffset[j]＝-2kΣi(Vth-VPR)·Vx[i，j]-kΣiVx[i，j]² (算式5)

从算式3至算式5可知，相当于第一模拟数据与第二模拟数据之积和值的2kΣi(Vw[i]·Vx[i，j])可以由以下算式6表示。

2kΣi(Vw[i]·Vx[i，j])＝IREF-I[j]-Ioffset[j] (算式6)

当布线RW[i]的电位为Vw[i]且布线RW[i+1]的电位为Vw[i+1]时，从布线BL[j]流出的电流Iout[j]由IREF-I[j]-Ioffset[j]表示。其中，电流I[j]是流过存储单元MC的电流之和，IREF是流过存储单元MCR的电流之和，Ioffset[j]是流过电路13或电路14的电流。根据算式6可知，电流Iout[j]等于2kΣi(Vw[i]·Vx[i，j])，其相当于第一模拟电位Vx[i，j]及第二模拟电位Vw[i]的积与第一模拟电位Vx[i+1，j]及第二模拟电位Vw[i+1]的积之和。

晶体管Tr1优选在饱和区域中工作，但是即使晶体管Tr1的工作区域与理想的饱和区域偏离，只要能够以所希望的范围内的精度获得相当于第一模拟电位Vx[i，j]及第二模拟电位Vw[i]的积与第一模拟电位Vx[i+1，j]及第二模拟电位Vw[i+1]的积之和的电流，就认为晶体管Tr1在饱和区域中工作。

通过本发明的一个实施方式，可以以不将模拟数据转换为数字数据的方式进行算术处理，由此可以缩小半导体装置的电路规模或者可以缩短模拟数据的算术处理所需的时间。或者，通过本发明的一个实施方式，可以在缩短模拟数据的算术处理所需时间的同时降低半导体装置的功耗。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式2

接着，参照图2对存储电路11(MEM)及参考用存储电路12(RMEM)的具体配置实例进行说明。

图2示出如下例子：存储电路11(MEM)包括y行x列(x、y为自然数)的存储单元MC；参考用存储电路12(RMEM)包括y行1列的存储单元MCR。

存储电路11与布线RW、布线WW、布线WD、布线VR及布线BL电连接。在图2所示的例子中，布线RW[1]至布线RW[y]和布线WW[1]至布线WW[y]分别与各行的存储单元MC电连接。布线WD[1]至布线WD[x]、布线BL[1]至布线BL[x]及布线VR[1]至布线VR[x]分别与各列的存储单元MC电连接。布线VR[1]至布线VR[x]可以彼此电连接。

参考用存储电路12与布线RW、布线WW、布线WDREF、布线VRREF、及布线BLREF电连接。在图2所示的例子中，布线RW[1]至布线RW[y]和布线WW[1]至布线WW[y]分别与各行的存储单元MCR电连接。此外，布线WDREF、布线BLREF和布线VRREF与一列的存储单元MCR电连接。布线VRREF也可以与布线VR[1]至布线VR[x]电连接。

作为一个例子，图3示出图2所示的存储单元MC中的任意的2行2列的存储单元MC及图2所示的存储单元MCR中的任意的2行1列的存储单元MCR的具体电路配置及连接关系。

具体而言，图3示出第i行第j列的存储单元MC[i，j]、第i+1行第j列的存储单元MC[i+1，j]、第i行第j+1列的存储单元MC[i，j+1]及第i+1行第j+1列的存储单元MC[i+1，j+1]。图3还示出第i行的存储单元MCR[i]及第i+1行的存储单元MCR[i+1]。i为1至y的任意数，j为1至x的任意数。

第i行的存储单元MC[i，j]、存储单元MC[i，j+1]、存储单元MCR[i]与布线RW[i]及布线WW[i]电连接。第i+1行的存储单元MC[i+1，j]、存储单元MC[i+1，j+1]及存储单元MCR[i+1]与布线RW[i+1]及布线WW[i+1]电连接。

第j列的存储单元MC[i，j]及存储单元MC[i+1，j]与布线WD[j]、布线VR[j]及布线BL[j]电连接。第j+1列的存储单元MC[i，j+1]及存储单元MC[i+1，j+1]与布线WD[j+1]、布线VR[j+1]及布线BL[j+1]电连接。第i行的存储单元MCR[i]及第i+1行的存储单元MCR[i+1]与布线WDREF、布线VRREF及布线BLREF电连接。

存储单元MC和存储单元MCR均包括晶体管Tr1、晶体管Tr2及电容元件C1。晶体管Tr2具有控制对存储单元MC或存储单元MCR输入第一模拟电位的功能。晶体管Tr1具有根据被输入到栅极的电位生成模拟电流的功能。电容元件C1具有对保持在存储单元MC或存储单元MCR中的第一模拟电位或对应于第一模拟电位的电位加上第二模拟电位或对应于第二模拟电位的电位的功能。

具体而言，在图3所示的存储单元MC中，晶体管Tr2的栅极与布线WW电连接，晶体管Tr2的源极和漏极中的一个与布线WD电连接，晶体管Tr2的源极和漏极中的另一个与晶体管Tr1的栅极电连接。另外，晶体管Tr1的源极和漏极中的一个与布线VR电连接，晶体管Tr1的源极和漏极中的另一个与布线BL电连接。电容元件C1的第一电极与布线RW电连接，电容元件C1的第二电极与晶体管Tr1的栅极电连接。

另外，在图3所示的存储单元MCR中，晶体管Tr2的栅极与布线WW电连接，晶体管Tr2的源极和漏极中的一个与布线WDREF电连接，晶体管Tr2的源极和漏极中的另一个与晶体管Tr1的栅极电连接。另外，晶体管Tr1的源极和漏极中的一个与布线VRREF电连接，晶体管Tr1的源极和漏极中的另一个与布线BLREF电连接。电容元件C1的第一电极与布线RW电连接，电容元件C1的第二电极与晶体管Tr1的栅极电连接。

将存储单元MC中的晶体管Tr1的栅极称为节点N。在存储单元MC中，第一模拟电位或对应于第一模拟电位的电位通过晶体管Tr2被输入到节点N。然后，当晶体管Tr2处于关闭状态时，节点N处于浮动状态，节点N保持第一模拟电位或对应于第一模拟电位的电位。在存储单元MC中，当节点N处于浮动状态时，被输入到电容元件C1的第一电极的第二模拟电位或对应于第二模拟电位的电位被供应到节点N。通过上述工作，节点N的电位变为对第一模拟电位或对应于第一模拟电位的电位加上第二模拟电位或对应于第二模拟电位的电位的电位。

电容元件C1的第一电极的电位通过电容元件C1供应到节点N，因此，实际上第一电极的电位的变化量与节点N的电位的变化量不完全相同。具体而言，可以通过以下方式计算出节点N的电位的准确变化量：由电容元件C1的电容值、晶体管Tr1的栅极电容值和寄生电容值唯一确定的耦合系数乘以第一电极的电位变化量。以下，为了容易理解，假设第一电极的电位的变化量与节点N的电位的变化量基本相同。

晶体管Tr1的漏极电流取决于节点N的电位。因此，当晶体管Tr2处于关闭状态时，晶体管Tr1的漏极电流的值及节点N的电位被保持。漏极电流受第一模拟电位及第二模拟电位的影响。

将存储单元MCR中的晶体管Tr1的栅极称为节点NREF。在存储单元MCR中，第一参考电位或对应于第一参考电位的电位通过晶体管Tr2被输入到节点NREF。然后，当晶体管Tr2处于关闭状态时，节点NREF处于浮动状态，节点NREF保持第一参考电位或对应于第一参考电位的电位。在存储单元MCR中，当节点NREF处于浮动状态时，被输入到电容元件C1的第一电极的第二模拟电位或对应于第二模拟电位的电位被供应到节点NREF。通过上述工作，节点NREF的电位变为对第一参考电位或对应于第一参考电位的电位加上第二模拟电位或对应于第二模拟电位的电位的电位。

晶体管Tr1的漏极电流取决于节点NREF的电位。因此，当晶体管Tr2处于关闭状态时，晶体管Tr1的漏极电流的值及节点NREF的电位被保持。漏极电流受第一参考电位及第二模拟电位的影响。

当存储单元MC[i，j]的晶体管Tr1的漏极电流为电流I[i，j]、存储单元MC[i+1，j]的晶体管Tr1的漏极电流为电流I[i+1，j]时，通过布线BL[j]供应到存储单元MC[i，j]及存储单元MC[i+1，j]的电流之和为电流I[j]。当存储单元MC[i，j+1]的晶体管Tr1的漏极电流为电流I[i，j+1]、存储单元MC[i+1，j+1]的晶体管Tr1的漏极电流为电流I[i+1，j+1]时，通过布线BL[j+1]供应到存储单元MC[i，j+1]及存储单元MC[i+1，j+1]的电流之和为电流I[j+1]。当存储单元MCR[i]中的晶体管Tr1的漏极电流为电流IREF[i]、存储单元MCR[i+1]的晶体管Tr1的漏极电流为电流IREF[i+1]时，通过布线BLREF供应到存储单元MCR[i]及存储单元MCR[i+1]的电流之和为电流IREF。

接着，参照图4对电路13、电路14及电流源电路15(CREF)的具体配置实例进行说明。

图4示出对应于图3所示的存储单元MC及存储单元MCR的电路13、电路14、电流源电路15的配置实例。具体而言，图4所示的电路13包括对应于第j列的存储单元MC的电路13[j]及对应于第j+1列的存储单元MC的电路13[j+1]。另外，图4所示的电路14包括对应于第j列的存储单元MC的电路14[j]及对应于第j+1列的存储单元MC的电路14[j+1]。

电路13[j]及电路14[j]与布线BL[j]电连接。另外，电路13[j+1]及电路14[j+1]与布线BL[j+1]电连接。

电流源电路15与布线BL[j]、布线BL[j+1]及布线BLREF电连接。电流源电路15具有将电流IREF供应到布线BLREF的功能及将与电流IREF相同的电流或对应于电流IREF的电流供应到布线BL[j]及布线BL[j+1]的每一个的功能。

具体而言，电路13[j]及电路13[j+1]均包括晶体管Tr7、晶体管Tr8、晶体管Tr9及电容元件C3。当电流I[j]大于电流IREF并设定偏移电流时，电路13[j]的晶体管Tr7具有生成相当于电流I[j]与电流IREF的差分的电流ICM[j]的功能。另外，在电流I[j+1]大于电流IREF的情况下，电路13[j+1]的晶体管Tr7具有生成相当于电流I[j+1]与电流IREF的差分的电流ICM[j+1]的功能。电流ICM[j]及电流ICM[j+1]分别从电路13[j]及电路13[j+1]被供应到布线BL[j]及布线BL[j+1]。

在电路13[j]及电路13[j+1]中，晶体管Tr7的源极和漏极中的一个与对应的布线BL电连接，源极和漏极中的另一个与被供应指定电位的布线电连接。晶体管Tr8的源极和漏极中的一个与布线BL电连接，源极和漏极中的另一个与晶体管Tr7的栅极电连接。晶体管Tr9的源极和漏极中的一个与晶体管Tr7的栅极电连接，源极和漏极中的另一个与被供应指定电位的布线电连接。电容元件C3的第一电极与晶体管Tr7的栅极电连接，电容元件C3的第二电极与被供应指定电位的布线电连接。

晶体管Tr8的栅极与布线OSM电连接，晶体管Tr9的栅极与布线ORM电连接。

图4示出晶体管Tr7为p沟道晶体管且晶体管Tr8及Tr9为n沟道晶体管的例子。

另外，电路14[j]及电路14[j+1]均包括晶体管Tr4至Tr6及电容元件C2。当电流I[j]小于电流IREF并设定偏移电流时，电路14[j]的晶体管Tr4具有生成相当于电流IREF与电流I[j]的差分的电流ICP[j]的功能。另外，在电流I[j+1]小于电流IREF的情况下，电路14[j+1]的晶体管Tr4具有生成相当于电流IREF与电流I[j+1]的差分的电流ICP[j+1]的功能。电流ICP[j]及电流ICP[j+1]分别从布线BL[j]及布线BL[j+1]引入电路14[j]及电路14[j+1]。

电流ICM[j]及电流ICP[j]均相当于电流Ioffset[j]。另外，电流ICM[j+1]及电流ICP[j+1]均相当于电流Ioffset[j+1]。

在电路14[j]及电路14[j+1]中，晶体管Tr4的源极和漏极中的一个与对应的布线BL电连接，源极和漏极中的另一个与被供应指定电位的布线电连接。晶体管Tr5的源极和漏极中的一个与布线BL电连接，源极和漏极中的另一个与晶体管Tr4的栅极电连接。晶体管Tr6的源极和漏极中的一个与晶体管Tr4的栅极电连接，源极和漏极中的另一个与被供应指定电位的布线电连接。电容元件C2的第一电极与晶体管Tr4的栅极电连接，电容元件C2的第二电极与被供应指定电位的布线电连接。

晶体管Tr5的栅极与布线OSP电连接，晶体管Tr6的栅极与布线ORP电连接。

图4示出晶体管Tr4至Tr6为n沟道晶体管的例子。

电流源电路15包括布线BL用晶体管Tr10及布线BLREF用晶体管Tr11。具体而言，图4示出作为电流源电路15中的晶体管Tr10使用布线BL[j]用晶体管Tr10[j]及布线BL[j+1]用晶体管Tr10[j+1]的例子。

晶体管Tr10的栅极与晶体管Tr11的栅极电连接。晶体管Tr10的源极和漏极中的一个与对应的布线BL电连接，源极和漏极中的另一个与被供应指定电位的布线电连接。晶体管Tr11的源极和漏极中的一个与布线BLREF电连接，源极和漏极中的另一个与被供应指定电位的布线电连接。

晶体管Tr10及晶体管Tr11具有相同的极性。图4示出晶体管Tr10及晶体管Tr11都是p沟道晶体管的例子。

晶体管Tr11的漏极电流相当于电流IREF。由于晶体管Tr10及晶体管Tr11共同用作电流镜电路，因此晶体管Tr10的漏极电流基本上与晶体管Tr11的漏极电流相同或者对应于晶体管Tr11的漏极电流。

在图4中，也可以在电路13[j]与电路14[j]之间或者在电路13[j+1]与电路14[j+1]之间设置开关。或者，也可以在参考用存储电路12与电流源电路15中的晶体管Tr11之间设置开关。

图6示出电路13[j]、电路14[j]、控制电路13[j]与电路14[j]的电连接的开关SW[j]及电流源电路15的连接关系的例子。图6还示出电路13[j+1]、电路14[j+1]、控制电路13[j+1]与电路14[j+1]的电连接的开关SW[j+1]及电流源电路15的连接关系的例子。

具体而言，开关SW[j]具有控制电路13[j]的晶体管Tr7的源极和漏极中的一个与电路14[j]的晶体管Tr4的源极和漏极中的一个之间的电连接的功能。开关SW[j+1]具有控制电路13[j+1]的晶体管Tr7的源极和漏极中的一个与电路14[j+1]的晶体管Tr4的源极和漏极中的一个之间的电连接的功能。

开关SW[j]可以防止在将第一模拟电位写入存储单元MC时电流流过电流源电路15或电路13[j]与电路14[j]或存储电路11之间。此外，开关SW[j+1]可以防止在将第一模拟电位写入存储单元MC时电流流过电流源电路15或电路13[j+1]与电路14[j+1]或存储电路11之间。

接着，参照图3、图4和图5对本发明的一个实施方式的半导体装置10的具体工作实例进行说明。

图5相当于图3所示的存储单元MC及存储单元MCR、图4所示的电路13、电路14及电流源电路15的工作时序图的例子。从图5中的时刻T01至时刻T04，将第一模拟数据存储于存储单元MC及存储单元MCR。从时刻T05至时刻T10，设定由电路13及电路14供应的偏移电流Ioffset的值。从时刻T11至时刻T16，取得对应于第一模拟数据与第二模拟数据之积和值的数据。

对布线VR[j]及布线VR[j+1]供应低电平电位。另外，对与电路13电连接的具有指定电位的所有的布线供应高电平电位VDD。另外，对与电路14电连接的具有指定电位的所有的布线供应低电平电位VSS。另外，对与电流源电路15电连接的具有指定电位的所有的布线供应高电平电位VDD。

晶体管Tr1、Tr4、Tr7、Tr10[j]、Tr10[j+1]及Tr11均在饱和区域中工作。

首先，在时刻T01至时刻T02，对布线WW[i]供应高电平电位，对布线WW[i+1]供应低电平电位。由此，图3所示的存储单元MC[i，j]、存储单元MC[i，j+1]、存储单元MCR[i]中的晶体管Tr2变为导通状态。另外，存储单元MC[i+1，j]、存储单元MC[i+1，j+1]及存储单元MCR[i+1]中的晶体管Tr2保持关闭状态。

另外，在时刻T01至时刻T02，对图3所示的布线WD[j]及布线WD[j+1]供应从第一参考电位VPR减去第一模拟电位而得到的电位。具体而言，对布线WD[j]供应电位VPR-Vx[i，j]，对布线WD[j+1]供应电位VPR-Vx[i，j+1]。对布线WDREF供应第一参考电位VPR，对布线RW[i]及布线RW[i+1]作为基准电位供应电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。

因此，电位VPR-Vx[i，j]通过图3所示的存储单元MC[i，j]的晶体管Tr2被供应到节点N[i，j]，电位VPR-Vx[i，j+1]通过存储单元MC[i，j+1]的晶体管Tr2被供应到节点N[i，j+1]，第一参考电位VPR通过存储单元MCR[i]的晶体管Tr2被供应到节点NREF[i]。

在时刻T02之后，供应到图3所示的布线WW[i]的电位从高电平变为低电平，因此存储单元MC[i，j]、存储单元MC[i，j+1]及存储单元MCR[i]中晶体管Tr2变为关闭状态。由此，节点N[i，j]保持电位VPR-Vx[i，j]，节点N[i，j+1]保持电位VPR-Vx[i，j+1]，节点NREF[i]保持第一参考电位VPR。

接着，在时刻T03至时刻T04，图3所示的布线WW[i]的电位保持低电平，对布线WW[i+1]供应高电平电位。由此，图3所示的存储单元MC[i+1，j]、存储单元MC[i+1，j+1]、存储单元MCR[i+1]中的晶体管Tr2变为导通状态。另外，存储单元MC[i，j]、存储单元MC[i，j+1]及存储单元MCR[i]中的晶体管Tr2保持关闭状态。

另外，在时刻T03至时刻T04，对图3所示的布线WD[j]及布线WD[j+1]供应从第一参考电位VPR减去第一模拟电位而得到的电位。具体而言，对布线WD[j]供应电位VPR-Vx[i+1，j]，对布线WD[j+1]供应电位VPR-Vx[i+1，j+1]。对布线WDREF供应第一参考电位VPR，对布线RW[i]及布线RW[i+1]作为基准电位供应电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。

因此，电位VPR-Vx[i+1，j]通过图3所示的存储单元MC[i+1，j]的晶体管Tr2被供应到节点N[i+1，j]，电位VPR-Vx[i+1，j+1]通过存储单元MC[i+1，j+1]的晶体管Tr2被供应到节点N[i+1，j+1]，第一参考电位VPR通过存储单元MCR[i+1]的晶体管Tr2被供应到节点NREF[i+1]。

在时刻T04之后，供应到图3所示的布线WW[i+1]的电位从高电平变为低电平，因此存储单元MC[i+1，j]、存储单元MC[i+1，j+1]及存储单元MCR[i+1]中晶体管Tr2变为关闭状态。由此，节点N[i+1，j]保持电位VPR-Vx[i+1，j]，节点N[i+1，j+1]保持电位VPR-Vx[i+1，j+1]，节点NREF[i+1]保持第一参考电位VPR。

接着，在时刻T05至时刻T06，对图4所示的布线ORP及布线ORM供应高电平电位。当布线ORM被供应高电平电位时，图4所示的电路13[j]及电路13[j+1]中的晶体管Tr9变为导通状态，由此晶体管Tr7的栅极被供应电位VDD而被复位。当布线ORP被供应高电平电位时，图4所示的电路14[j]及电路14[j+1]中的晶体管Tr6变为导通状态，由此晶体管Tr4的栅极被供应电位VSS而被复位。

在时刻T06之后，供应到图4所示的布线ORP及布线ORM的电位从高电平变为低电平，由此电路13[j]及电路13[j+1]的晶体管Tr9、电路14[j]及电路14[j+1]的晶体管Tr6变为关闭状态。由此，电路13[j]中及电路13[j+1]中的晶体管Tr7的栅极保持电位VDD，电路14[j]中及电路14[j+1]中的晶体管Tr4的栅极保持电位VSS。

在时刻T07至时刻T08，对图4所示的布线OSP供应高电平电位。另外，对图3所示的布线RW[i]及布线RW[i+1]作为基准电位供应电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。由于布线OSP被供应高电平电位，所以电路14[j]及电路14[j+1]的晶体管Tr5变为导通状态。

如果流过布线BL[j]的电流I[j]小于流过布线BLREF的电流IREF，即，如果电流ΔI[j]为正值，这意味着图3所示的存储单元MC[i，j]的晶体管Tr1能够汲取的电流及存储单元MC[i+1，j]的晶体管Tr1能够汲取的电流之和小于晶体管Tr10[j]的漏极电流值。因此，如果电流ΔI[j]为正值，当电路14[j]的晶体管Tr5变为导通状态时，晶体管Tr10[j]的漏极电流的一部分流入晶体管Tr4的栅极，晶体管Tr4的栅极电位开始上升。当晶体管Tr4的漏极电流变为基本上等于电流ΔI[j]的值时，晶体管Tr4的栅极电位收敛到指定值。此时的晶体管Tr4的栅极电位相当于晶体管Tr4的漏极电流为电流ΔI[j](即，电流Ioffset[j](＝ICP[j]))时的电位。换言之，电路14[j]的晶体管Tr4处于用作能够供应电流ICP[j]的电流源的状态。

同样地，如果流过布线BL[j+1]的电流I[j+1]小于流过布线BLREF的电流IREF，即，如果电流ΔI[j+1]为正值，当电路14[j+1]的晶体管Tr5变为导通状态时，晶体管Tr10[j+1]的漏极电流的一部分流入晶体管Tr4的栅极，晶体管Tr4的栅极电位开始上升。当晶体管Tr4的漏极电流变为基本上等于电流ΔI[j+1]的值时，晶体管Tr4的栅极电位收敛到指定值。此时的晶体管Tr4的栅极电位相当于晶体管Tr4的漏极电流为电流ΔI[j+1](即，电流Ioffset[j+1](＝ICP[j+1]))时的电位。换言之，电路14[j+1]的晶体管Tr4处于用作能够供应电流ICP[j+1]的电流源的状态。

在时刻T08之后，供应到图4所示的布线OSP的电位从高电平电位变为低电平电位，电路14[j]及电路14[j+1]的晶体管Tr5变为关闭状态。由此，保持晶体管Tr4的栅极电位。因此，电路14[j]保持用作能够供应电流ICP[j]的电流源的状态，电路14[j+1]保持用作能够供应电流ICP[j+1]的电流源的状态。

在时刻T09至时刻T10，对图4所示的布线OSM供应高电平电位。另外，对图3所示的布线RW[i]及布线RW[i+1]作为基准电位供应电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。由于布线OSM被供应高电平电位，所以电路13[j]及电路13[j+1]的晶体管Tr8变为导通状态。

如果流过布线BL[j]的电流I[j]大于流过布线BLREF的电流IREF，即，如果电流ΔI[j]为负值，这意味着图3所示的存储单元MC[i，j]的晶体管Tr1能够汲取的电流及存储单元MC[i+1，j]的晶体管Tr1能够汲取的电流之和大于晶体管Tr10[j]的漏极电流。因此，如果电流ΔI[j]为负值，当电路13[j]的晶体管Tr8变为导通状态时，电流从晶体管Tr7的栅极流出到布线BL[j]，晶体管Tr7的栅极电位开始下降。当晶体管Tr7的漏极电流变为基本上等于电流ΔI[j]的值时，晶体管Tr7的栅极电位收敛到指定值。此时的晶体管Tr7的栅极电位相当于晶体管Tr7的漏极电流为电流ΔI[j](即，电流Ioffset[j](＝ICM[j]))时的电位。换言之，电路13[j]的晶体管Tr7处于用作能够供应电流ICM[j]的电流源的状态。

同样地，如果流过布线BL[j+1]的电流I[j+1]大于流过布线BLREF的电流IREF，即，如果电流ΔI[j+1]为负值，当电路13[j+1]的晶体管Tr8变为导通状态时，电流从晶体管Tr7的栅极流出到布线BL[j+1]，晶体管Tr7的栅极电位开始下降。当晶体管Tr7的漏极电流变为基本上等于电流ΔI[j+1]的绝对值的值时，晶体管Tr7的栅极电位收敛到指定值。此时的晶体管Tr7的栅极电位相当于晶体管Tr7的漏极电流值与电流ΔI[j+1](即，电流Ioffset[j+1](＝ICM[j+1]))的绝对值相同时的电位。换言之，电路13[j+1]的晶体管Tr7处于用作能够供应电流ICM[j+1]的电流源的状态。

在时刻T10之后，供应到图4所示的布线OSM的电位从高电平电位变为低电平电位，电路13[j]及电路13[j+1]的晶体管Tr8变为关闭状态。由此，保持晶体管Tr7的栅极电位。因此，电路13[j]保持处于用作能够供应电流ICM[j]的电流源的状态，电路13[j+1]保持处于用作能够供应电流ICM[j+1]的电流源的状态。

在电路14[j]及电路14[j+1]中，晶体管Tr4具有汲取电流的功能。因此，在时刻T07至时刻T08，在流过布线BL[j]的电流I[j]大于流过布线BLREF的电流IREF而电流ΔI[j]为负值的情况下，或者，在流过布线BL[j+1]的电流I[j+1]大于流过布线BLREF的电流IREF而电流ΔI[j+1]为负值的情况下，可能难以从电路14[j]或电路14[j+1]对布线BL[j]或布线BL[j+1]供应电流而没有过多或不足。在这种情况下，由于达成流过布线BL[j]或布线BL[j+1]的电流与流过布线BLREF的电流的平衡，因此存储单元MC的晶体管Tr1、电路14[j]或电路14[j+1]的晶体管Tr4及晶体管Tr10[j]或Tr10[j+1]可能难以同时在饱和区域中工作。

为了在时刻T07至时刻T08在电流ΔI[j]为负值的情况下也确保晶体管Tr1、Tr4、Tr10[j]或Tr10[j+1]在饱和区域中工作，也可以在时刻T05至时刻T06将晶体管Tr7的栅极电位设定为能够获得指定的漏极电流的足够高的电位，而不将晶体管Tr7的栅极复位到电位VDD。在上述配置中，由于来自晶体管Tr7的电流以及晶体管Tr10[j]或Tr10[j+1]的漏极电流，晶体管Tr4可以在一定程度上汲取晶体管Tr1不能汲取的电流量，因此可以确保晶体管Tr1、Tr4、Tr10[j]或Tr10[j+1]在饱和区域工作。

在时刻T09至时刻T10，如果流过布线BL[j]的电流I[j]小于流过布线BLREF的电流IREF，即，如果电流ΔI[j]为正值，由于电路14[j]已被设定为能够在时刻T07至时刻T08供应电流ICP[j]的电流源，因此电路13[j]的晶体管Tr7的栅极电位保持与电位VDD基本相同的值。同样地，如果流过布线BL[j+1]的电流I[j+1]小于流过布线BLREF的电流IREF，即，如果电流ΔI[j+1]为正值，由于电路14[j+1]已被设定为能够在时刻T07至时刻T08供应电流ICP[j+1]的电流源，因此电路13[j+1]的晶体管Tr7的栅极电位保持与电位VDD基本相同的值。

接着，在时刻T11至时刻T12，对图3所示的布线RW[i]供应第二模拟电位Vw[i]。另外，继续对布线RW[i+1]作为基准电位供应电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。实际上，布线RW[i]的电位为比作为基准电位的电位VSS与电位VDD之间的电位(例如，电位(VDD+VSS)/2)高出Vw[i]的电位，但是，下面，为了容易理解，假设布线RW[i]的电位为第二模拟电位Vw[i]。

当布线RW[i]的电位变为第二模拟电位Vw[i]时，假设电容元件C1的第一电极的电位的变化量与节点N的电位的变化量基本相同，图3所示的存储单元MC[i，j]的节点N的电位变为VPR-Vx[i，j]+Vw[i]，存储单元MC[i，j+1]的节点N的电位变为VPR-Vx[i，j+1]+Vw[i]。根据上述算式6可知，由对应于存储单元MC[i，j]的第一模拟数据及第二模拟数据之积和值决定从电流ΔI[j]减去电流Ioffset[j]的电流，即，从布线BL[j]流出的电流Iout[j]。另外，对应于存储单元MC[i，j+1]的第一模拟数据及第二模拟数据之积和值决定从电流ΔI[j+1]减去电流Ioffset[j+1]的电流，即，从布线BL[j+1]流出的电流Iout[j+1]。

在时刻T12之后，再次对布线RW[i]供应作为基准电位的电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。

接着，在时刻T13至时刻T14，对图3所示的布线RW[i+1]供应第二模拟电位Vw[i+1]。另外，继续对布线RW[i]作为基准电位供应电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。实际上，布线RW[i+1]的电位为比作为基准电位的电位VSS与电位VDD之间的电位(例如，电位(VDD+VSS)/2)高出Vw[i+1]的电位，但是，下面，为了容易理解，假设布线RW[i+1]的电位为第二模拟电位Vw[i+1]。

当布线RW[i+1]的电位变为第二模拟电位Vw[i+1]时，假设电容元件C1的第一电极的电位的变化量与节点N的电位的变化量基本相同，图3所示的存储单元MC[i+1，j]的节点N的电位变为VPR-Vx[i+1，j]+Vw[i+1]，存储单元MC[i+1，j+1]的节点N的电位变为VPR-Vx[i+1，j+1]+Vw[i+1]。根据上述算式6可知，对应于存储单元MC[i+1，j]的第一模拟数据及第二模拟数据之积和值决定从电流ΔI[j]减去电流Ioffset[j]的电流，即，电流Iout[j]。另外，对应于存储单元MC[i+1，j+1]的第一模拟数据及第二模拟数据之积和值决定从电流ΔI[j+1]减去电流Ioffset[j+1]的电流，即，电流Iout[j+1]。

在时刻T14之后，再次对布线RW[i+1]供应作为基准电位的电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。

接着，在时刻T15至时刻T16，对图3所示的布线RW[i]供应第二模拟电位Vw[i]，对布线RW[i+1]供应第二模拟电位Vw[i+1]。实际上，布线RW[i]的电位为比作为基准电位的电位VSS与电位VDD之间的电位(例如，电位(VDD+VSS)/2)高出Vw[i]的电位，布线RW[i+1]的电位为比作为基准电位的电位VSS与电位VDD之间的电位(例如，电位(VDD+VSS)/2)高出Vw[i+1]的电位，但是，下面，为了容易理解，假设布线RW[i]的电位为第二模拟电位Vw[i]，布线RW[i+1]的电位为第二模拟电位Vw[i+1]。

当布线RW[i]变为第二模拟电位Vw[i]时，假设电容元件C1的第一电极的电位的变化量与节点N的电位的变化量基本相同，图3所示的存储单元MC[i，j]的节点N的电位变为VPR-Vx[i，j]+Vw[i]，存储单元MC[i，j+1]的节点N的电位变为VPR-Vx[i，j+1]+Vw[i]。当布线RW[i+1]变为第二模拟电位Vw[i+1]时，假设电容元件C1的第一电极的电位的变化量与节点N的电位的变化量基本相同，图3所示的存储单元MC[i+1，j]的节点N的电位变为VPR-Vx[i+1，j]+Vw[i+1]，存储单元MC[i+1，j+1]的节点N的电位变为VPR-Vx[i+1，j+1]+Vw[i+1]。

根据上述算式6可知，对应于存储单元MC[i，j]及存储单元MC[i+1，j]的第一模拟数据及第二模拟数据之积和值决定从电流ΔI[j]减去电流Ioffset[j]的电流，即，电流Iout[j]。另外，对应于存储单元MC[i，j+1]及存储单元MC[i+1，j+1]的第一模拟数据及第二模拟数据之积和值决定从电流ΔI[j+1]减去电流Ioffset[j+1]的电流，即，电流Iout[j+1]。

在时刻T16之后，再次对布线RW[i]及布线RW[i+1]供应作为基准电位的电位VSS与电位VDD之间的电位，例如电位(VDD+VSS)/2。

通过上述配置，可以以较小的电路规模执行积和运算。另外，通过上述配置，可以高速执行积和运算。另外，通过上述配置，可以以低功耗执行积和运算。

注意，作为晶体管Tr2、Tr5、Tr6、Tr8或Tr9优选使用关态电流极低的晶体管。通过作为晶体管Tr2使用关态电流极低的晶体管，可以长时间保持节点N的电位。另外，通过作为晶体管Tr5及Tr6使用关态电流极低的晶体管，可以长时间保持晶体管Tr4的栅极电位。另外，通过作为晶体管Tr8及Tr9使用关态电流极低的晶体管，可以长时间保持晶体管Tr7的栅极电位。

为了减少晶体管的关态电流，例如使沟道形成区包含能隙大的半导体。半导体的能隙优选为2.5eV以上、2.7eV以上或3eV以上。作为上述半导体材料的例子可以举出氧化物半导体。作为晶体管Tr2、Tr5、Tr6、Tr8或Tr9，可以使用沟道形成区包含氧化物半导体的晶体管(以下，将该晶体管称为OS晶体管)。在源极-漏极间电压为10V，室温(25℃左右)的状态下，以沟道宽度标准化的OS晶体管的泄漏电流可以为10×10^-21A/μm(10zA/μm)以下。用于Tr2、Tr5、Tr6、Tr8或Tr9的OS晶体管的泄漏电流在室温(25℃左右)下优选为1×10^-18A以下、1×10^-21A以下或1×10^-24A以下。或者，泄漏电流在85℃下优选为1×10^-15A以下、1×10^-18A以下或1×10^-21A以下。

氧化物半导体是能隙大、电子不容易被激发、空穴的有效质量大的半导体。因此，与使用硅等的一般的晶体管相比OS晶体管不容易发生雪崩击穿等。通过抑制起因于雪崩击穿的热载流子劣化等，OS晶体管具有高漏极耐压，由此能够以高漏极电压驱动。

晶体管的沟道形成区优选使用含有铟(In)及锌(Zn)中的至少一个的氧化物半导体形成。作为该氧化物半导体的典型例子有In氧化物、Zn氧化物、In-Zn氧化物、In-M-Zn氧化物(元素M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。通过减少成为电子供体(例如氢)的杂质并减少氧空位，可以使氧化物半导体i型(本征)化或实质上i型化。可以将该氧化物半导体称为高纯度氧化物半导体。

沟道形成区优选由载流子密度低的氧化物半导体形成。氧化物半导体的载流子密度例如优选低于8×10¹¹/cm³且为1×10^-9/cm³以上。载流子密度优选低于1×10¹¹/cm³，更优选低于1×10¹⁰/cm³。

因为高纯度本征或实质上高纯度本征的氧化物半导体中的载流子发生源少，所以可以具有低载流子密度。另外，高纯度本征或实质上高纯度本征的氧化物的缺陷态密度低，所以有时其陷阱态密度也低。另外，被氧化物半导体的陷阱态俘获的电荷需要很长时间才能被释放而可能表现得像固定电荷。因此，有时在陷阱态密度高的氧化物半导体中形成沟道区的晶体管的电特性不稳定。

因此，为了使OS晶体管的电特性稳定，降低沟道形成区中的杂质浓度是有效的。另外，为了降低沟道形成区中的杂质浓度，优选降低靠近沟道形成区的区域中的杂质浓度。作为氧化物半导体中的杂质的例子可以举出有氢、氮、碳、硅、碱金属、碱土金属等。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式3

接着，对具有将流过布线BL的模拟电流转换为模拟电压的功能的电流电压转换电路18的配置进行说明。

图7示出电流电压转换电路18的配置实例。电流电压转换电路18包括布线BL用开关SWout、放大器19及电阻元件20。

具体而言，在图7中，布线BL[j]通过开关SWout[j]与放大器19[j]的反相输入端子(-)电连接。放大器19[j]的非反相输入端子(+)与被供应指定电位的布线电连接。电阻元件20[j]的一个端子与放大器19[j]的反相输入端子(-)电连接，另一个端子与放大器19[j]的输出端子OUT[j]电连接。对应于模拟电流Iout[j]的模拟电压从放大器19[j]的输出端子OUT[j]输出。

布线BL[j+1]、开关SWout[j+1]、放大器19[j+1]、电阻元件20[j+1]的连接关系也与布线BL[j]、开关SWout[j]、放大器19[j]、电阻元件20[j]的连接关系相同。

实施方式4

接着，对具有对布线WD供应第一模拟电位的功能的驱动电路及对布线RW供应第二模拟电位的功能的驱动电路的配置实例进行说明。

图8所示的驱动电路21(DR)包括译码器22(DEC)、采样电路23(SAM)及模拟缓冲器24(BUF)。

译码器22具有根据存储单元MC的地址数据选择布线WD或布线RW的功能。

采样电路23具有对被选择的存储单元MC的模拟数据进行采样的功能。具体而言，在驱动电路21(DR)具有对布线WD供应第一模拟电位的功能的情况下，采样电路23具有取得且保持被选择的存储单元MC用的第一模拟电位的功能。在驱动电路21(DR)具有对布线RW供应第二模拟电位的功能的情况下，采样电路23具有取得且保持被选择的存储单元MC用的第二模拟电位的功能。被采样的模拟数据通过模拟缓冲器被输入到对应的布线WD或布线RW。

图9示出本发明的一个实施方式的半导体装置10的配置实例。在图9中，作为驱动电路21W(DR)示出具有对布线WD供应第一模拟电位的功能的驱动电路。另外，作为驱动电路21R(DR)示出具有对布线RW供应第二模拟电位的功能的驱动电路。

图9所示的半导体装置10还包括存储电路11(MEM)、参考用存储电路12(RMEM)、电流源电路15(CREF)、偏移电路25(OFC)、选择电路26(SEL)及选择电路27(SEL)。偏移电路25包括电路13及电路14。

选择电路26(SEL)具有控制对与偏移电路25电连接的布线OSM、布线ORM、布线ORP及布线OSP(参照图4或图6)供应的电位的功能。另外，选择电路27(SEL)具有控制对与存储电路11(MEM)及参考用存储电路12(RMEM)电连接的布线WW供应的电位的功能。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式5

接着，对使用氧化物半导体的晶体管的结构实例进行说明。

图10A是示出晶体管的结构实例的俯视图。图10B是图10A的X1-X2线之间的截面图，图10C是图10A的Y1-Y2线之间的截面图。在此，可以将X1-X2线的方向称为沟道长度方向，将Y1-Y2线的方向称为沟道宽度方向。图10B示出晶体管的沟道长度方向上的截面结构，图10C示出晶体管的沟道宽度方向上的截面结构。注意，为了明确地示出装置结构，图10A没有示出某些构成要素。

根据本发明的一个实施方式的半导体装置包括绝缘层512至520、金属氧化物膜521至524、导电层550至553。晶体管501形成在绝缘表面。图10A和图10B示出晶体管501形成在绝缘层511上的情况。晶体管501被绝缘层518及绝缘层519覆盖。

构成晶体管501的绝缘层、金属氧化物膜、导电层等均可以为单个膜或多个膜的叠层。这些膜或层可以利用溅射、分子束外延(MBE)、脉冲激光烧蚀(PLA)、化学气相沉积(CVD)、原子层沉积(ALD)等各种沉积方法形成。作为CVD的例子包括等离子体CVD、热CVD、有机金属CVD。

导电层550包括用作晶体管501的栅电极的区域。导电层551及导电层552包括用作源电极或漏电极的区域。导电层553包括用作背栅电极的区域。绝缘层517包括用作栅电极(前栅电极)一侧的栅极绝缘层的区域，由绝缘层514至绝缘层516的叠层构成的绝缘层包括用作背栅电极一侧的栅极绝缘层的区域。绝缘层518可以用作层间绝缘层。绝缘层519可以用作阻挡层。

将金属氧化物膜521至524统称为氧化物层530。如图10B和图10C所示，氧化物层530包括依次层叠有金属氧化物膜521、金属氧化物膜522及金属氧化物膜524的区域。此外，一对金属氧化物膜523位于导电层551及导电层552上。在晶体管501处于导通状态时，沟道形成区主要形成在氧化物层530的金属氧化物膜522中。

金属氧化物膜524覆盖金属氧化物膜521至523、导电层551及导电层552。绝缘层517位于金属氧化物膜523与导电层550之间。导电层551及导电层552都包括隔着金属氧化物膜523、金属氧化物膜524及绝缘层517与导电层550重叠的区域。

导电层551及导电层552由用来形成金属氧化物膜521及金属氧化物膜522的硬掩模制造。由此，导电层551及导电层552不包括与金属氧化物膜521及金属氧化物膜522的侧面接触的区域。例如，金属氧化物膜521、522及导电层551、导电层552可以通过下述步骤形成：首先，在层叠的两层金属氧化物膜上形成导电膜；将该导电膜加工为所希望的形状(进行蚀刻)，来形成硬掩模；使用硬掩模对两层金属氧化物膜的形状进行加工，来形成金属氧化物膜521和金属氧化物膜522的叠层；接着，将硬掩模加工为所希望的形状，来形成导电层551及导电层552。

作为用于绝缘层511至518的绝缘材料，可以举出氮化铝、氧化铝、氮氧化铝、氧氮化铝、氧化镁、氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽、硅酸铝等。绝缘层511至518由包括这些绝缘材料的单层结构或叠层结构形成。用于绝缘层511至518的层可以包含多种绝缘材料。

注意在本说明书等中，氧氮化物是指氧含量大于氮含量的化合物，氮氧化物是指氮含量大于氧含量的化合物。

为了抑制氧化物层530中的氧空位的增加，绝缘层516至绝缘层518优选包含氧。进一步优选的是，至少绝缘层516至绝缘层518中的一个使用通过加热可释放氧的绝缘膜(以下也将该绝缘膜称为包含过剩氧的绝缘膜)形成。通过从包含过剩氧的绝缘膜向氧化物层530供应氧，可以填补氧化物层530中的氧空位。由此，可以提高晶体管501的可靠性及电特性。

包含过剩氧的绝缘膜为在利用热脱附谱分析法(TDS)时膜表面温度为100℃以上且700℃以下或100℃以上且500℃以下的范围内的氧分子的释放量为1.0×10¹⁸[分子/cm³]以上的膜。氧分子的释放量优选为3.0×10²⁰atoms/cm³以上。

包含过剩氧的绝缘膜可以通过进行对绝缘膜添加氧的处理来形成。作为氧的添加处理，可以使用氧气氛下的加热处理、离子注入法、离子掺杂法、等离子体浸没离子注入法、等离子体处理等。作为用来添加氧的气体，可以使用¹⁶O2或¹⁸O2等氧气体、一氧化二氮气体、臭氧气体等。

为了防止氧化物层530中的氢浓度的增加，优选绝缘层512至519中的氢浓度低。尤其优选绝缘层513至518中的氢浓度低。具体而言，氢浓度为2×10²⁰atoms/cm³以下，优选为5×10¹⁹atoms/cm³以下，更优选为1×10¹⁹atoms/cm³以下，进一步优选为5×10¹⁸atoms/cm³以下。

为了防止氧化物层530中的氮浓度的增加，优选绝缘层513至518中的氮浓度低。具体而言，氮浓度低于5×10¹⁹atoms/cm³，优选为5×10¹⁸atoms/cm³以下，更优选为1×10¹⁸atoms/cm³以下，进一步优选为5×10¹⁷atoms/cm³以下。

上述氢浓度及氮浓度是通过二次离子质谱分析法(SIMS)测量的值。

在晶体管501中，氧化物层530优选由对氧和氢具有阻挡性的绝缘层(以下该绝缘层也被称为阻挡层)包围。通过采用该结构，可以抑制氧从氧化物层530释放并可以抑制氢侵入氧化物层530。因此，可以提高晶体管501的可靠性及电特性。

例如，将绝缘层519用作阻挡层且将绝缘层511、512、514中的至少一个用作阻挡层。阻挡层可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氮化硅等的材料形成。

示出绝缘层511至518的结构实例。在该实例中，绝缘层511、512、515、519都用作阻挡层。绝缘层516至518是包含过剩氧的氧化物层。绝缘层511使用氮化硅形成，绝缘层512使用氧化铝形成，绝缘层513使用氧氮化硅形成。用作背栅电极一侧的栅极绝缘层的绝缘层514至516使用氧化硅、氧化铝和氧化硅的叠层形成。用作前栅极一侧的栅极绝缘层的绝缘层517使用氧氮化硅形成。用作层间绝缘层的绝缘层518使用氧化硅形成。绝缘层519使用氧化铝形成。

作为用于导电层550至553的导电材料，有钼、钛、钽、钨、铝、铜、铬、钕、钪等金属或以上述金属为成分的金属氮化物(氮化钽、氮化钛、氮化钼或氮化钨)等。或者，可以将铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等材料用于导电层550至553。

示出导电层550至553的结构实例。导电层550是氮化钽或钨的单层。或者，导电层550是包含氮化钽及钽或氮化钽的叠层。导电层551是氮化钽的单层或者氮化钽和钨的叠层。导电层552的结构与导电层551相同。导电层553使用氮化钽的单层或者氮化钽与钨的叠层形成。

为了降低晶体管501的关态电流，例如，优选金属氧化物膜522具有大能隙。金属氧化物膜522的能隙为2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。

氧化物层530优选具有结晶性。至少优选金属氧化物膜522具有结晶性。通过采用上述结构，可以实现可靠性及电特性优异的晶体管501。

作为金属氧化物膜522的氧化物，典型地，可以使用In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M为Al、Ga、Y或Sn)。金属氧化物膜522不局限于包含铟的氧化物层。金属氧化物膜522例如可以使用Zn-Sn氧化物、Ga-Sn氧化物、Zn-Mg氧化物等形成。金属氧化物膜521、523、524也可以使用与金属氧化物膜522相似的氧化物形成。尤其是，金属氧化物膜521、523、524都可以使用Ga氧化物形成。

当界面能级形成在金属氧化物膜522与金属氧化物膜521之间的界面时，由于沟道区域还形成在界面附近的区域中，因此晶体管501的阈值电压发生变动。因此，优选金属氧化物膜521包含构成金属氧化物膜522的金属元素中的至少一个。由此，在金属氧化物膜522与金属氧化物膜521之间的界面不容易形成界面能级，而可以降低晶体管501的阈值电压等电特性的偏差。

优选金属氧化物膜524包含构成金属氧化物膜522的金属元素中的至少一个作为其构成要素。由此，在金属氧化物膜522与金属氧化物膜524之间的界面不容易发生界面散射，并且不会抑制载流子迁移，从而可以提高晶体管501的场效应迁移率。

优选的是，在金属氧化物膜521至524中，金属氧化物膜522具有最高的载流子迁移率。由此，可以在金属氧化物膜522中形成与绝缘层516、517分开的沟道。

例如，In-M-Zn氧化物等包含铟的金属氧化物可以通过提高铟的含量来提高载流子迁移率。在In-M-Zn氧化物中，主要是重金属的s轨道推动载流子传导，通过增加铟含量可增加s轨道的重叠，由此铟含量多的氧化物的迁移率比铟含量少的氧化物高。因此，通过将铟含量多的氧化物用于金属氧化物膜，可以提高载流子迁移率。

因此，例如，使用In-Ga-Zn氧化物形成金属氧化物膜522，并且使用Ga氧化物形成金属氧化物膜521、523。例如，当使用In-M-Zn氧化物形成金属氧化物膜521至523时，使金属氧化物膜522的铟含量高于金属氧化物膜521、523。当利用溅射法形成In-M-Zn氧化物时，通过改变靶材中的金属元素的原子数比，可以改变铟含量。

例如，用来沉积金属氧化物膜522的靶材的金属元素的原子数比优选为In:M:Zn＝1:1:1、3:1:2或4:2:4.1。例如，用来沉积金属氧化物膜521、523的靶材的金属元素的原子数比优选为In:M:Zn＝1:3:2或1:3:4。使用In:M:Zn＝4:2:4.1的靶材沉积的In-M-Zn氧化物的原子数比约为In:M:Zn＝4:2:3。

为了使晶体管501具有稳定的电特性，优选降低氧化物层530中的杂质浓度。在金属氧化物中，氢、氮、碳、硅以及除了主要成分以外的金属元素都是杂质。例如，氢和氮形成施主能级，导致载流子密度增高。此外，金属氧化物中的硅和碳形成杂质能级。该杂质能级成为陷阱，有可能导致晶体管的电特性劣化。

例如，氧化物层530具有硅浓度为2×10¹⁸atoms/cm³以下、优选为2×10¹⁷atoms/cm³以下的区域。氧化物层530中的碳浓度也是同样的。

氧化物层530具有碱金属浓度为1×10¹⁸atoms/cm³以下、优选为2×10¹⁶atoms/cm³以下的区域。氧化物层530的碱土金属浓度也是同样的。

氧化物层530具有氮浓度低于5×10¹⁹atoms/cm³、优选为5×10¹⁸atoms/cm³以下、更优选为1×10¹⁸atoms/cm³以下、进一步优选为5×10¹⁷atoms/cm³以下的区域。

氧化物层530具有氢浓度低于1×10²⁰atoms/cm³、优选低于1×10¹⁹atoms/cm³、更优选低于5×10¹⁸atoms/cm³、进一步优选低于1×10¹⁸atoms/cm³的区域。

上述氧化物层530中的杂质浓度是通过SIMS而测量的。

在金属氧化物膜522具有氧空位的情况下，有时因为氢进入该氧空位位而形成施主能级导致晶体管501的通态电流降低。注意，氧空位位在氧进入时比氢进入时更加稳定。因此，通过降低金属氧化物膜522中的氧空位，有时能够提高晶体管501的通态电流。由此，通过减少金属氧化物膜522中的氢来防止氢进入氧空位位的方法对提高通态电流特性是有效的。

包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，有时形成氧空位。氢进入该氧空位，有时产生作为载流子的电子。另外，有时氢的一部分与键合于金属原子的氧键合，而产生作为载流子的电子。由于金属氧化物膜522包括沟道形成区形成，所以当金属氧化物膜522包含氢时，晶体管501容易变为常开启。由此，优选尽可能减少金属氧化物膜522中的氢。

图10A至图10C示出氧化物层530为四层结构的例子，但是本发明的一个实施方式不局限于此。例如，氧化物层530也可以为没有金属氧化物膜521或金属氧化物膜523的三层结构。或者，氧化物层530可以在如下位置的两处以上包括一层以上的与金属氧化物膜521至524同样的金属氧化物膜：氧化物层530的任意层之间；氧化物层530之上；氧化物层530之下。

参照图11对金属氧化物膜521、522、524的叠层效果进行说明。图11是晶体管501的沟道形成区的能带结构的示意图。

在图11中，Ec516e、Ec521e、Ec522e、Ec524e、Ec517e分别表示绝缘层516、金属氧化物膜521、金属氧化物膜522、金属氧化物膜524、绝缘层517的导带底的能量。

这里，真空能级与导带底的能量差(也将该差称为电子亲和势)相当于从真空能级与价带顶之间的能量差(也将该差称为电离电位)减去能隙而得到的值。能隙可以利用光谱椭偏仪(由HORIBA JOBIN YVON S.A.S.制造的UT-300)来测量。真空能级与价带顶之间的能量差可以利用紫外线光电子能谱(UPS)装置(ULVAC-PHI,Inc.制造的VersaProbe)来测量。

因为绝缘层516、517是绝缘体，所以Ec516e及Ec517e比Ec521e、Ec522e及Ec524e更接近于真空能级(即，绝缘层516、517具有比金属氧化物膜521、522、524低的电子亲和势)。

金属氧化物膜522的电子亲和势比金属氧化物膜521、524大。例如，金属氧化物膜522与金属氧化物膜521的电子亲和势之差以及金属氧化物膜522与金属氧化物膜524的电子亲和势之差都为0.07eV以上且1.3eV以下，优选为0.1eV以上且0.7eV以下，更优选为0.15eV以上且0.4eV以下。电子亲和势是真空能级与导带底之间的能量差。

当对晶体管501的栅电极(导电层550)施加电压时，沟道主要形成在金属氧化物膜521、金属氧化物膜522和金属氧化物膜524中的电子亲和势最大的金属氧化物膜522中。

铟镓氧化物具有小电子亲和势和高氧阻挡性。因此，金属氧化物膜524优选包含铟镓氧化物。镓原子的比率[Ga/(In+Ga)]例如为70％以上，优选为80％以上，更优选为90％以上。

有时在金属氧化物膜521与金属氧化物膜522之间存在金属氧化物膜521和金属氧化物膜522的混合区域。另外，有时在金属氧化物膜524与金属氧化物膜522之间存在金属氧化物膜524和金属氧化物膜522的混合区域。混合区域的界面态密度较低，因此具有由金属氧化物膜521、522、524形成的叠层的区域具有各界面处和界面附近的能量连续变化(连续接合)的能带结构。

在具有上述能带结构的氧化物层530中，电子主要在金属氧化物膜522中迁移。因此，即使在金属氧化物膜521与绝缘层516之间的界面或者金属氧化物膜524与绝缘层517之间的界面存在界面态，氧化物层530中的电子迁移也不易被抑制，因此可以增加晶体管501的通态电流。

如图11所示，虽然在金属氧化物膜521与绝缘层516之间的界面附近以及金属氧化物膜524与绝缘层517之间的界面附近有可能形成起因于杂质或缺陷的陷阱能级Et526e、Et527e，但是由于金属氧化物膜521、524的存在，可以使金属氧化物膜522远离陷阱能级Et526e、Et527e。

注意，当Ec521e与Ec522e的差小时，金属氧化物膜522的电子可能越过该能量差到达陷阱能级Et526e。由于电子被陷阱能级Et526e俘获，在与绝缘膜的界面处产生负固定电荷，这导致晶体管的阈值电压向正方向漂移。在Ec522e与Ec524e的能量差小时也是同样的。

Ec521e与Ec522e的能量差及Ec524e与Ec522e的能量差优选为0.1eV以上，更优选为0.15eV以上，由此可以减小晶体管501的阈值电压的变动而可以使晶体管501具有优良的电特性。

晶体管501也可以不包括背栅电极。

图12示出图3所示的存储单元MC中的晶体管Tr1、Tr2及电容元件C1的叠层结构。

半导体装置10具有包括CMOS层561、布线层W1至W5、晶体管层562、布线层W6、W7的叠层。

在CMOS层561中设置有其沟道形成区包含硅的晶体管。该晶体管Tr1的活性层设置在单晶硅片560中。晶体管Tr1的栅极通过布线层W1至W5与晶体管Tr2的源极和漏极中的另一个及电容元件C1的第二电极565电连接。

在晶体管层562中设置有晶体管Tr2。在图12中，晶体管Tr2具有与晶体管501(图10A至图10C)同样的结构。在本实施方式中，晶体管Tr2的背栅极设置在布线层W5中。另外，在布线层W6中设置有电容元件C1。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式6

在本实施方式中，说明氧化物半导体。氧化物半导体分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体的例子，有c轴取向结晶氧化物半导体(CAAC-OS)、多晶氧化物半导体、纳米晶氧化物半导体(nc-OS)、类非晶氧化物半导体(a-like OS)及非晶氧化物半导体。

从另一个角度看来，氧化物半导体分为非晶氧化物半导体和结晶氧化物半导体。作为结晶氧化物半导体的例子，有单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS。

一般而言，非晶结构具有如下特征：具有各向同性而不具有不均匀结构；处于亚稳态且原子的配置没有被固定化；键角不固定；具有短程有序而不具有长程有序。

即，不能将稳定的氧化物半导体称为完全非晶氧化物半导体。另外，不能将不具有各向同性的氧化物半导体(例如，在微小区域中具有周期结构的氧化物半导体)称为完全非晶氧化物半导体。相反地，不具有各向同性的a-like OS具有包含空隙的不稳定结构。由于该不稳定性，a-like OS在物性上接近非晶氧化物半导体。

CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。

如上所述，CAAC-OS具有c轴取向性，并包括在a-b面方向上连结的结晶部(纳米晶)且具有畸变结晶结构。一个结晶部的尺寸为1nm以上或3nm以上。因此，可以将CAAC-OS的结晶部称为纳米晶，并且可以将CAAC-OS称为具有c轴取向a-b面锚定(CAA)晶体的氧化物半导体。

CAAC-OS是结晶性高的氧化物半导体。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(例如，氧空位)少的氧化物半导体。

注意，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅或过渡金属元素。例如，与氧化物半导体中包含的金属元素相比具有更高的与氧的键合强度的元素(如硅等)会夺取氧化物半导体中的氧，而导致原子排列紊乱而使氧化物半导体的结晶性下降。另外，由于铁或镍等重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。

包含杂质或缺陷的氧化物半导体的特性可能会因光或热等改变。包含于氧化物半导体的杂质有可能成为载流子陷阱或载流子发生源。例如，氧化物半导体中的氧空位有可能成为载流子陷阱或因俘获氢而成为载流子发生源。

杂质及氧空位少的CAAC-OS是载流子密度低的氧化物半导体。具体而言，载流子密度低于8×10¹¹/cm^-3，优选低于1×10¹¹cm^-3，更优选低于1×10¹⁰cm^-3且为1×10^-9cm^-3以上。将这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度低。因此，可以说CAAC-OS是具有稳定特性的氧化物半导体。

在nc-OS中，微小区域(例如，尺寸为1nm以上且10nm以下的区域，特别是尺寸为1nm以上且3nm以下的区域)中的原子排列具有周期性。注意，nc-OS在不同的结晶部之间结晶取向没有规律性。因此，在膜整体中观察不到取向性。由于结晶部(纳米晶)之间结晶取向没有规律性，所以也可以将nc-OS称为包含无规取向纳米晶(RANC)的氧化物半导体或包含无取向纳米晶(NANC)的氧化物半导体。

由于nc-OS的结晶不具有取向性，所以根据分析方法有时无法将nc-OS与a-like OS或非晶氧化物半导体区分开。

a-like OS的密度比nc-OS及CAAC-OS低。具体而言，a-like OS的密度为具有相同组成的单晶氧化物半导体的78.6％以上且小于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的92.3％以上且小于100％。注意，难以沉积密度小于单晶氧化物半导体的密度的78％的氧化物半导体。

例如，在氧化物半导体的原子数比为In:Ga:Zn＝1:1:1的情况下，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm³。因此，在氧化物半导体的原子数比为In:Ga:Zn＝1:1:1的情况下，a-like OS的密度为5.0g/cm³以上且小于5.9g/cm³。例如，在氧化物半导体的原子数比为In:Ga:Zn＝1:1:1的情况下，nc-OS的密度和CAAC-OS的密度为5.9g/cm³以上且小于6.3g/cm³。

注意，当不存在具有相同组成的单晶氧化物半导体时，通过以任意比例组合具有不同组成的单晶氧化物半导体，可以估计出相当于所希望的组成的单晶氧化物半导体的密度。所希望的组成的单晶氧化物半导体的密度可以根据具有不同组成的单晶氧化物半导体的组合比使用加权平均来估计。注意，优选尽可能使用较少种类的单晶氧化物半导体来估计密度。

如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种以上的叠层。氧化物半导体的结构可以利用X线衍射(XRD)、纳米束电子衍射、透射电子显微镜(TEM)观察等确定。

接着，对氧化物半导体的载流子密度进行说明。

作为影响氧化物半导体的载流子密度的因素，可以举出氧化物半导体中的氧空位(Vo)及杂质。

当氧化物半导体中的氧空位增多时，当氢与该氧空位键合(也可以将该状态称为VoH)时缺陷态密度增高。当氧化物半导体中的杂质增多时，缺陷态密度也增高。由此，可以通过控制氧化物半导体中的缺陷态密度来控制氧化物半导体的载流子密度。

下面，对将氧化物半导体用于沟道区的晶体管进行说明。

为了抑制晶体管的阈值电压的负向漂移或降低晶体管的关态电流，优选减少氧化物半导体的载流子密度。为了降低氧化物半导体的载流子密度，降低氧化物半导体中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。高纯度本征的氧化物半导体的载流子密度小于8×10¹⁵cm^-3，优选小于1×10¹¹cm^-3，更优选小于1×10¹⁰cm^-3，且为1×10^-9cm^-3以上。

相反，为了增加晶体管的通态电流或提高晶体管的场效应迁移率，优选提高氧化物半导体的载流子密度。为了增加氧化物半导体的载流子密度，略微提高氧化物半导体的杂质浓度或缺陷态密度。或者，优选缩小氧化物半导体的带隙。例如，在晶体管的Id-Vg特性中得到合适的导通/截止比的范围中，杂质浓度略高或缺陷态密度略高的氧化物半导体可以被看作实质上本征。此外，因电子亲和势大而带隙小的热激发电子(载流子)密度增加的氧化物半导体可以被看作实质上本征。注意，晶体管使用的氧化物半导体的电子亲和势越大阈值电压越低。

上述载流子密度增加的氧化物半导体具有轻微的(slightly)n型导电性。因此，也可以将其称为“Slightly-n”氧化物半导体。

实质上本征的氧化物半导体的载流子密度优选为1×10⁵cm^-3以上且小于1×10¹⁸cm^-3，进一步优选为1×10⁷cm^-3以上且1×10¹⁷cm^-3以下，进一步优选为1×10⁹cm^-3以上且5×10¹⁶cm^-3以下，进一步优选为1×10¹⁰cm^-3以上且1×10¹⁶cm^-3以下，进一步优选为1×10¹¹cm^-3以上且1×10¹⁵cm^-3以下。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式7

图13A示出使用引线框架型插板的封装的截面结构的透视图。

在图13A所示的封装中，相当于本发明的一个实施方式的半导体装置的芯片351通过引线键合与插板350上的端子352连接。端子352配置在插板350的设置有芯片351的面上。芯片351也可以由模铸树脂353密封，这里，芯片351在各端子352的一部分露出的状态下密封。

图13B示出封装被安装在电路板上的电子设备的模块的结构。

在图13B所示的移动电话机的模块中，印刷线路板801安装有封装802及电池804。另外，印刷线路板801通过FPC803安装到设置有显示元件的面板800。

图14示出包括本发明的一个实施方式的半导体装置的半导体装置10的可编程逻辑装置(PLD)的配置实例。图14中的PLD80包括I/O70、锁相环(PLL)71、RAM72和半导体装置10。I/O70用作控制来自PLD80的外部电路的信号的输入或输出的接口。PLL71具有生成信号CLK的功能。RAM72具有存储用于逻辑运算的数据的功能。半导体装置10用作积和运算电路。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式8

本发明的一个实施方式的存储装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够播放记录媒体如数字通用磁盘(DVDs)等并具有可以显示其图像的显示器的装置)。另外，作为可以使用根据本发明的一个实施方式的存储装置的电子设备，可以举出移动电话、游戏机(包括便携式游戏机)、便携式信息终端、电子书阅读器、视频摄像机、影像拍摄装置(例如，数码相机等)、护目镜型显示器(头部安装显示器)、导航系统、音频再现装置(例如，汽车音响系统、数字音频播放器)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)、自动售货机以及医疗设备等。图15A至图15F示出这些电子设备的具体例子。

图15A示出便携式游戏机，该便携式游戏机包括外壳5001、外壳5002、显示部5003、显示部5004、麦克风5005、扬声器5006、操作键5007以及触屏笔5008等。可以将本发明的一个实施方式的存储装置用于便携式游戏机的各种集成电路。注意，虽然图15A所示的便携式游戏机包括显示部5003、5004这两个显示部，但是便携式游戏机所具有的显示部的数量不限于两个。

图15B示出笔记本式个人计算机，该笔记本式个人计算机包括外壳5401、显示部5402、键盘5403、指向装置5404等。可以将本发明的一个实施方式的半导体装置用于笔记本式个人计算机的各种集成电路。

图15C是显示装置，该显示装置包括外壳5301、显示部5302以及支撑台5303等。可以将本发明的一个实施方式的半导体装置用于显示部5302。另外，显示装置包括用于个人计算机、TV播放接收、广告显示等的所有信息显示用显示装置。

图15D示出视频摄像机，该视频摄像机包括第一外壳5801、第二外壳5802、显示部5803、操作键5804、透镜5805以及连接部5806等。可以将本发明的一个实施方式的半导体装置用于视频摄像机的各种集成电路。操作键5804及透镜5805设置在第一外壳5801中，显示部5803设置在第二外壳5802中。第一外壳5801和第二外壳5802由连接部5806连接，由连接部5806可以改变第一外壳5801和第二外壳5802之间的角度。显示部5803显示的图像也可以根据连接部5806所形成的第一外壳5801和第二外壳5802之间的角度切换。

图15E是显示装置，该显示装置包括具有曲面的外壳5701、显示部5702等。通过将具有柔性的衬底用于本发明的一个实施方式的半导体装置，可以将该半导体装置用于由具有曲面的外壳5701支撑的显示部5702，由此可以提供一种柔性、轻量且使用方便的显示装置。

图15F示出移动电话，该移动电话在具有曲面的外壳5901中设置有显示部5902、麦克风5907、扬声器5904、照相机5903、外部连接部5906、操作用按钮5905。可以将本发明的一个实施方式的存储装置用于用来控制显示部5902的显示装置的工作的各种集成电路。

本实施方式可以与其他实施方式适当地组合而实施。

符号说明

10：半导体装置，11：存储电路，12：参考用存储电路，13：电路，14：电路，15：电流源电路，18：电流电压转换电路，19：放大器，20：电阻元件，21：驱动电路，21R：驱动电路，22：译码器，23：采样电路，24：模拟缓冲器，25：偏移电路，26：选择电路，27：选择电路，71：PLL，72：RAM，80：PLD，350：插板，351：芯片，352：端子，353：模铸树脂，501：晶体管，511：绝缘层，512：绝缘层，513：绝缘层，514：绝缘层，515：绝缘层，516e：Ec，516：绝缘层，517e：Ec，517：绝缘层，518：绝缘层，519：绝缘层，520：绝缘层，521：金属氧化物膜，521e：Ec，522：金属氧化物膜，522e：Ec，523：金属氧化物膜，524：金属氧化物膜，524e：Ec，527e：Et，530：氧化物层，550：导电层，551：导电层，552：导电层，553：导电层，560：单晶硅片，561：CMOS层，562：晶体管层，565：电极，800：面板，801：印刷线路板，802：封装，803：FPC，804：电池，5001：外壳，5002：外壳，5003：显示部，5004：显示部，5005：麦克风，5006：扬声器，5007：操作键，5008：触屏笔，5301：外壳，5302：显示部，5303：支架，5401：外壳，5402：显示部，5403：键盘，5404：指向装置，5701：外壳，5702：显示部，5801：外壳，5802：外壳，5803：显示部，5804：操作键，5805：透镜，5806：连接部，5901：外壳，5902：显示部，5903：照相机，5904：扬声器，5905：按钮，5906：外部连接部，5907：麦克风。

本申请基于2016年3月10日提交到日本专利局的日本专利申请No.2016-046853，通过引用将其完整内容并入在此。